KR0169606B1 - 시프트 레지스터 - Google Patents
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Abstract
본 발명은 시프트 레지스터에 관한 것으로, 더욱 상세하게는 라인(line)에 의한 딜레이(delay)를 최소화 할 수 있는 시프트 레지스터에 관한 것이다. 이 시프트 레지스터는 두 개의 D 플립플롭을 한쌍으로 해서 8쌍의 D 플립플롭이 직렬 접속해서, 최종단의 제 1 D 플립플롭 출력단자에 직렬 데이타 출력단을 접속하고, 각 단의 제 2 D 플립플롭 출력단자에 병렬데이타 출력단을 접속한 시프트 레지스터에 있어서; 클럭신호 입력시 데이타가 이동되는 각단의 제 1 D 플립플롭 출력단자와 다음단의 제 1 D 플립플롭 입력단자 사이에 버퍼를 접속시킨 것을 특징으로 한다.
Description
제1도는 종래 시프트 레지스터의 구조도.
제2도는 클럭신호 입력에서 본 D 플립플롭의 등가회로도.
제3도는 본 발명에 따른 시프트 레지스터의 구조도.
* 도면의 주요부분에 대한 부호의 설명
100,..., 130 : D 플립플롭 132,..., 144 : 버퍼
146, 148 : 인버터 150,..., 156 : 버퍼
R : 저항 C : 콘덴서
본 발명은 시프트 레지스터에 관한 것으로, 더욱 상세하게는 라인(line)에 의한 딜레이(delay)를 최소화 할 수 있는 시프트 레지스터에 관한 것이다.
통상 시프트 레지스터는 여러 종류의 반도체 집적회로(IC)에 사용되고 있다. 이러한 반도체 집적회로는 주파수 도약 무전기, 데이타 처리장비에서 데이타를 처리하는 회로로 사용되는데, 특히 직렬(serial) 데이타를 병렬(parallel) 데이타로 처리하거나, 병렬 데이타를 직렬 데이타로 처리하는 경우에 사용되어 오고 있다.
상기 설명의 시프트 레지스터를, 종래 사용되었던 시프트 레지스터를 도시한 제 1 도를 참조하여, 좀 더 상사헤 설명한다.
시프트 레지스터의 회로 구성은 도시되고 있는 바와 같이, D 플립플롭 2개를 1쌍으로 하여, 제 1 D 플립플롭(10)은 클럭신호에 의해 데이타를 출력하고, 제 2 D 플립플롭(12)은 상기 제 1 D 플립플롭의 출력 데이타를 래치(latch)시키는 기능을 하고 있다.
그리고 상기 제 1 D 플립플롭(10)의 출력은 다음단의 제 1 플립플롭(14)의 입력이 된다. 이렇게 두 개의 D 플립플롭으로 이루어진 쌍이 8개로 구성되고, 데이타는 클럭신호의 입력에 의해서 다음단으로 인가되는 구조로 이루어져 있다. 따라서 마지막 단의 제 1 플립플롭(34)의 출력 데이타는 직력 데이타 출력단(60, ... , 67)으로 인가된다.
그리고 각 단의 제 2 D 플립플롭의 출력단자에는 3 상태 인버터(40, ... , 47)가 접속되고, 상기 3 상태 인터버는 출력 인에이블 신호(50)에 의해서 인가되는 데이타를 8개로 구성된 병렬 데이타 출력단(70)으로 출력한다.
이와 같은 구성의 시프트 레지스터의 동작 과정을 설명한다.
직렬 데이타가 입력단자(52)로 입력되어 인버터와 버퍼를 통해 처음단의 제 1 D 플립플롭(10) 신호입력단자로 입력된다. 상기 제 1 D 플립플롭(10)에 입력된 데이타는 클럭신호 입력단자(53)로 입력되는 클럭신호에 동기되어 출력된다.
상기 제 1 D 플립플롭(10)의 출력 데이타는 처음단의 제 2 D 플립플롭(12)으로 인가됨과 동시에 두 번째단의 제 1 D 플립플롭(14) 신호 입력단자로 입력된다. 상기 첫 번째단의 제 2 D 플립플롭(12)에 입력된 데이타는 래치 클럭신호(51)에 동기되어 출력되고, 두 번째단의 제 1 D 플립플롭(14)으로 입력된 데이타는 상기 클럭신호(53)에 등기되어 상기 첫 번째단과 동일한 과정으로 출력된다.
늑, 각 단의 제 1 D 플립플롭은 입력 데이타를 클럭신호가 한 개 입력될 때마다 출력해서 다음단으로 이동시키고, 최종단의 제 1 D 플립플롭(34)의 출력은 직력 데이타 출력단(70)으로 출력된다. 따라서 데이타를 이동시키는 기점이 되는 클럭신호는 안정되어야 할 필요가 있다. 그리고 각 단의 제 2 D 플립플롭 출력은 3 상태 버퍼를 통해서 병렬 데이타 출력단으로 출력한다.
이상과 같은 과정에 의해서 데이타를 직렬 또는 병렬로 출력하는 시프트 레지스터를 직접적으로 반도체 회로에 사용하는 경우 여러개를 직렬로 연결해서 사용하는 예가 빈번하다. 이때 안정을 필요로 하는 클럭신호를 전송하는 클럭 라인은 PCB(인쇄회로기판)에 동선으로 여러개의 IC 클럭 입력으로 연결되어 사용되기 때문에 동선에서 생기는 딜레이(delay)가 발생되는 문제점이 있었다.
또한 클럭신호 입력에서 보았을 때, 두 개의 D 플립플롭으로 구성되는 각단이 하나의 RC 등가회로로 작용되므로, 이에 따른 데이타 지연이 발생되고 따라서 데이타의 정확한 이동이 이루어지지 않는 문제점이 있었다.
상기 클럭신호 입력에서 보았을 때 두 개의 D 플립플롭에 의해 구성되는 RC 등가회로를 제 2 도에 도시하였다.
따라서 본 발명의 목적은 데이타가 이동할 때 클럭 라인에 발생되는 딜레이 최소화 시킬 수 있는 시프트 레지스터를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 시프트 레지스터는, 데이타가 시프트 되는 D 플립플롭 사이에 버퍼를 삽입시킨 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 의한 시프트 레지스터를 상세히 설명한다.
제3도는 본 발명에 따른 시프트 레지스터의 구조도이다.
먼저 구성을 설명한다. 종래와 같이 두 개의 D 플립플롭이 한쌍으로 이루어져 8쌍이 구성된다. 처음단의 제 1 D 플립플롭(100)은 입력단자로 입력되는 직렬 데이타(176)를 신호 입력단자(D)로 입력하고, 제 1 D 플립플롭(100)의 출력단자(Q)는 제 2 D 플립플롭(102)의 입력단자(D)로 데이타를 출력하는 한편 버퍼(132)를 통해서 두번째단의 제 1 D 플립플롭(104)의 입력단자(D)로 데이타를 출력한다.
상기 버퍼(132)는 상술한 문제점인 클럭 라인의 딜레이 발생을 최소화 하기 위한 완충용 버퍼이다.
상기와 같은 구성으로 8단이 구성되며, 최종단의 제 1 D 플립플롭(128)의 출력단자(Q)는 제 2 D 플립플롭(130)의 신호입력단자(D)에 접속하는 한편, 인버터(146, 148)을 통해서 직렬 데이타 출력단자(170)에 접속한다.
그리고 각 단의 제 2 D 플립플롭의 출력단자(Q)는 8개의 병렬 데이타 출력단자(160, ... , 167)와 접속하고 있다. 더불어 입력되는 래치신호(172) 및 클럭신호(174)는 완충용 버퍼(150, 152, 154, 156)를 통해서 각 D 플립플롭의 클럭신호 입력단자(CLK)로 입력된다.
이하 상술한 구성의 시프트 레지스터의 동작 및 효과를 상세히 설명한다.
인가되는 직렬 데이타(176)는 처음단의 제 1 D 플립플롭(100)의 신호입력단자(D)로 입력된다. 상기 제 1 D 플립플롭(100)은 인가되는 클럭신호(174)에 동기되어 입력데이타를 출력한다. 상기 제 1 D 플립플롭의 출력 데이타는 제 2 D 플립플롭(102)의 신호입력단자(D)로 입력됨과 동시에 완충 작용을 하는 버퍼(132)를 통해서 두번째의 제 1 D 플립플롭(104)신호입력단자(D)로 이동된다.
상기 두번째단의 제 1 D 플립플롭(104)으로 입력된 데이타도 상기 상술한 과정과 동일한 과정으로 클럭신호(174)에 동기되어 데이타를 이동시킨다. 각 단의 제 1 D 플립플롭은 입력 데이타를 클럭신호가 한 개 입력될 때마다 출력해서 다음단으로 이동시키고, 최종단의 제 1 D 플립플롭(34)의 출력은 직렬 데이타 출력단(170)으로 출력한다.
따라서 입력되는 데이타는 클럭에 의해 이동하게 되는데 버퍼를 통해 이동하기 때문에 클럭 딜레이 영향을 크게 감소시킬 수 있다. 이는 버퍼가 완충작용을 하기 때문에 RC 등가회로가 생기지 않기 때문이다.
그리고 각 단의 제 2 D 플립플롭으로 입력된 데이타는 래치신호(172)에 동기되어 병렬 데이타 출력단(160, ... , 167)으로 출력한다.
이상 상술한 바와 같이 본 발명에 따른 시프트 레지스터는 고속 데이타 처리에 있어서 종래 시프트 레지스터에서 발생되는 클럭 라인 지연을 최소화 할 수 있기 때문에 데이타 장비 또는 주파수 도약 무전기 등에 효과적으로 사용될 수 있는 잇점이 있다.
Claims (1)
- 두 개의 D 플립플롭을 한쌍으로 해서 8쌍의 D 플립플롭이 직렬 접속해서, 최종단의 제 1 D 플립플롭 출력단자에 직력 데이타 출력단을 접속하고, 각 단의 제 2 D 플립플롭 출력단자에 병렬 데이타 출력단을 접속한 시프트 레지스터에 있어서; 클럭신호 입력시 데이타가 이동되는 각 단의 제 1 D 플립플롭 출력단자와 다음단의 제 1 D 플립플롭 입력단자 사이에 버퍼를 접속시킨 것을 특징으로 하는 시프트 레지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055026A KR0169606B1 (ko) | 1995-12-22 | 1995-12-22 | 시프트 레지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055026A KR0169606B1 (ko) | 1995-12-22 | 1995-12-22 | 시프트 레지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970049425A KR970049425A (ko) | 1997-07-29 |
| KR0169606B1 true KR0169606B1 (ko) | 1999-01-15 |
Family
ID=19443509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950055026A KR0169606B1 (ko) | 1995-12-22 | 1995-12-22 | 시프트 레지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0169606B1 (ko) |
-
1995
- 1995-12-22 KR KR1019950055026A patent/KR0169606B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970049425A (ko) | 1997-07-29 |
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