KR0168121B1 - 메모리 소자의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 메모리 소자의 전하저장전극 형성방법에 관한 것으로, 언도프 폴리실리콘층(Uudoped Poly-Si), 도프 폴리실리콘층(Doped Poly-Si) 및 언도프 폴리실리콘층을 순차적으로 형성시킨 후 열처리 공정에 의해 상기 도프 폴리실리콘층의 도펀트(dopant)가 상하부의 언도프 폴리실리콘층의 그레인 바운더리(Grain Boundary)로 확산(Diffusion)되게 한 다음 상기 언도프 폴리실리콘층의 도프 그레인 바운더리(Doped Grain Boundary)를 습식식각하므로써 핀(Fin)형 구조의 날개 양면에 요철 형상의 전하저장전극이 형성되어 캐패시터(Capacitor)의 표면적을 증가시킬 수 있도록 한 메모리 소자의 전하저장전극 형성방법에 관해 기술된다.
Description
제1a도 내지 제1f도는 본 발명에 따른 메모리 소자의 전하저장전극 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제2a도 및 제2b도는 본 발명의 다른 실시예에 따른 메모리 소자의 전하저장전극 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드선 2 : 스페이서 산화막
3 : 필드 산화막 4 : 제1층간 절연막
5 : Si3N4막 6 : 제2층간 절연막
7 및 9 : 제1 및 제2 언도프 폴리실리콘층
8 및 13 : 도프 폴리실리콘층
10 : 실리콘 기판 11 : 제N 층간 절연막
12 및 14 : 언도프 폴리실리콘층
본 발명은 메모리 소자의 전하저장전극 형성방법에 관한 것으로, 특히 언도프 폴리실리콘층(Undoped poly-Si), 도프 폴리실리콘층(Doped Poly-Si) 및 언도프 폴리실리콘층을 순차적으로 형성시킨 후 열처리에 의해 상기 도프 폴리실리콘층의 도펀트(dopant)가 상하부 언도프 폴리실리콘층의 그레인 바운더리(Grain Boundary)로 확산(Diffusion)되게 한 다음 상기 언도프 폴리실리콘층의 도프 그레인 바운더리(Doped Grain Boundary)를 습식식각하여 핀(Fin)형 구조의 날개 양면에 요철형상의 전하저장전극이 형성되도록 하므로써 캐패시터(Capacitor)의 표면적을 증가시킬 수 있도록 한 메모리 소자의 전하저장전극 형성방법에 관한 것이다.
일반적으로 DRAM과 같은 메모리 소자의 제조공정에서 캐패시터의 표면적을 증대시키기 위하여 전하저장전극을 핀(Fin)형 구조로 형성시킨다. 그런데, 저장노드(Storage Node)의 날개에 HSG(Hemi-Spherical Grain) 실리콘(Si)을 증착하는 경우 요철 형상은 날개 상부에만 형성되고 표면적을 증가시키기 위해 핀(Fin)의 수를 증가시키게 되면 전체적인 단차(Topolgy)가 높아진다.
따라서, 본 발명은 언도프 폴리실리콘층(Undoped Poly-Si), 도프 폴리실리콘층(Doped Poly-Si) 및 언도프 폴리실리콘층을 순차적으로 형성시킨 후 열처리에 의해 상기 도프 폴리시리콘의 도펀트(dopant)가 상하부 언도프 폴리실리콘의 그레인 바운더리(Grain Boundary)로 확산(Diffusion)되게한 다음 상기 언도프 폴리실리콘층의 도프 그레인 바운더리(Doped Grain Boundary)를 습식식각하므로써 상기한 단점을 해소할 수 있는 메모리 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 필드 산화막, 워드선 및 스페이서 산화막이 형성된 실리콘 기판 상부에 제1 층간 절연막, Si3N4막 및 제2 층간 절연막을 순차적으로 형성시키는 단계와, 마스크를 사용한 사진 및 식각공정에 의해 상기 실리콘 기판의 소정 부위를 노출시켜 저장노드 콘택홀을 형성시키는 단계와, 상기 저장노드 콘택홀이 매립되도록 전체 구조 상부에 1 언도프 폴리실리콘층, 인-시투 도프 폴리실리콘층 및 제2 언도프 폴리실리콘층을 순차적으로 형성시키는 단계와, 상기 제1 언도프 폴리실리콘층, 도프 폴리실리콘층 및 제2 언도프 폴리실리콘층의 양측면을 제거하여 패터닝시키는 단계와, 상기 제2 층간 절연막을 산화막 습식 에천트를 사용하여 제거시키는 단계와, 일정 온도에서 일정 시간동안 열처리 공정을 진행한 후 실리콘 습식 에천트로 언도프 폴리실리콘층의 그레인 바운더리를 식각하여 요철 형상을 형성시키고 후속 열처리 공정을 진행하여 언도프 폴리실리콘 층에 도펀트가 고르게 도핑되도록 하는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1f도는 본 발명에 따른 메모리 소자의 전하저장전극 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1a도는 필드 산화막(Field Oxied)(3), 워드선(Word Line)(1) 및 스페이서 산화막(Spacer Oxide)(2)이 형성된 실리콘 기판(10) 상부에 제1 층간 절연막(4), Si3N4막(5) 및 제2 층간 절연막(6)을 순차적으로 형성시킨 상태의 단면도이다. 여기서, 제1 및 제2 층간 절연막(4 및 6)은 SiO2를 화학기상증착(CVD) 공정에 의해 증착하여 형성된다.
제1b도는 제1a도의 상태에서 마스크를 사용한 사진 및 식각공정에 의해 실리콘 기판(1)의 소정 부위를 노출시켜 저장노드 콘택홀(Storage Node Contact Hole)이 형성된 상태의 단면도이다.
제1c도는 저장노드 콘택홀을 포함한 전체 구조 상부에 제1 언도프 폴리실리콘층(7), 인-시투(In-Situ) 도프 폴리실리콘층(8) 및 제2 언도프 폴리실리콘층(9)을 순차적으로 형성시킨 상태의 단면도이다. 여기서, 언도프 및 도프 폴리실리콘층(7, 8 및 9)의 연속적인 형성은 예를들어 500∼550℃의 온도 상태에서 비결정 실리콘(Amorphous Si)이 화학기상증착(CVD) 공정에 의해 증착되며, 이때 실리콘 소오스 가스(Si Source Gas )는 그대로 유지된 상태에서 도펀트 가스(Dopant Gas )만 오프/온(OFF/ON)시킨다. 또한, 언도프 폴리실리콘층(7 및 8)의 두께는 예를들어 300 내지 1000Å 정도가 되도록 한다.
제1d도는 제1c도의 상태에서 소정 크기의 저장노드(Stroage Node)를 형성하기 위해 언도프 및 도프 폴리실리콘(7, 8 및 9)의 양측면을 제거하여 패터닝(Partterning)시킨 상태의 단면도이다.
제1e도는 핀(Fin)형 구조의 전하저장전극을 형성하기 위해 산화막 습식 에천트(Oxide Wet Etchant)를 사용한 식각공정을 실시하여 제2 층간 절연막(6)을 제거시킨 상태의 단면도이다.
제1f도는 일정 온도에서 일정 시간(예를들어 600∼700℃에서 1시간)동안 열처리 공정을 실시한 후 실리콘 습식 에천트로 언도프 폴리실리콘층(7 및 9)의 그레인 바운더리를 식각하여 요철 형상의 표면을 갖는 전하저장전극이 형성된 상태의 단면도이다. 이렇게 일정 온도에서 일정 시간 열처리를 실시하면 언도프 폴리실리콘층(7 및 9)이 결정화(Crystallize)되고, 도프 폴리실리콘층(8)내의 도펀트가 언도프 폴리실리콘층(7 및 9)의 그레인 바운더리를 따라 확산된다. 그리고, 폴리 습식 에천트(Poly Wet Etchant)로 습식식각시 도프 폴리실리콘이 언도프 폴리실리콘 보다 식각비가 크고, 그레인 바운더리가 벌크(Bulk)보다 식각비가 큰 두가지 특성으로 인해 표면의 언도프 폴리실리콘의 도핑된 그레인 바운더리 부분이 주로 식각되어 요철 형상이 형성된다. 또한, 구조 형성 후의 후속 열처리 공정은 도프 폴리실리콘층내의 도펀트가 언도프 폴리실리콘층 내로 충분히 확산되어 언도프 폴리실리콘층도 도핑되도록 한다.
제2a 및 제2b도는 본 발명의 다른 실시예에 따른 메모리 소자의 전하저장전극 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제2a도를 참조하면, 필드 산화막(3), 워드선(1) 및 스페이서 산화막(2)이 형성된 실리콘 기판(10) 상부에 제1 층간 절연막(4), Si3N4막(5) 및 제2 층간 절연막(6)을 형성시킨다. 제2 층간 절연막(6) 상부에 언도프 폴리실리콘층(12), 도프 폴리실리콘층(13), 언도프 폴리실리콘층(14) 및 제N 층간 절연막(11)을 순차적으로 N번 형성시킨다.
제2b도는 제1b 내지 제1e도의 공정을 동일하게 진행하여 N개의 날개를 가진 핀(Fin) 구조의 전하저장전극이 형성된 상태의 단면도인데, 전체적인 단차(Topology)가 높아지는 단점은 있으나 주어진 면적하에서 요구되는 캐패시터의 면적이 확보되지 않는 경우에 실시된다.
상술한 바와 같이 본 발명에 의하면 언도프 폴리실리콘층(Undoped Poly-Si), 도프 폴리실리콘층(Doped Poly-Si) 및 언도프 폴리실리콘층을 순차적으로 형성시킨 후 열처리에 의해 도프 폴리실리콘층의 도펀트(dopant)가 상하부 언도프 폴리실리콘층의 그레인 바운더리(Grain Boundary)로 확산(Diffusion)되게 한 다음 언도프 폴리실리콘층의 도프 그레인 바운더리(Doped Grain Boundary)를 습식식각하므로써 핀(Fin)형 구조의 날개 양면에 요철 형상의 전하저장전극이 형성되어 캐패시터의 표면적을 증가시킬 수 있는 탁월한 효과가 있다.
Claims (6)
- 필드 산화막, 워드선 및 스페이서 산화막이 형성된 실리콘 기판 상부에 제1 층간 절연막, Si3N4막 및 제2 층간 절연막을 순차적으로 형성시키는 단계와, 마스크를 사용한 사진 및 삭각공정에 의해 상기 실리콘 기판의 소정 부위를 노출시켜 저장노드 콘택홀을 형성시키는 단계와, 상기 저장노드 콘택홀이 매립되도록 전체 구조 상부에 1 언도프 폴리실리콘층, 인-시투 도프 폴리실리콘층 및 제2 언도프 폴리실리콘층을 순차적으로 형성시키는 단계와, 상기 제1 언도프 폴리실리콘층, 도프 폴리실리콘층 및 제2 언도프 폴리실리콘층의 양측면을 제거하여 패터닝시키는 단계와, 상기 제2 층간 절연막을 산화막 습식 에천트를 사용하여 제거시키는 단계와, 일정 온도에서 일정 시간동안 열처리 공정을 진행한 후 실리콘 습식 에천트로 언도프 폴리실리콘층의 그레인 바운더리를 식각하여 요철 형상을 형성시키고 후속 열처리 공정을 진행하여 언도프 폴리실리콘층에 도펀트가 고르게 도핑되도록 하는 단계로 이루어진 것을 특징으로 하는 메모리 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제1 및 제2 층간 절연막은 SiO2를 화학기상증착 공정에 의해 증착시키는 것을 특징으로 하는 메모리 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제1, 제2 언도프 및 도프 폴리실리콘층은 실리콘 소오스 가스를 그대로 유지시킨 상태에서 도펀트 가스만 오프/온시키며 비정질 실리콘을 화학기상증착 공정에 의해 증착시키는 것을 특징으로 하는 메모리 소자의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 열처리 공정은 600 내지 700℃의 온도 상태에서 1시간동안 실시하는 것을 특징으로 하는 메모리 소자의 전하저장전극 형성방법.
- 제3항에 있어서, 상기 제1 및 제2 언도프 폴리실리콘층은 300 내지 1000Å 두께로 형성되는 것을 특징으로 하는 메모리 소자의 전하저장전극 형성방법.
- 필드 산화막, 워드선 및 스페이서 산화막이 형성된 실리콘 기판 상부에 제1 층간 절연막, Si3N4막 및 제2 층간 절연막을 형성시킨 후 언도프 폴리실리콘층, 도프 폴리실리콘층, 언도프 폴리실리콘층 및 제N 층간 절연막을 순차적으로 N번 형성시키는 단계와, 마스크를 사용한 사진 및 식각 공정에 의해 실리콘 기판의 소정 부위를 노출시켜 저장노드 콘택홀을 형성시키는 단계와, 상기 저장노드 콘택홀이 매립되도록 전체 구조 상부에 제1 언도프 폴리실리콘층, 인-시투 도프 폴리실리콘층 및 제2 언도프 폴리실리콘층을 순차적으로 형성시키는 단계와, 상기 다수의 언도프 폴리실리콘층, 도프 폴리실리콘층 및 층간 절연막의 양측면을 제거하여 패터닝시키는 단계와, 상기 제2 및 제N 층간 절연막을 산화막 습식 에천트를 사용하여 제거시키는 단계와, 일정 온도에서 일정 시간동안 열처리 공정을 진행한 후 실리콘 습식 에천트로 언도프 폴리실리콘층의 그레인 바운더리를 식각하여 요철 형상을 형성시키고 후속 열처리 공정을 진행하여 언도프 폴리실리콘층에 도펀트가 고르게 도핑되도록 하는 단계로 이루어진 것을 특징으로 하는 메모리 소자의 전하저장전극 형성방법.
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