KR0167373B1 - 전자회로장치 - Google Patents

전자회로장치 Download PDF

Info

Publication number
KR0167373B1
KR0167373B1 KR1019940004807A KR19940004807A KR0167373B1 KR 0167373 B1 KR0167373 B1 KR 0167373B1 KR 1019940004807 A KR1019940004807 A KR 1019940004807A KR 19940004807 A KR19940004807 A KR 19940004807A KR 0167373 B1 KR0167373 B1 KR 0167373B1
Authority
KR
South Korea
Prior art keywords
layer
wiring layer
substrate
aluminum
bonding
Prior art date
Application number
KR1019940004807A
Other languages
English (en)
Other versions
KR940022766A (ko
Inventor
미키 모리
유키오 기자키
다카아이 야스모토
고지 야마카와
마사유키 사이토
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR940022766A publication Critical patent/KR940022766A/ko
Application granted granted Critical
Publication of KR0167373B1 publication Critical patent/KR0167373B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body

Abstract

본 발명의 전자회로장치는, 기판(513)과, 이 기판(513)의 표면상에 형성된 배선층(514), 이 배선층(514)상에 형성된 범프(512) 및, 이 범프(512)상에 형성된 마이크로 전자소자(511)를 구비하여 구성되고, 적어도 배선층(514)과 범프(512)와의 사이나 범프(514)와 마이크로 전자소자(511)와의 사이에 고상확산 본딩이 행해진다.

Description

전자회로장치
제1도(a)는 종래의 전자회로장치를 나타낸 도면.
제1도(b)는 종래의 전자회로장치의 다른 예를 나타낸 도면.
제2도는 종래의 전자회로장치의 다른 예를 나타낸 도면.
제3도는 종래의 전자회로장치의 다른 예를 나타낸 도면.
제4도는 종래의 액정디스플레이장치를 설명하기 위한 도면.
제5도는 본 발명의 제1실시예에 따른 전자회로장치를 부분적으로 나타낸 단면도.
제6도(a) 내지 제6도(c)는 제5도에 나타낸 전자회로장치를 제조하는 단계를 나타낸 도면.
제7도는 기판과 칩의 전단강도를 칩 온도의 함수로서 나타낸 그래프.
제8도는 접속저항을 범프 / 배선재료의 함수로서 나타낸 그래프.
제9도는 고온, 고습의 테스트결과를 나타낸 그래프.
제10도는 TST결과를 나타낸 그래프.
제11도는 본 발명의 제1실시예의 다른 예를 나타낸 도면.
제12도는 본 발명의 제1실시예의 다른 예를 나타낸 도면.
제13도는 프린팅헤드의 저항부와 배선층 사이의 관계를 나타낸 도면.
제14도는 프린팅헤드의 저항부와 배선층 사이의 다른 관계를 나타낸 도면.
제15도는 본 발명의 제2실시예에 따른 반도체장치를 나타낸 도면.
제16도(a) 내지 제16도(c)는 본 발명의 제2실시예에 따른 반도체장치를 제조하는 단계를 나타낸 도면.
제17도는 본 발명의 제2실시예에 따른 다른 반도체장치를 나타낸 도면.
제18도(a)와 제18도(b)는 본 발명의 제2실시예의 다른 예에 사용되는 배선기판을 제조하는 단계를 설명하기 위한 도면.
제19도(a) 내지 제19도(c)는 범프를 형성하는 공정을 설명하기 위한 도면.
제20도는 본 발명의 제2실시예의 범프가 배선패턴에 접합된 상태를 나타낸 도면.
제21도는 본 발명의 제3실시예에 따른 액정디스플레이장치를 나타낸 도면.
제22도는 본 발명의 제3실시예에 따른 액정디스플레이장치에서의 반전영역 비율과 배선막 두께 사이의 관계를 나타낸 그래프.
제23도는 본 발명의 제4실시예의 일례로서 반도체소자가 회로기판상에 탑재된 상태를 나타낸 측면도.
제24도는 제23도의 평면도.
제25도는 본 발명의 제4실시예의 다른 예로서 반도체소자가 회로기판상에 탑재된 상태를 나타낸 측면도.
제26도는 본 발명의 제5실시예를 나타낸 도면.
제27도(a)와 제27도(b)는 본 발명의 제5실시예의 일례를 설명하기 위한 도면.
제28도(a)와 제28도(b)는 본 발명의 제5실시예의 다른 예를 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
511 : 수동칩소자 512 : 금범프
513 : 기판 514 : 배선층
11 : 반도체소자 12 : 금범프
13 : 배선기판 14 : 배선층
81 : 글래스기판 82 : 배선패턴
83 : 금범프 84 : 반도체소자
1 : 절연기판 2 : 금속층
3 : 알루미늄 4 : 금속층
6 : 반도체소자 7 : 범프
421 : 반도체소자 422 : 본딩패드
423 : 장벽층 424 : 금범프
425 : 절연기판 426 : 배선패턴
427 : 제1본딩패드 어레이 428 : 제2본딩패드 어레이
[산업상의 이용분야]
본 발명은 반도체장치 또는 액정디스플레이장치 등의 전자회로장치에 관한 것으로, 특히 수동칩소자와 기판 사이의 접합의 개선에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 보다 콤팩트하고 가벼운 전자회로장치를 얻기 위해, 낮은 프로파일 구조를 얻을 수 있도록 반도체소자와 수동칩소자를 고밀도로 탑재하는 방법이 제안되어 있다. 종래의 주요한 탑재방법으로서, 탑재용 기판상에 반도체소자를 설치하고, 와이어와 탑재기판 등의 위에 콤팩트한 부품을 탑재하기 위한 필릿(fillet)을 통해 기판에 반도체소자를 전기적으로 접속하기 위한 와이어본딩 탑재라고 불리우는 것이 있다.
또, 최근에는 이러한 종래의 탑재방법 대신에, 반도체소자에 범프를 형성하고, 소자를 탑재하기 위해 이들 범프를 매개해서 기판에 상기 소자를 접속하기 위한 페이스다운 탑재기술이 개발되고 있다.
이 페이스다운 탑재기술은 본딩동작을 동시에 수행할 수 있으므로, 배선본딩탑재기술보다 더 높은 제조효율을 가지고 있다. 이 페이스다운 탑재기술에 의해 얻어진 전자회로장치의 예를 이하에 상세히 설명한다.
예컨대, 제1도(a)는 필릿탑재를 설명하는 도면이고, 제1도(b)는 범프탑재를 설명하는 도면이다.
수동칩소자(104)는 납땜된 부분(103)을 통해 기판(101)상의 전극(102)위에 탑재된다. 참조부호 105는 수동칩소자의 전극을 나타낸다. 범프탑재는 수동칩소자(104)로부터 밖으로 확장하는 필릿(100)의 부재(不在)로 인하여 고밀도 탑재를 얻을 수 있다.
제2도는 반도체장치를 짜넣은 패키지가 볼 그리드 어레이구조(ball grid array structure)에 탑재될 때 얻어진 전자회로장치의 개략도이다. 제2도에 나타낸 바와 같이, 볼 그리드 어레이는 예컨대 그 위에 반도체소자(110)를 갖춘 세라믹기판(112)을 땜납범프(114)를 통해 기판(116)에 접속하기 위한 것이다.
기판 위에 반도체소자를 탑재하기 위해 반도체소자상에 범프를 형성하기 위한 페이스다운기술은, 반도체장치를 수지몰딩함으로써 얻어지는 소위 반도체패키지 대신에 개발되었다. 특히 플립 칩(flip chip)에 대한 탑재기술의 개발이 진척되어 왔다. 제3도는 이 플립칩 탑재기술을 설명하기 위한 도면이다.
플립칩 탑재에 있어서는, 제3도에 나타낸 바와 같이 반도체소자상에 형성된 땜납범프(126)가 기판(122)상의 배선층(124)에 반도체소자(120)를 전기적, 기계적으로 접속하기 위해 리프로우(reflow)된다.
이들 모든 방법에 의해, 땜납은 접속재로서 사용되어 수동칩소자, 패키지 및 반도체소자를 대응하는 기판에 접속하기 위해 용융된다.
땜납을 용융하는 방법은 땜납의 퍼짐으로 인해 인접한 소자 사이에 단락을 일으킬 수 있다. 이러한 이유로 인접한 전극 사이와 수동칩소자 사이의 거리를 설계하는데 주의가 요구되고, 이에 따라 고밀도가 회피된다.
액정디스플레이에서는, 글래스기판상에 칩을 탑재하기 위한 COG(Chip On Glass) 탑재기술이 이용가능하다. 이 액정디스플레이소자에서는, 칩은 아래로 면하고, COG의 범프를 이용하여 글래스기판상에 접합된다. 일반적으로, 범프는 글래스기판상에 형성된 배선층에 반도체소자를 전기적으로 접속하기 위해 사용되고, 수지는 글래스기판에 반도체소자를 기계적으로 접속하기 위해 사용된다. 하나의 COG 탑재기술이 제4도에 나타내어져 있다. 제4도에 나타낸 바와 같이, 초기접속을 수행하기 위한 기술도 제안되어 있다. 저융점과 낮은 경도를 가지며 반도체소자(401)상에 형성된 땜납범프(403)는 접속수지를 매개하는 일없이 초기접속을 수행하기 위해 기판(402)상에 형성된 배선층(404)과 강고(强固)한 접촉을 초래한다. 이 방법에 따르면, 기계적 강도가 낮아 최종적으로 장치의 신뢰성을 확보하기 위해 수지밀봉이 수행된다(Jpn. Pat. Appln. KOKAI Pulica tion No. 3-108734). 기판상의 배선층이 엄격한 산화막을 형성하는 경향이 있는 금속(예컨대, 알루미늄)으로 구성되는 경우, 배선표면은 접속시에 산화막으로 덮힌다. 비록 배선층과 기판 사이의 접속이 산화막에 의해 차단되더라도, 접속신뢰성을 낮추기 위해 이 산화막을 완전히 파괴할 수는 없다.
산화막을 완전히 파괴하는 방법으로서, 미세도전입자(Grain)를 포함하는 이방성(異方性) 도전막을 매개해서 알루미늄배선층에 범프를 접속하는 방법이 이용가능하다. 이 방법에 의하면, 비록 미세도전입자가 범프에 알루미늄배선층을 접속하는 알루미늄 산화막을 파괴하기 위해 사용된다고 하더라도, 미세도전입자는 전기적 접속을 수행하기 위해서만 사용되고, 따라서 작은 허용전류치와 높은 접속저항을 갖는다. 게다가, 미세도전입자 사이의 접촉때문에 정확한 접속은 수행할 수 없다. COG탑재에 있어서는, 전기적 접속이 수지를 경화하는 동안 이루어지기 때문에, 만약 결함이 존재하면 이것은 결과적인 장치를 수리하는 것을 어렵게 만든다. 반면에 땜납범프를 형성하고, 땜납범프를 용융하며, 전기적 접속을 이루기 위해 기판상의 배선층을 가지고 땜납범프를 합금하는 방법은 플립칩 탑재에서와 마찬가지로 이용가능하다. 배선층이 땜납에 대해 열악한 흡습성(wettability)을 갖는 알루미늄 등의 금속으로 이루어진 경우에는 만족스러운 접속을 달성할 수 없다.
상술한 바와 같이, 종래의 방법은 충분한 전기적 접속과 높은 허용 전류밀도를 갖는 전자회로장치를 얻을 수 없었다. 전자회로장치의 종래의 탑재는 전기적 접속을 얻기 위해 그후에 용융되는 땜납을 사용한다. 이 때문에, 땜납이 용융되어 접합될 때, 땜납은 인접한 전극 사이에 단락을 일으키도록 변형되거나 퍼질 수 있다. 이 때문에, 인접한 전극 사이의 거리와 수동칩소자 또는 반도체소자 사이의 거리를 땜납의 퍼짐을 고려하여 충분한 여유를 가지고 설계하지 않으면 안되고, 이에 따라 고밀도가 회피된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 이루어진 것으로, 접속강도가 높고 허용전류밀도가 높으며 접속저항이 작고 일정하며 신뢰성이 높은 접속을 얻기 위해 기판을 범프형상의 본딩수단을 이용하여 수동칩소자, 패키지 및 반도체소자에 각각 접속하는 전자회로장치의 개선된 탑재 구조를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기한 목적을 달성하기 위한 본 발명의 제1실시예에 의하면, 기판과, 이 기판의 표면상에 형성된 배선층, 이 배선층상에 형성된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 마이크로 전자소자를 구비하여 구성되고, 배선층과 본딩수단과의 사이나 본딩수단과 마이크로 전자소자의 전극과의 사이에 고상확산본딩이 행해지는 전자회로장치가 제공된다.
본 발명의 제2실시예는, 제1실시예의 바람직한 예로, 절연기판과, 이 절연기판상에 형성된 배선층, 고상확산에 의해 이 배선층의 표면상에 접합된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 반도체소자를 구비하여 구성된 반도체장치를 제공한다.
본 발명의 제3실시예는, 제1실시예의 다른 바람직한 예로, 한 쌍의 기판과, 이 한 쌍의 기판 사이에 끼워진 액정, 한 쌍의 기판중의 어느 한쪽 위에 형성되고, 3,000Å 내지 8,500Å의 두께를 가지며, 2,500Å 내지 8,00Å의 두께를 갖는 상층을 포함하고, 주성분으로서 알루미늄을 함유한 배선층, 고상확산에 의해 상층에 접합된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 반도체소자를 구비하여 구성된 액정디스플레이장치를 제공한다.
본 발명의 제4실시예에 의하면, 기판과, 이 기판상에 형성된 제1금속층에 의해 구성된 다층화된 배선층, 제1금속층상에 형성되고 본질적으로 산소와 제1금속층과 동일한 금속으로 이루어진 산화막 및, 이 금속산화막상에 형성되고 제1금속층과 동일한 금속으로 이루어진 제2금속층을 구비하여 구성된 회로기판이 제공된다.
상기 다층화된 배선층은 제3실시예의 제1예에서 사용된 배선층과 마찬가지로 각종의 응용에 사용할 수 있다.
더욱이, 본 발명의 제5실시예에 의하면, 기판과, 이 기판상에 형성된 배선패턴, 배선패턴상에 형성된 제1 및 제2패드 어레이를 구비하여 구성되고,상기 제1 및 제2패드 어레이는 제1패드 어레이의 중앙좌표위치를 (xi,yi) (i=1 to n)로 한 경우, 제2패드 어레이의 중앙좌표위치가 (xi+j,yi+k) (i=1 to n; j와 k는 이동거리)로 되도록 규정된 회로기판이 제공된다.
이 배선층은 제1 내지 제3실시예의 배선층과 마찬가지로 각종의 응용에 사용할 수 있다.
본 발명의 제1 내지 제3실시예에 의하면, 범프는 본딩을 수행하기 위해 동시에 사용된다. 본 발명에 의하면, 고상확산본딩은 적어도 배선층과 본딩수단과의 사이 또는 본딩수단과 마이크로전자소자의 전극과의 사이에 적용된다.
땜납과는 달리, 이 본딩에 사용된 재료는 높은 접속강도, 높은 허용전류밀도, 낮고 일정한 접속저항 및 신뢰성이 높은 접속을 제공할 수 있다. 상술한 바와 같이, 본 발명에 의하면 범프는 상기의 목적을 달성하기 위해 고상확산본딩과 결합된다.
본 발명의 제4 및 제5실시예에 의하면, 탑재된 소자가 상술한 각 전자회로장치의 제조공정중에 결함이 있는 소자로 되면, 그 결함이 있는 소자를 다른 결함이 없는 소자로 대체하기 위한 수리동작이 신뢰성 높은 접속을 얻기 위해 촉진될 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 주로서 5개의 실시예를 가지고 있다.
본 발명의 제1 및 제3실시예의 각각에 따르면, 고상확산(固相擴散)본딩이 적어도 배선층과 범프형상의 본딩수단과의 사이 또는 범프형상의 본딩수단과 예컨대 수동칩소자, 반도체소자를 짜넣은 패키지 또는 반도체소자나 액정디스플레이소자 및 열적 프린팅헤드소자(thermal printing head element) 등의 마이크로전자소자의 전극과의 사이에 행해지는 전자회로장치가 제공된다.
제4 및 제5실시예의 각각에 의하면, 다층화된 배선층을 갖는 회로기판을 얻을 수 있다. 이 회로기판은, 생산성을 향상하고 신뢰성 높은 접속을 달성하기 위해 그 제조공정중에 수리동작을 촉진한다.
제4 및 제5실시예의 기술은 우선적으로 제1 내지 제3실시예에 적용할 수 있다.
제1실시예에 의하면, 기판과, 이 기판의 표면상에 형성된 배선층, 이 배선층상에 형성된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 마이크로 전자소자를 구비하여 구성되고, 배선층과 본딩수단과의 사이 또는 본딩수단과 마이크로전자소자의 전극과의 사이의 어느 쪽에 고상확산본딩이 행해지는 전자회로장치가 제공된다.
본 발명에 의하면, 고상확산본딩은 금속 A와 금속 B가 그들이 용융점 이하의 온도에서 열처리되고, 상기 금속중의 하나가 고상상태에서 다른 금속으로 확산되어 거기에 접합되거나, 금속이 고상상태에서 본딩을 이루기 위해 서로 확산되는 것을 말한다. 예컨대, 고상확산본딩은 금속간 화합물, 고용체(固溶體) 또는 공정(共晶)합금을 형성한다. 이때, 금속 A와 금속 B가 열처리되는 동안 압력을 가함으로써 서로 접합될 때 금속 A와 금속 B상에 산화막이 형성되더라도, 산화막은 엄격한 본딩을 허용하기 위해 파괴할 수 있다. 예컨대, 범프는 금으로 이루어지고, 배선층은 알루미늄으로 이루어지며, 금과 알루미늄의 금속간 화합물이 형성된다. 배선층이 구리로 이루어진 경우에는, 금과 구리의 고용체가 형성된다. 배선층이 주석으로 이루어진 경우에는, 금과 주석의 공정 합금(eutectic alloy)이 형성된다.
접합되는 금속이 금속 A인 경우, 확산은 금속 A의 용융점이하의 온도에서 금속 A 사이에 발생하고, 이에 따라 본딩이 달성된다.
땜납, 즉 80∼90% 정도의 큰 변형을 갖는 본딩수단으로서 In-Sn합금을 사용하는 본딩과 달리, 고상확산본딩에서는 본딩수단은 용융되지 않거나, 본딩수단은 이 용융에 의해 크게 변형되지 않는다.
본 발명의 제1실시예를 첨부도면을 참조해서 상세히 설명한다.
제5도는 본 발명의 제1실시예의 일례로서 전자회로장치의 일부를 나타낸 단면도이다. 이 전자회로장치에서는, 수동칩소자를 마이크로전자소자로서 사용한다. 전자회로장치는 주로 그 표면상에 배선패턴을 갖는 절연기판이 범프를 매개해서 수동칩소자에 접속되도록 배치되고, 고상확산본딩이 적어도 배선패턴과 범프와의 사이 또는 범프와 수동칩소자와의 사이에 행해진다. 수동칩소자는 캐패시터, 저항, 및 인덕터 등의 구성요소이다.
제5도에 나타낸 바와 같이, 이 전자회로장치에서는, 수동칩소자(511)는 대응하는 금범프(돌출전극; 512)를 매개해서 각 배선층(514)에 접속된다. 이 경우, 금범프(512)는 볼 본딩방법(ball-bonding method)에 의해 수동칩소자의 전극상에 본딩수단으로서 형성된다. 알루미늄을 주성분으로 하여 이루어진 최상층을 갖는 배선층(514)은 세라믹기판으로 이루어진 기판상에 형성된다. 수동칩소자(511)상에 형성된 금범프(512)는 고상확산본딩에 의해 배선층(514)의 알루미늄에 접합된다.
이 전자회로장치를 실현하기 위한 제조공정의 일례를 이하에 설명한다.
이 제조공정은 절연기판상에 배선층을 형성하고 범프를 매개해서 수동칩소자를 배치하는 단계와, 고상확산에 의해 배선층과 범프를 접합하기 위해 그 용융점이하의 온도로 범프와 배선층을 열처리하는 단계를 포함한다.
제6도(a) 내지 제6도(c)는 제5도에 나타낸 전자회로장치의 제조공정의 일례를 나타낸 도면이다.
제6도(a)에 나타낸 바와 같이, 주석으로 이루어진 수동칩소자(511)의 전극부는 금범프(512)를 형성하기 위해 금 볼본딩을 받는다. 이 때, 금과 주석은 공정(共晶)상태에서 서로 접속된다.
제6도(b)에 나타낸 바와 같이, 상부의 텅스텐층과 하부의 알루미늄층으로 구성되는 2층구조를 각각 갖는 배선층(514)이 세라믹기판(513)상의 원하는 영역에 형성된다.
기판(513)을 지지하는 스테이지(stage; 도시하지 않음)는 375℃로 가열되고, 수동칩소자 흡입헤드(도시하지 않음)는 300℃로 가열되며, 금범프(512)는 본딩을 수행하기 위해 배선층(514)과 정합(align)된다. (제6도 (c)에 참조). 금범프(512)는 0.15sec동안 50gf/bump의 하중으로 대응하는 배선층(514)과 강고한 접촉을 함으로써, 기판(513)에 수동칩소자(511)를 접속한다.
결과적인 전자회로장치에서는, 각 배선층(514)의 알루미늄층의 표면상에 자연적으로 형성되는 알루미늄산화막은 각 금범프가 고상확산본딩을 이루기 위해 대응하는 알루미늄층상에 가압되어 접촉할 때에 파괴됨으로써, 엄격한 본딩이 얻어진다. 상술한 바와 같은 방법으로 형성된 금범프를 갖춘 반도체소자는 알루미늄층과 강고한 접촉을 초래할 수도 있다. 따라서, 다른 종래의 방법에 의해 탑재된 반도체소자와 수동칩소자를 동일한 본딩공정으로 접속할 수 있다.
상기한 전자회로장치에서는, 각 금범프는 수동칩소자의 대응하는 전극상에 형성된다. 그렇지만, 금범프는 볼본딩에 의해 알루미늄배선층에 형성해도 좋고, 수동칩소자의 주석전극은 금범프에 접속해도 좋다. 금범프는 볼본딩에 부가해서 도금(plating), 증착(deposition) 또는 전송(transfer)에 의해 형성해도 좋다. 반도체소자가 마이크로전자소자로서 사용되는 경우에는, 반도체소자의 신뢰성을 저하시키는 요인인 반도체소자 전극의 부식이 베어칩(bare chip)의 사용과 더불어 고려될 때, 전송범프는 범프와 반도체소자의 전극 사이의 경계로부터 부식을 일으킬 수 있다. 비록 볼본딩방법이 쉽고 융통성이 있다고 해도, 다수의 범프는 바람직하지 않게 제조시간을 연장하는 원인으로 된다.
그러므로, 범프의 수가 적은 볼본딩방법이 유리하다. 그러나, 범프의 수가 많은 경우는 증착이나 도금방법이 바람직하다.
상기한 전자회로장치에서는, 각 범프는 금으로 만들어지고, 최상층의 배선층은 알루미늄으로 만들어지며, 금과 알루미늄이 고상확산에 의해 접합된다.
그러나, 본 발명은 이러한 조합에 한정되는 것은 아니다. 재료가 고상확산을 받는다면, 어떠한 조합도 사용할 수 있다. 게다가, 금범프와 금배선층 등과 같은 동질의 재료는 서로 접합할 수 있다. 재료의 조합을 다음과 같이 예시했다.
본 발명자들은 상기 조합의 Au-Al결합과 종래의 땜납(In-Sn)을 비교했다.
[테스트1]
도표1은 저항의 전단강도, 초기접속확률, 최대저항, 최소저항, 평균저항, 측정범프의 수, 표준편차 σ, 표준 상관에러 σ / μ, 및 Au 범프가 고상확산에 의해 Al 배선층에 접합된 후의 히스테리시스 등을 요약한 것이다. 비교예로서, InSn 범프와 Au, Mo, 및 Al 배선층 사이의 본딩으로부터 얻어진 유사한 값도 도표1에 나타내고 있다.
제7도는 기판과 칩의 전단강도 사이의 관계를 칩온도의 함수로서 나타낸 것이다. 여기서, 146개의 Au 범프가 하나의 칩에 있고, 범프의 크기는 75×55 ㎛이며, 본딩은 파라미터로서 로드된다. 평균 전단강도는 약 2.7㎏f / a chip(4.5㎏f / ㎟)이고, 최소 전단강도는 약 1.3 ㎏f / a chip(2.2㎏f / ㎟)이며, 최대 전단강도는 약 4.9㎏f / a chip(8.1㎏f / ㎟)이다. 종래의 InSn 범프 압축본딩에서는, Al과 Mo에 대해 400fg와 380gf가 얻어진다. 따라서, 이 실시예의 전단강도는 몇회에 의한 종래의 본딩의 전단강도보다 더 높다.
모든 샘플에 있어서 배선층과 InSn범프간에 발생되는 전단의 중단은 InSn 범프 압축본딩에서 얻어졌고, 파열된 단면에서의 반응은 확인되지 않았다. Au 범프와 배선층 사이의 고상확산본딩에서는, 전단의 중단은 예컨대 칩 Si에 있어서 Si와 Al패드 사이, Al과 장벽금속 사이, 장벽금속과 Au범프 사이, Au범프와 Al배선층 사이, Al배선층과 글래스기판 사이 및 글래스기판 등의 여러 영역에서 발생했다. Au범프와 Al배선층은 강하고, Si칩/Al패드/장벽금속과 Al배선층/글래스기판 사이의 다른 본딩은 각각 유사하게 나타난다. Au범프와 Al배선층 사이의 브레이킹모드에서는, 반응 스포트가 Al배선층상에서 확인되었다.
이 반응 스포트를 Au / Al배선본딩에서와 마찬가지로 Au / Al의 고상확산 스포트로 한다. 이와타 등에 의한 보고서에 의하면, 이 배선본딩에서의 전단강도는 8.9㎏f / ㎟이다. 이 값에 대응하도록 계산이 수행되는 경우, 본 발명자들에 의해 사용된 IC칩(146개의 Au 범프가 각각 55×75㎛의 크기를 갖는다)의 전단 강도는 5.4㎏f로 된다. 이 전단강도는 Au / Al 배선본딩에서의 전단강도보다 낮다. 그러나, 이 배선본딩에서 Au 볼은 약 40%정도의 소성변형(塑性變形)을 받는다. 이 때문에, 약한 본딩하중에 의한 본 발명의 Au범프에서의 작은 변형을 고려한 경우, 본 발명의 전단강도(5.4㎏f)특성은 볼본딩에서의 전단강도보다 낮이 않다. 크림땜납(cream solder)을 사용하는 경우, 공정(共晶)합금에 대한 전단강도는 3.5㎏f / ㎟ 이상이며, 8%Bi-46%Sn-Pb 땜납에 대한 전단강도는 2.5㎏f / ㎟이다. 이들 값과 비교함으로써, Au / Al범프의 전단강도 특성이 우수함을 알 수 있었다.
도표1에 나타낸 바와 같이, 최대접속저항은 고상확산본딩(Au / Al)에 있어서는 65mΩ 정도로 낮다. 범프 / 배선재료와 접속저항 사이의 관계는 제8도에 나타냈다. 이 그래프로부터 명백히 알 수 있는 바와 같이, 표준편차는 5.4mΩ으로서 저항에 있어 작은 변화를 나타낸다. 이 방법에 있어서, 고상확산본딩은 InSn범프 압축본딩보다 분명히 강고한 접속을 제공한다.
본 발명자들은 70℃, 90% R.H.에서 1000시간동안 고온, 고습테스트를 실시하고, Au / Al 고상본딩과 InSn / Mo압축본딩에 대해서는 각각 1000사이클로 - 40℃와 100℃에서 30분동안 TST(Thermal Shock Test)를 실시했다. 제9도는 고온, 고습테스트의 결과를 나타낸 그래프이고, 제10도는 TST의 결과를 나타낸 그래프이다. 이들 그래프로부터 분명히 알 수 있는 바와 같이, 저항은 땜납을 이용하는 압축본딩에 있어서 높고 크게 변화한다. 그러나, 고상확산본딩에서는, 저항의 변화는 압축본딩과 비교해서 저감되고, 낮은 저항을 분명히 유지할 수 있다.
땜납은 너무 부드럽고 유연하며 그 용융점 이하의 온도에서 본딩을 수행하기 위해 변형할 수 있다. 이 때문에, 땜납은 대개 고정효과(anchor effect)에 의해 접속된다. 상술한 바와 같이, 땜납은 접속강도가 낮고 저항의 변화가 작으며, Al의 표면상의 산화막을 파괴할 수 없기 때문에, Al에 접속할 수 없다.
게다가, 땜납 자체는 낮은 강도와 열악한 신뢰성을 가지고 있다.
제11도는 본 발명의 제1실시예의 다른 예를 나타낸 도면이다. 이 전자회로장치는 마이크로전자소자로서 반도체소자를 짜넣은 패키지를 사용한다.
전자회로장치는 주로 표면상에 배선패턴을 갖는 절연기판이 범프를 매개해서 반도체소자를 짜넣은 패키지에 접속되도록 배열되며, 고상확산본딩은 적어도 배선층과 범프와의 사이 또는 범프와 패키지의 전극과의 사이에 행해진다.
제11도에 나타낸 바와 같이, 티타늄, 니켈 및 금이 알루미나기판(20)상에 이름붙여진 순서로 스퍼터링에 의해 교대로 적층된 다층 구조에 의해 각각 구성된 배선층(23)이 사용된다. 반도체기판을 짜넣은 패키지(21)의 전극상에 도금 등에 의해 형성된 금범프(22)는 배선층(23)에 접속된다. 패키지(21)의 금범프(22)는 고상확산에 의해 배선층(23)의 금에 접합된다.
이 전자회로장치를 실현하기 위한 제조공정의 일례를 이하에 설명한다.
티타늄, 니켈 및 금은 전극을 형성하기 위해 패키지(21)상에 스퍼터링된다. 레지스트 코팅, 패터닝, 전기도금 등이 금범프(22)를 형성하기 위해 수행된다. 기판(20)을 지지하는 스테이지(도시하지 않음)는 300℃로 가열되고, 패키지를 끌어내는 헤드(도시하지 않음)는 370℃로 가열되며, 기판(20)에 패키지를 접속하기 위해 50gf / bump의 하중으로 0.15sec동안 압축본딩이 수행된다.
결과적인 전자회로장치에서는, 최상부의 금층을 갖는 배선층(23)이 고상확산에 의해 대응하는 금범프(22)에 접합됨으로써, 엄격한 본딩이 얻어진다.
제12도는 본 발명의 제1실시예의 다른 예를 나타낸 도면이다. 이 전자회로장치에서는, 알루미늄배선은 이 장치에 사용되는 절연기판상에 형성되고, 프린팅헤드로서 사용될 수 있다. 이 프린팅헤드를 갖춘 전자회로장치는, 저항(열 발생기)을 갖는 기판과, 이 기판상에 형성되고 주성분으로서 알루미늄을 함유한 상층을 포함하는 배선층, 고상확산본딩에 의해 상층에 접합된 범프 및, 이 범프를 매개해서 탑재된 반도체소자를 구비하여 구성되고, 알루미늄층의 두께는 2,500Å 내지 15,500Å이고, 배선층의 두께는 3,000Å 내지 16,000Å이다.
제12도에 나타낸 바와 같이, 이 전자회로장치에서는, 알루미나기판(30)은 세라믹기판으로서 사용된다. 저항(31)과 배선층(32)은 프린팅헤드를 구성하기 위해 스퍼터링에 의해 이 알루미나기판(30)상에 형성된다. 범프(34)는 배선층(32)상에 형성되고, 구동 반도체소자(33)는 고상확산에 의해 이들 범프(34)를 통해 접속된다. 참조부호 35는 보호층을 나타낸다.
특히, 이 프린팅헤드에서는, 전기도금 등에 의해 반도체소자(33)의 전극상에 형성된 금범프(34)가 알루미나기판(30)상에 형성된 알루미늄배선층(32)에 접속된다. 즉, 반도체소자(33)상의 범프(34)는 고상확산에 의해 배선층(32)에 접속된다. 이러한 프린팅헤드는 프린터의 구성요소로서 사용할 수 있다. 이 실시예에서는, 각 알루미늄층의 두께는 8,000Å이고, 각 금범프는 30㎛□의 크기를 갖고 있다. 범프피치는 40㎛였고, 범프의 수는 146개였다. 반도체소자는 400℃로 가열되었고, 기판은 80℃로 가열되었으며, 고상확산반응을 일으키기 위해 0.2sec동안 25 gf / bump로 압축본딩이 수행됨으로써, 금범프가 배선층에 본딩되었다. 본딩시에 반도체소자와 기판 사이의 접합강도(adhesion strength)는 4.0 ㎏f으로, 충분히 높은 강도였다. 접촉저항은 20∼30mΩ / bump였다. 결과적인 샘플은 고온, 고습테스트(70℃, 90%R.H, 1,000hours) 및 열적 충격테스트(Thermal Shock Test; -40℃ / 100℃, 30 min / 30min, 1,000cycles)를 받았다. 접촉저항의 변화는 ±10%의 범위내로 떨어지고, 따라서 안정한 전기적 접속이 달성된다는 것이 판명되었다.
반도체소자(33)와 기판(30) 사이의 접합강도는 상기한 환경조건하에서 평가했다. 접합강도는 4.0㎏f의 초기강도에 대해 약 10% 내에서 변화하였고, 따라서 실사용시에 만족스러운 레벨이 얻어졌다.
상기 프린팅헤드를 갖춘 전자회로장치의 변형예를 이하에 상세히 설명한다.
이 장치에서는, 각 배선층(32)은 알루미늄층이 15,500Å의 두께를 갖도록 형성되고, 그에 따라 상기 프린팅헤드를 갖춘 전자회로장치에서와 마찬가지로 하여 전자회로장치를 얻는다. 이 샘플은 상술한 것과 동일한 절차를 따라 테스트되었다. 본딩시에 반도체소자와 기판 사이의 접합강도는 4.0 ㎏f로, 충분히 높은 강도가 유지되었다. 접촉저항은 20∼30mΩ / bump였다. 이 샘플의 고온테스트(70℃, 90%R.H, 1,000hours)와 열적 충격테스트(-40℃ / 100℃, 30 min / 30min, 1,000cycles)가 행해졌고, 접촉저항의 변화는 ±10%의 범위내로 떨어졌으며, 따라서 안정한 전기적 접속이 얻어졌다.
반도체소자(33)와 기판(30) 사이의 접합강도는 전단테스트에서 상술한 것과 동일한 환경조건하에서 평가되었다. 접합강도의 변화는 4.0㎏f의 초기 강도에 대해 약 10%의 범위내로 떨어졌으며, 실사용시에 만족스로운 레벨이 얻어졌다. 프린트 정밀도의 어떠한 저하도 발생하지 않았다.
[비교예1]
알루미늄층의 두께가 2,000Å인 것을 제외하고 프린팅헤드를 갖춘 전자회로장치의 비교예로서 샘플을 준비했다. 그리고 이 샘플에 대해 상술한 것과 동일한 테스트를 행했다. 본딩시에 반도체소자와 기판 사이의 접합강도는 0.9㎏f였고, 반도체소자가 기판으로부터 곧 박리되는 문제가 생겼다. 알루미늄과 금의 금속간 화합물은 접합강도의 감소로 인하여 알루미늄 배선층 아래에 도달했다.
[비교예2]
알루미늄층의 두께가 20,000Å인 것을 제외하고, 다른 비교예로서 샘플을 준비했다. 그리고 이 샘플에 대해 상술한 것과 동일한 테스트를 행했다. 본딩시에 반도체소자와 기판 사이의 접합강도, 접촉저항 및 접촉저항의 변화는 실사용시에 만족스러운 레벨을 가진다. 그러나, 프린트 정밀도는 15,500Å의 알루미늄막 두께와 비교해서 상당히 떨어진다.
프린팅헤드가 고상확산에 의해 범프를 이용하여 접합되는 전자회로장치를 생각해 보자, 세라믹기판상에 형성되는 다층화된 배선층의 최상층으로서의 알루미늄층의 두께가 2,500Å보다 두껍지 않고 범프재료가 금으로 이루어진 경우, 금과 알루미늄의 금속간 화합물은 고상확산층으로서 작용하고, 고상확산층과 기초가 되는 층 또는 기판 사이의 접착을 상당히 떨어뜨리도록 알루미늄층 아래에 도달한다. 크랙킹(cracking), 박리(peeling) 등이 발생하는 경향이 있다. 반면에, 알루미늄층의 두께가 증가하는 경우에는, 배선층의 총 두께는 프린트 질의 저하를 일으키도록 증가한다.
상기 문제를 고려하여, 본 발명자들은 반도체소자가 금속 고상확산을 사용함으로써 프린팅헤드를 구성하는 세라믹기판상에 탑재되는 경우에 알루미늄층의 두께를 최적화했다. 본 발명자들은 알루미늄과 금의 금속간 화합물과 알루미늄층의 두께 사이의 관계를 조사했다.
그 결과, 알루미늄층의 두께가 2,200Å보다 작고, 400℃에서 0.2sec동안 가열되는 경우에, 알루미늄과 금의 금속간 화합물로 이루어진 고상확산층이 다층화된 배선층의 하층 아래에 생성되고, 크랙킹과 박리가 발생하는 경향이 있다는 것이 판명되었다. 실험의 결과로서, 금과 알루미늄의 고상확산층은 금범프와 알루미늄층 사이의 경계로부터 약 2,200Å의 깊이로 형성되었다. 고상확산층의 두께는 금범프의 높이의 변화와 반도체소자를 본딩하기 위한 지그(jig)의 경사 등과 같은 요인에 기인하여 1,900Å∼2,500Å의 범위에서 변화한다는 것이 판명되었다.
그러므로, 알루미늄층의 두께는 알루미늄층이 성장하지 않고 알루미늄층을 기초로 하는 층에 도달하도록 적어도 2,500Å으로 되는 것이 바람직하다. 알루미늄과 금에 관한 고상확산의 금속간 화합물의 예로서는, Au5Al2, Au4Al1, Au2Al1, AuAl, AuAl2등이 있다. 이 실시예에서는, 관측되는 대부분의 화합물이 Au4Al이다. 알루미늄과 금의 반응에 있어서, Au5Al2, Au4Al1은 안정적으로 형성할 수 있다. 실제로, 이 알루미늄층의 두께는 15,500Å 이하인 것이 바람직하다. 만약 알루미늄층의 두께가 이 값을 초과하면, 오점(blurring) 등의 원인으로 되는 경향이 있으므로 프린트 정밀도가 저하된다. 고상확산층의 두께의 변화는 2,200±300Å의 범위내이다. 알루미늄층의 두께는 최소한 2,500Å이상이 요구된다. 그러나, 장치의 신뢰성을 개선하기 위해 알루미늄층의 두께는 적어도 2,600Å이상인 것이 바람직하다.
알루미늄층의 두께가 지나치게 큰 경우, 배선층의 총두께는 증가하는 경향이 있다. 제13도와 제14도는 각각 프린팅헤드의 저항부분과 배선층 사이의 관계를 나타낸 것이다. 제13도에 나타낸 바와 같이, 저항(131)이 기판(130)상에 형성되고, 알루미늄배선층(132)이 저항(131)상에 형성되는 경우에는, 프린팅매체(134)와 저항(131) 사이의 거리는 손상(blurring)의 원인을 증가시키는 바람직하지 않은 경향이 있으므로, 프린트 정밀도가 저하된다. 제14도에 나타낸 바와 같이, 저항(138)이 알루미늄층(136)상에 형성되는 경우에는, 제13도에 나타낸 결점과 저항(138)이 알루미늄배선층(136)에 의해 접속되지 않는 결점이 발생한다. 특히, 두께가 16,000Å을 초과하는 경우에 이것은 전형적으로 발생한다. 참조부호 135는 보호층을 나타낸다. 따라서, 전체 배선층의 두께는 16,000Å 이하인 것이 바람직하다. 실제의 응용을 고려하는 경우, 배선층의 총 두께는 3,000Å 이상이 바람직하다. 그렇지 않다면, 프린팅헤드가 열악한 신뢰성을 갖는 경향이 있다.
본 발명에 따른 프린팅헤드를 갖춘 전자회로장치에서는, 알루미늄층의 두께는 2,500Å 이상으로 설정되고 배선층의 총 두께는 16,000Å 이하로 설정되는 것이 바람직하다. 실제의 응용을 고려하는 경우, 알루미늄층의 두께는 2,500∼15,500Å으로 설정하는 것이 바람직하고, 배선층의 총 두께는 3,000Å∼16,000Å으로 설정하는 것이 바람직하며, 이에 따라 프린트정밀도의 저하의 문제가 거의 없는 프린팅헤드를 제공할 수 있다.
상술한 바와 같이, 본 발명의 제1실시예에 따른 기술은 수동칩소자, 반도체소자를 짜넣는 패키지, 프린팅헤드 등에 적용할 수 있다.
땜납을 용융하여 접속하는 일없이 고상확산에 의해 본딩을 수행할 수 있기 때문에, 그 융용시의 땜납의 퍼짐이나 인접한 전극 사이에 단락이 발생하는 것을 거의 방지할 수 있다. 수동칩소자와 기판, 패키지와 기판, 반도체소자와 기판이 범프를 매개해서 높은 접속강도로 접속되어 있는 전자회로장치를 제공할 수 있다. 산화막이 배선패턴에 형성되는 경우, 가열과 압축본딩이 산화막을 파괴하기 위해 거의 동시에 수행되므로, 높은 허용전류밀도를 갖는 접속을 얻을 수 있다.
본 발명에 의하면, 비교적 낮은 경도를 갖는 금범프를 범프로서 사용하는 경우, 반도체소자의 본딩패드상의 보호막이 깨지지 않을 수도 있다. 금이 거의 산화되지 않기 때문에 고상확산을 촉진할 수 있고, 신뢰성 높은 본딩을 쉽게 수행할 수 있다. 게다가, 금과 고상확산을 받는 배선금속으로서 알루미늄을 사용하는 경우, 접속저항을 생산비용의 절감에 기여하도록 쉽게 줄일 수 있다.
실제적인 탑재에 있어서는, 반도체소자가 열원기판상에 붙여진 경우, 범프는 미리 결정된 높이를 가질 수 있고, 복수의 범프를 동시에 쉽게 접속할 수 있다.
범프를 선택적으로 적외선 등으로 가열하는 경우에는, 범프부분만을 본딩을 위해 요구된 온도로 가열하고, 범프온도가 떨어지기 전에 범프를 기판에 접속할 수 있다. 이 경우, 열전도는 온도증가에 의해 야기되는 반도체소자의 실패를 방지하기 위해 지연된다. 즉, 적외선가열을 사용하는 경우, 반도체소자가 가열될 필요가 없는 반면 범프부분을 효과적으로 가열할 수 있으므로, 반도체소자의 열적 저하를 방지할 수 있다.
낮은 열전도도를 갖는 금속층이 반도체소자와 범프 사이에 장벽층으로서 형성되는 경우에는, 반도체소자로의 열전도를 방지할 수 있고, 반도체소자의 온도증가를 방지할 수 있다.
게다가, 범프가 오목한 부분을 갖도록 형성되는 경우에는, 본딩강도를 증가시키기 위해 고상확산층과 배선층 사이의 경계영역을 증대시킬 수 있으므로, 신뢰성 높은 접속을 얻을 수 있다.
다음에는 본 발명의 제2실시예에 대해 상세히 설명한다.
이 제2실시예는 제1실시예의 보다 실제적인 예로서, 반도체장치를 제공한다.
본 발명의 제2실시예는 제1실시예의 일례로서, 절연기판과, 절연기판상에 형성된 배선층, 고상확산에 의해 배선층의 표면에 접합된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 반도체소자를 구비하여 구성된 반도체장치를 제공한다.
제15도는 본 발명의 제2실시예에 따른 반도체장치를 나타낸 것이다. 이 반도체장치는 액정패널용으로 사용된다. 이 반도체장치는 반도체소자(11)와, 이 반도체소자(11)의 표면상에 전기도금 등에 의해 형성된된 금범프(12), 고상확산에 의해 대응하는 금범프(12)에 접합된 다층화된 몰리브덴 / 알루미늄 배선층(14)을 구비하여 구성되고, 다층화된 배선층(14)은 배선기판(13)상에 형성된다. 배선기판(13)은 글래스기판으로 이루어지고, 반도체소자의 각 금범프(12)는 고상확산에 의해 대응하는 배선층(14)의 알루미늄에 접속된다. 제15도에 나타낸 반도체장치에 있어서는, 금범프(12)는 고상확산에 의해 대응하는 배선층(14)의 알루미늄층에 접속된다.
배선기판은 박막트랜지스터, 액정, 분극판 등을 갖추고, 그것들 모두는 글래스기판상에 형성되어 있다.
제15도에 나타낸 상기 반도체장치의 제조공정의 일례를 이하에 상세히 설명한다.
제16도(a) 내지 제16도(c)는 이 제조공정을 설명하기 위한 도면이다. 이 제조공정은, 반도체소자를 절연기판의 표면상에 형성된 배선패턴에 범프를 매개해서 접속하는 단계를 포함하며, 여기서 범프와 배선패턴은 고상확산에 의해 범프에 배선패턴을 접합하기 위해 그들의 용융점 이하의 온도로 가열된다. 제16도(a)에 나타낸 바와 같이, 장벽금속 B로서, 티타늄층, 니켈층 및 팔라듐층이 반도체소자 측으로부터 반도체소자의 본딩패드상에 형성되고, 그 결과적인 구조는 금범프(12)를 얻기 위해 전기도금된다. 이 경우, 티타늄층은 알루미늄패드와의 접합강도를 증가시키기 위해 형성되고, 니켈층은 반도체소자의 본딩패드로의 금의 확산을 막기 위해 형성되며, 팔라듐층은 금과의 본딩강도를 증가시키기 위해 형성된다.
제16도(b)에 나타낸 바와 같이, 하부의 몰리브덴층과 상부의 알루미늄층으로 이루어진 2층구조에 의해 각각 구성되는 배선패턴들은 글래스기판상의 원하는 영역에 형성된다. 이 경우, 26개의 입력패드와 120개의 출력패트가 각 글래스기판상에 형성된다.
반도체소자측은 400℃로 가열되고, 글래스기판측은 80℃로 가열되며, 반도체소자와 기판이 제16도(c)에 나타낸 바와 같이 위치결정되고, 0.2sec동안 30g / bump의 하중으로 압축본딩이 수행됨으로써, 모든 패드가 동시에 접속된다.
본딩시에 반도체소자와 글래스기판 사이의 접합강도는 약 4.0㎏f이다.
결과적인 반도체장치에 있어서, 각 금범프는 배선층(14)의 알루미늄층상에 형성된 산화막을 파괴하기 위해 대응하는 알루미늄층과 강고한 접촉을 갖는다.
이 경우, 고상확산본딩은 허용전류치를 증가시키고 접속저항을 감소시키는 엄격한 본딩을 얻기 위해 수행된다.
모든 접속을 동시에 수행할 수 있기 때문에, 본딩시간은 17.5sec(본딩와이어마다 0.12sec)가 걸리는 일대일 와이어본딩과 비교해서 상당히 짧게 할 수 있다. 게다가, 범프접속을 위해 필요한 탑재영역을 상당히 감소시킬 수 있다.
제17도는 본 발명의 제2실시예에 따른 반도체장치의 다른 예를 나타낸 도면이다. 특히, 제17도는 본 발명의 제2실시예에 따른 반도체장치의 단면도이다.
이 예에서는, 알루미나기판(623)이 기판으로서 사용되고, 저항패턴(도시하지 않음)과 전극배선층 등의 배선패턴(624)이 스퍼터링에 의해 알루미나기판상에 형성되며, 구동 IC칩(621)이 고상확산에 의해 배선패턴(624)에 접속되어 있다. 구동 IC칩(621)은 밀봉을 위한 절연접착제(625)로 알루미나(alumina)기판에 부착됨으로써, 습기의 통과 등과 같은 대기조건으로부터 범프접속을 방지한다.
즉, 이 반도체장치에서는 반도체소자 또는 IC칩(621)이 전기도금 등에 의해 반도체소자(621)상에 형성된 금범프(622)를 매개해서 알루미늄 배선기판(623)상에 형성된 알루미늄배선층(624)에 접속되어 있다. 반도체소자(621)의 금범프(622)는 고상확산에 의해 배선층(624)에 접속된다. 즉, 금범프(622)는 고상확산에 의해 알루미늄배선층(624)에 접속된다.
이 반도체장치의 제조공정을 이하에 상세히 설명한다.
장벽금속 B로서 티타늄층, 니켈층 및 팔라듐층이 반도체소자의 본딩패드상에 형성되고, 금범프(622)가 이들 층을 매개해서 본딩패드상에 형성된다.
금범프(622)는 ±1.5㎛의 높이의 변화를 가지며, 금범프(622)는 범프의 높이를 일정하게 설정하기 위해 열원기판상에 각인된다.
저항패턴을 스퍼터링에 의해 알루미나기판(623)상에 형성한 후, W와 Al의 2층구조에 의해 각각 구성되는 배선패턴(624)을 기판 측으로부터 전극패턴으로서 형성한다. 모든 패드는 동시에 전극패턴과 강고한 접촉을 갖고 알루미나기판(623)은 고상확산에 의해 전극패턴에 범프를 접합하기 위해 가열된다. 결과적인 반도체장치는 상기 반도체장치의 효과와 알루미나기판(623)으로부터 반도체소자(621)로의 열전도를 방지하는 효과를 갖는다. 이는, 티타늄이 금의 전도도보다 낮은 전도도를 가지고 있기 때문이다. 그 결과, 반도체소자(621)의 온도증가를 방지할 수 있다.
반도체소자(621)의 범프의 높이를 정합(align)하기 위해 상기 스템핑에 의해 압축되고, 그에 따라 정확하고 보다 신뢰성 높은 접속을 달성할 수 있다.
게다가, 알루미나기판(623)을 가열하는 대신에 금범프(622)를 적외선 등으로 선택적으로 가열하는 경우에는, 반도체소자(621)로의 열의 영향을 억제하기 위해 금범프(622)만을 가열할 수 있다.
본 발명에 따른 제2실시예의 다른 예를 이하에 상세히 설명한다.
제18도(a)와 제18도(b)는 본 발명의 제2실시예의 상기 예에 사용된 배선기판의 제조공정을 설명하기 위한 도면이다. 배선기판은 다음과 같이 형성된다.
알루미늄박막은 스퍼터링에 의해 제18도(a)에 나타낸 세라믹기판(730)상에 형성된다. 알루미늄박막은 제18도(b)에 나타낸 알루미늄으로 이루어진 배선패턴(731)을 얻기 위해 포토리소그래피에 의해 패터닝된다.
제19도(a) 내지 제19도(c)는 범프를 형성하는 공정을 설명하기 위한 도면이다. 제19도(a)에 나타낸 바와 같이, 원하는 소자형성영역을 갖춘 실리콘기판이 반도체소자(41)로서 준비되고, 보호막으로서 기능하는 질화실리콘막(43)이 이 실리콘기판의 표면상에 형성된 알루미늄배선패턴(42)상에 형성되어 있다. 접촉구멍은 포토리소그래피에 의해 질화실리콘막에 형성된다. 티타늄, 니켈 및 팔라듐으로 이루어진 장벽금속층(44)은 진공증착에 의해 형성된다.
제19도(b)에 나타낸 바와 같이, 레지스트 R은 장벽금속층(44)에 적용되어 패터닝된다. 그 결과적인 구조는 전극으로서 장벽금속층(44)을 전기도금하기 위해 도금액에 담가지고, 이에 따라 레지스트 R로부터 노출된 장벽금속층(44)상에 금범프(45)가 선택적으로 형성된다.
최종적으로, 제19도(c)에 나타낸 바와 같이, 레지스트 R이 제거되고, 장벽금속층(44)은 그 중심부가 오목한 형상으로 들어간 범프(45)를 얻기 위해 마스크로서 범프(45)를 사용하여 부분적으로 에칭된다.
실제의 탑재에 있어서, 결과적인 반도체소자(41)는 제18도(b)에 나타낸 세라막기판(730)상의 상기 배선패턴에 위치하고, 배선패턴(31)에 범프(45)를 접합하기 위해 약 400℃로 가열된다.
제20도는 본 발명의 제2실시예에 다른 범프가 배선패턴에 접합되는 상태를 나타낸 도면이다. 이때, 범프(45)의 중심부가 오목한 형상으로 들어간 리세스를 갖기 때문에, 제20도에 점선으로 나타낸 바와 같이 고상확산층이 형성된다.
고상확산층과 알루미늄배선층(731) 사이의 경계영역은 높은 본딩강도를 얻기 위해 증가된다.
결과적인 반도체장치에 있어서는, 세라믹기판(730)상의 알루미늄배선층(731)상에 산화막이 형성되더라도, 압축본딩에 의해 산화막을 적당히 파괴할 수 있고, 고상확산에 의해 좋은 본딩을 확보할 수 있다. 따라서, 허용전류치를 증가시킬 수 있고, 접속저항을 저감시킬 수 있다.
본 발명에 의하면, 알루미늄배선층 등의 배선층이 엄격한 산화막을 갖고, 배선기판이 땜납에 대하여 열악한 흡습성을 갖는 재료로 구성되더라도, 고상확산본딩에 의해 반도체소자 등을 반도체기판에 적당히 접합할 수 있다. 동시에, 높은 기계적 강도로 신뢰성 높은 접속을 달성할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체장치는 액정디스플레이장치 등과 같은 평탄한 디스플레이용의 글래스기판이나 프린팅헤드용의 세라믹기판을 사용한다.
다음에는 본 발명의 제3실시예에 대해 설명한다.
본 발명의 제3실시예에 의하면, 한 쌍의 기판과, 이 한 쌍의 기판 사이에 삽입된 액정, 한 쌍의 기판중의 어느 하나 위에 형성되고 주성분으로서 알루미늄을 함유한 상층을 포함하는 배선층 및, 이 배선층상에 범프를 매개해서 형성된 반도체소자를 구비하여 구성되고, 상기 범프와 알루미늄이 고상확산에 의해 서로 접합되며, 알루미늄층은 2,500Å∼8,000Å 또는 그 이상의 두께를 갖고, 배선층은 3,000Å∼8,500Å 또는 그 이하의 두께를 갖는 액정디스플레이장치가 제공된다.
이 액정디스플레이장치에 있어서, 배선패턴은 최상층 또는 상층으로서 적어도 알루미늄를 주성분으로 함유한 층을 갖추고 있다. 몰리브덴, 크롬 및 몰리브덴-텅스텐합금 등과 같은 다른 재료의 층이 알루미늄층의 기초가 되는 층으로서 형성되므로, 다층화된 배선패턴을 얻을 수 있다. 이 경우, 배선층의 두께는 다층화된 배선층의 두께를 의미한다.
다음의 요점은 본 발명의 기술이 액정디스플레이장치에 적용되는 경우에 고려되는 것이 바람직하다.
배선패턴의 최상층으로서 알루미늄층이 글래스기판상에 형성되는 경우, 알루미늄과 금으로 이루어진 범프의 고상확산층으로서 기능하는 금속간 화합물이 고상확산층과 기초가 되는 몰리브덴층 사이의 본딩강도를 상당히 줄이기 위해 알루미늄층을 기초로 하는 층(예컨대, Mo층)에 생성되므로, 크랙킹과 박리를 일으킬 수 있다.
알루미늄층의 두께가 증가하는 경우, 배선패턴의 총 두께는 증가한다. 액정부를 정합하는 러빙(rubbing)에 있어서, 배선패턴의 큰 두께로 인하여 균일한 정합을 수행할 수 없다. 그 결과, 디스플레이 스크린이 불규칙하게 되는 경향이 있다.
상기의 문제를 고려하여, 본 발명자들은 반도체소자를 본 발명의 기술을 기초로 금속 고상확산을 이용하는 LCD기판상에 탑재한 경우, 알루미늄배선층의 두께를 최적화했다. 본 발명자들은 알루미늄과 금의 금속간화합물의 성장과 알루미늄배선층의 두께 사이의 관계를 조사했다. 그 결과, 알루미늄의 두께가 2,200Å 보다 작고 0.2sec동안 400℃로 가열되는 경우, 알루미늄과 금의 금속간 화합물로 이루어진 고상확산층이 배선층의 최하층에 생성되고, 크랙킹과 박리가 발생하는 경향이 있다. 실험의 결과로서, 알루미늄과 금의 고상확산층은 금범프의 알루미늄층 사이의 경계로부터 2,200Å의 두께에 대응하는 깊이로 확산된다. 고상확산층의 두께가 금범프의 높이의 변화와 반도체소자의 경사등과 같은 요인에 기인하여 1,900Å∼2,500Å의 범위로 변화한다는 것이 판명되었다. 따라서, 알루미늄층의 두께는 고상확산층의 확산이 몰리브덴, 크롬, 몰리브덴-텅스텐합금으로 이루어진 기초가 되는 층에 도달하지 않도록 적어도 2,500Å으로 되는 것이 바람직하다는 것이 판명되었다. 고상확산층의 변화는 2,200±300Å의 범위내로 떨어진다. 알루미늄층의 두께는 적어도 2,500Å 이상이 필요하다. 그러나, 장치의 신뢰성을 향상시키기 위해서는, 알루미늄층의 두께는 2,600Å 이상인 것이 바람직하다. 실제로, 이 알루미늄층의 두께는 8,000Å 이하인 것이 바람직하다. 만일 그 두께가 이 값을 초과하면, 균일한 러빙처리를 수행할 수 없기 때문에, 액정정합의 전도가 발생하는 경향이 있다.
알루미늄층의 두께가 과도하게 큰 경우에는, 배선패턴의 총 두께는 증가하는 경향이 있다. 액정부를 정합하는 러빙에 있어서 불규칙성이 발생하는 경향이 있다. 불규칙성의 비율은 전도영역비율(즉, [스크린상에서 리버스 디스크리미네이션을 받은 영역] / [1스크린영역])로 나타내고, 이것과 배선두께 사이의 관계를 제22도에 나타냈다. 제22도로부터 분명히 알 수 있는 바와 같이, 배선두께가 8,500Å 이하인 경우에는, 액정부를 러빙함에 있어서 어떠한 불규칙성도 발생하지 않았다.
그러나, 배선두께가 8,500Å을 초과하는 경우에는, 전도영역이 증가하는 것이 발견되었다. 실질적인 응용을 고려한 경우, 총 배선두께는 3,000Å 이상인 것이 바람직하다. 그렇지 않으면, 확산층의 성장으로 인하여 신뢰성이 감소하는 경향이 있다.
상기한 점을 고려하여, 알루미늄층의 두께를 2,500Å 이상으로 설정하고, 총 배선두께를 8,500 이하로 설정한 경우에, 러빙 불규칙성이 없는 신뢰성 높은 액정디스플레이장치를 제공할 수 있다.
제21도는 본 발명의 제3실시예에 따른 액정디스플레이장치의 일례를 나타낸 개략도이다.
제21도에 나타낸 바와 같이, 반도체소자(84)는 글래스기판(81)상에 형성된 몰리브덴 / 알루미늄배선층(82)에 금범프(83)를 매개해서 접속된다. 이 경우, 각 금범프(83)의 금은 고상확산에 의해 대응하는 몰리브덴 / 알루미늄배선층(82)의 알루미늄에 직접 접합된다. 이 액정디스플레이장치에 있어서, 알루미늄층의 두께는 5,000Å이고, 몰리브덴층의 두께는 500Å이다. 금범프(83)는 전기도금에 의해 형성했다. 각 범프의 크기는 50㎛, 범프피치는 80㎛, 범프높이는 20㎛였다.
TFT-LCD기판을 글래스기판(81)으로서 사용했다. 도시하지는 않았지만, 글래스기판(81) 아래로 연장된 부분은 TFT-LCD를 구성한다. 상부 표면측으로부터 몰리브덴과 알루미늄을 적층함으로써 얻어진 구조에 의해 각각 구성된 배선패턴(82)이 기판(81)상에 형성되어 있다. 몰리브덴 / 알루미늄배선층은 스퍼터링에 의해 기판(81)상에 형성된다. 즉, 5,000Å 두께의 알루미늄층이 500Å두께의 몰리브덴층상에 형성된다. 금범프(83)와 알루미늄은 금-알루미늄합금을 형성하기 위해 300 내지 500℃에서 고상확산된다.
이 액정디스플레이장치에서는, 26개의 입력범프와 120개의 출력범프를 갖춘 반도체소자(84)를 사용했고, 반도체소자(84)를 400℃로, 글래스기판(81)을 80℃로 가열하였으며, 금과 알루미늄 사이에 고상확산반응을 일으키기 위해 30g / bump의 하중으로 압축본딩을 수행함으로써, 배선층(82)에 금범프(83)를 접합했다.
본딩후에, 반도체소자(84)와 글래스기판(81) 사이의 접합강도는 4.0㎏f였고, 따라서 충분히 높은 강도를 유지할 수 있었다. 접촉저항은 20 내지 30mΩ / bump였다. 결과적인 샘플의 고온, 고습테스트(70℃, 90%R.H, 1,000hours)와 열적 충격테스트(-40℃ / 100℃, 30min / 30min, 1,000cycles)를 실시했다. 접촉저항의 변화는 ±10%의 범위내로 떨어지고, 따라서 아주 안정한 전기적 접속을 얻을 수 있었다.
상기 반도체소자(84)와 유리기판(81) 사이의 접합강도는 상술한 것과 같은 환경조건하에서 다이할당(die share)에 의해 평가했다. 접합강도의 변화는 4.0㎏f의 초기강도에 대해 약 ±10%의 범위내로 떨어졌고, 따라서 실사용시에 만족스러운 레벨이 얻어진다. 액정부를 러빙함에 있어서 아무런 결함도 발견되지 않았다.
본 발명의 제3실시예에 따른 액정디스플레이장치의 다른 예를 이하에 상세히 설명한다.
이 예에서는, 각 배선패턴(83)의 총 두께가 8,500Å인 것을 제외하고 각 배선층(83)의 알루미늄층의 두께가 8,000Å 이고 몰리브덴층의 두께가 500Å인 그런 방법으로 제21도에 나타낸 액정디스플레이장치에서와 같은 샘플을 얻었다.
이 샘플에 대해 상술한 것과 동일한 테스트를 행했다. 본딩시에 반도체소자(84)와 글래스기판(81) 사이의 접합강도는 4.0㎏f였고, 따라서 충분히 높은 강도가 유지되었다. 접촉저항은 범퍼마다 20 내지 30mΩ이다. 이 샘플에 대해 상술한 것과 동일한 신뢰성 테스트를 행한 바, 접촉저항의 변화는 ±7%의 범위내로 떨어졌고, 따라서 상당히 안정한 전기적 접속이 얻어졌다. 반도체소자와 글래스기판 사이의 접합강도가 상술한 것과 동일한 환경조건하에서 다이할당에 의해 평가되는 경우, 접합강도의 변화는 4.0㎏f의 초기강도에 대해 약 ±10%의 범위내로 떨어졌고, 따라서 실사용시에 만족스러운 레벨이 얻어진다.
제22도로부터 분명히 알 수 있는 바와 같이, 액정부를 러빙함에 있어서 어떠한 결함도 발생하지 않았다.
제21도에 나타낸 액정디스플레이장치의 일례 및 다른 예에 대해 비교테스트를 행했다.
[비교예3]
알루미늄층의 두께가 2,000Å인 것을 제외하고 제4실시예에서와 같은 샘플을 준비했다. 이 샘플에 대해 제21도에 나타낸 액정디스플레이장치에서와 동일한 테스트를 행했다. 반도체소자와 글래스기판 사이의 접합강도는 0.9㎏f였고, 반도체소자는 글래스기판으로부터 즉시 박리되었다. 이것은 알루미늄과 금의 금속간 화합물이 알루미늄배선층 아래의 몰리브덴 경계면에 도달하기 때문이다.
[비교예4]
10,500Å의 두께를 갖는 각 배선층(83)이 알루미늄층의 두께가 10,000Å이고 몰리브덴층의 두께가 500Å으로 되도록 형성된 것을 제외하고 제21도에 나타낸 액정디스플레이장치에서와 같은 샘플을 준비했다. 이 샘플에 대해 상술한 것과 동일한 테스트를 행했다.
반도체소자(84)와 글래스기판(81) 사이의 접합강도와 접촉저항 및 접촉저항의 변화는 실사용시에 만족스러운 레벨을 갖는다. 그러나, 제22도에 나타낸 바와 같이, 이 액정부를 러빙함에 있어 결함이 최대 10%로 형성되기 때문에, 액정디스플레이장치가 열화한다는 것이 판명되었다.
범프가 배선층과 반응하는 온도는 반도체장치로의 손상을 방지하기 위해 낮은 것이 바람직하다. 특히, 낮은 열저항온도를 갖는 액정과 낮은 열저항온도를 갖는 분극판을 사용하는 액정장치를 COG(Chip On Glass)탑재로 한 경우에는, 박막 트랜지스터, 액정, 분극판을 갖춘 액정패널이 글래스기판으로서 자주 사용된다. 이 때문에, 액정패널은 온도제한을 갖는다. 액정패널을 국부적으로 수백℃로 가열할 수 있다고 해도, 화소부에 가해지는 온도는 100℃ 이하가 바람직하고, 상기 결과와 시뮬레이션을 고려해 볼 때 2㎜이상의 반도체소자는 별개이다. ITO는 대개 액정패널의 배선재료로 사용된다. 배선저항은 낮은 것이 바람직하다. 이 때문에, ITO는 금속배선재료와 조합하여 사용된다. 이들 조합의 COG탑재 배선재료로서 낮은 저항과 높은 안정도를 갖는 알루미늄의 사용은 성능, 신뢰성 및 비용면에서 잇점이 있다. 본 발명은 COG 탑재에 부가하여 COB(Chip On Board)탑재 등의 탑재에도 효과적이다.
본 발명의 제3실시예에 따른 액정디스플레이장치에서는, 범프는 고상확산에 의해 탑재용 절연기판상에 형성된 배선패턴에 접속된다. 이 때문에, 상당히 높은 접속강도를 얻을 수 있다. 더욱이, 산화막이 배선패턴상에 형성되는 경우에도, 압축본딩을 열처리와 동시에 수행함으로써, 산화막을 파괴하고, 높은 허용전류밀도를 갖는 접속을 얻을 수 있다.
상술한 바와 같이 본 발명에 의하면, 마이크로 피치접속을 갖고, 알루미늄 배선층상의 알루미늄산화막 등과 같은 엄격한 산화막의 존재로 인하여 땜납에 대해 열악한 흡습성을 갖는 재료로 이루어진 배선패턴을 갖는 배선기판과의 접속을, 고상확산본딩에 의해 적당히 신뢰성 높게 수행할 수 있는 반도체장치가 제공된다. 또한, 액정디스플레이장치에 적용된 배선패턴의 두께가 충분히 높은 접합강도와 충분히 낮은 접촉저항을 얻기 위해 2,500Å 이상과 8,500Å 이하로 설정되는 고화질의 액정디스플레이장치가 제공된다.
다음에는 본 발명의 제4실시예에 대해 설명한다.
본 발명의 제4실시예에 의하면, 기판과, 기판상에 형성된 제1금속층에 의해 구성된 다층화된 배선층, 이 제1금속층상에 형성되고 제1금속층상과 동일한 금속으로 이루어진 산화막 및, 이 금속산화막상에 형성되고 제1금속층과 동일한 금속으로 이루어진 제2금속층을 구비하여 구성된 회로기판이 제공된다.
이 다층화된 배선층은 제1∼제3실시예에 사용된 배선층과 마찬가지로 각종의 응용에 사용할 수 있다.
본 발명의 제4실시예를 첨부도면을 참조하여 상세히 설명한다. 이 실시예는 고상확산본딩을 사용하는 플립칩 탑재를 예시하고 있다.
제23도는 반도체소자가 본 발명의 제4실시예에 따른 회로보드상에 탑재된 상태를 나타낸 도면이다. 제23도에 나타낸 바와 같이, 절연기판(1)은 글래스기판, 세라믹기판 또는 금속코어기판을 구비하고 있다. 제24도는 제23도의 평면도이다. 제24도에 나타낸 바와 같이, 제1금속층(2), 산화층(3) 및 제2금속층(4)을 순차적으로 적층함으로써 얻어진 다층화된 패턴이나 층(5)이 선택적으로 형성된다. 반도체소자(6)의 각 범프(7)는 고상확산에 의해 대응하는 다층화된 패턴에 접합된다. 이 때문에, 제1, 제2금속층(배선층) 및 범프(7)의 재료는 범프가 기계적, 전기적 접속을 얻기 위해 고상확산에 의해 배선층과 반응하고, 제1, 제2금속층이 산화를 한다는 조건하에서 결정된다. 특히, 각 범프(7)는 구리, 금, 알루미늄, 주석 또는 이러한 금속재료를 함유하는 합금으로 만들어진다. 배선층, 즉 제1 및 제2금속층(2,4)은 금속(예컨대, 알루미늄, 구리 또는 주석) 또는 이러한 금속을 함유하는 합금으로 만들어진다. 범프와 금속층은 금속층에 범프를 접합하기 위해 그들의 용융점 이하의 온도에서 고상확산을 받는다.
이 회로기판에 있어서, 범프(7)는 금으로 만들어지고, 배선층으로서 기능하는 금속층(2,4)은 알루미늄으로 만들어진다. 이 경우, 각 금범프(7)가 대응하는 알루미늄 배선층, 즉 대응하는 다층화된 패턴(5)과 강고한 접촉을 할 때, 제2금속층(4)상의 산화막(도시하지 않음)은 파괴되어 범프의 금이 다층화된 막의 알루미늄과 직접 반응하게 된다.
범프(7)를 형성하기 위해 증착, 도금, 전송 등의 방법이 사용된다. 범프는 도금에 의해 이 회로기판에 형성된다. 주지의 많은 예가 도금에 의해 범프를 형성하는 방법으로서 제안되었지만, 여기서는 그 상세한 설명은 생략하기로 한다. 다층화된 배선패턴은 다음과 같이 형성된다. 특히, 몰리브덴은 1.1㎜의 두께와 5인치의 직경을 갖는 비알카리 글래스상에 500Å의 두께로 스퍼터링에 의해 형성된다. 그후, 알루미늄층(2)이 3,000Å의 두께로 몰리브덴층상에 형성된다. 이 때, 이들 조건은 진공도가 6×10E-4Pa, 기판온도가 150℃, 아르곤압력이 7×10E-1Pa 정도로 주어진다. 알루미늄층(2)이 형성된 후에 공정실의 진공상태가 대기압상태로 돌아간다. 산화알루미늄으로서의 알루미나(3)는 5∼100Å, 바람직하게는 약 45Å의 두께로 알루미늄층(2)상에 형성된다. 그 후, 공정실은 다시 진공상태로 되고 알루미늄층(4)이 3,000Å의 두께로 알루미나(3)상에 형성된다. 이 막의 형성후에, 결과적인 구조가 배선패턴을 형성하기 위해 패터닝된다. 패터닝은 레지스트(resist)코팅, 노출(esposure)과 에칭등의 일반적인 방법에 의해 수행된다.
회로기판의 상기한 배선패턴(5)상에서의 반도체소자(6)의 본딩을 이하에 설명한다.
입력과 출력범프를 갖춘 반도체소자(6)는 380℃로 가열되고, 글래스기판(3)은 80℃로 가열된다. 이 상태에서, 반도체소자의 범프는 고상확산에 의해 배선패턴(5)에 금범프(7)를 접합하기 위해 0.8sec 동안 20g의 하중으로 회로기판과 강고한 접촉을 한다. 이 때, 금범프는 배선패턴(5)의 제2금속층(4)에 각각 접합된다. 본딩시에 회로기판으로부터 반도체소자(6)를 강제적으로 박리(제거)하는데 필요한 강도는 1.8㎏이고, 따라서 실사용시에 충분히 높은 강도를 얻을 수 있다. 이 박리동작에서는, 제2금속층(4)이 절연막(3)으로부터 박리되거나, 절연막(3)이 제1금속층(2)으로부터 박리된다. 박리후, 회로기판이 세정되고, 다른 반도체소자가 상술한 것과 같은 조건하에서 이 회로기판에 접합됨으로써, 고상확산에 의해 알루미늄배선패턴(5)에 금범프를 접합할 수 있다. 이 때, 제2금속층(4)이 박리된 부분에 존재하지 않기 때문에, 새로운 반도체소자의 금속범프(7)가 고상확산본딩에 의해 제1금속층(2)에 각각 접합된다. 이 재본딩후, 반도체소자의 동작을 시험하여 반도체소자가 정상적으로 동작함을 확인했다.
상기의 예에서는, 배선패턴(5)은 제1금속층(2), 산화층(3) 및 제2금속층(4)으로 이루어진 3층화된 구조를 갖는다. 배선패턴을 구성하는 층의 수는 4층 이상으로 해도 좋다. 예컨대, 본 발명의 제4실시예의 다른 예를 제25도에 나타냈다. 제25도에 나타낸 바와 같이, 각 다층화된 패턴이나 층(5)은 금속층(2,4,9,11)과 산화층(3,8,10)을 교대로 형성함으로써 형성된다. 배선패턴(5)이 다층화된 구조를 갖기 때문에, 다른 층 사이에서 박리를 수행할 수 있다.
이 회로기판은 복수회 수리할 수 있다. 특히,이 회로기판에 있어서, 산화층(3,8,10)은 그들의 두께가 예를 들어 5 내지 100Å의 범위내에서 점차 증가하도록 형성된다. 즉, 최하부의 산화층(3)이 가장 얇은 두께를 갖고, 중간의 산화층(8)과 최상부의 산화층(10)의 순서로 보다 큰 두께를 갖는다. 박리시에, 이들 층은 최상부층으로부터 박리되므로, 회로기판은 적어도 2번 수리할 수 있다. 산화층의 두께는, 예컨대 비진공 분위기에서 산화시간을 점차 증가시킴으로써 순차적으로 증가시킬 수 있다.
고상확산에 의해 회로기판상의 제1금속층, 산화층 및 제2금속층에 접합된 반도체소자를 박리하는 경우에, 반도체소자는 그 경계가 가장 낮은 접합강도를 갖기 때문에, 산화층과 제1 및 제2금속층중의 하나 사이의 경계에서 기판으로 부터 박리된다. 박리후, 다른 반도체소자상의 범프를 고상확산에 의해 금속층에 접합할 수 있다.
따라서 본 발명에 의하면, 신뢰성 높은 접속을 확보하기 위한 수리동작을 쉽게 실현할 수 있다.
다음에는 본 발명의 제5실시예에 대해 상세히 설명한다.
본 발명의 제5실시예에 의하면, 기판과, 기판상에 형성된 배선층 및, 배선층상에 형성된 제1 및 제2패드 어레이를 구비하여 구성되고, 제1 및 제2패드 어레이는 제1패드 어레이의 중앙좌표위치를 (xi,yi) (i=1 to n)로 한 경우, 제2패드 어레이의 중앙좌표위치가 (xi+j,yi+k) (i=1 to n; j와 k는 이동거리)로 되도록 규정된 회로기판이 제공된다.
이 배선패턴은 제1∼제3실시예의 배선층과 마찬가지로 각종의 응용에 사용할 수 있다.
제26도(a) 내지 제26도(e)는 본 발명의 제5실시예의 일례를 나타낸 도면이다.
제26도(a) 내지 제26도(e)는 본 실시예의 원리, 즉 반도체장치의 수리공정을 나타내고 있다. 특히, 제26도(a)에 나타낸 바와 같이, 본딩패드(422)는 반도체소자(421)상에 형성되고, 티타늄, 니켈 및 팔라듐으로 형성된 장벽층(423)은 본딩패드(422)상에 적층된다. 금범프(424)는 장벽층(423)상에 형성된다.
반도체소자(421)는 회로기판상에 탑재된다. 이 회로기판은 절연기판(425), 알루미늄, 구리 등으로 만들어진 배선패턴(426), 제1본딩패드 어레이(427), 제2본딩패드 어레이(428)를 구비하고 있다. 배선패턴(426), 제1본딩패드 어레이(427), 제2본딩패드 어레이(428)는 절연기판(425)상에 형성된다. 제26도(a) 내지 제26도(e)에 나타낸 바와 같이, 설명의 편의를 위해 범프(424)와 배선패턴(426)의 쌍만을 나타내고 있다. 그러나, 실제로는 많은 수의 범프(424)와 배선패턴(426)이 반도체소자(421)의 본딩패드(424)와 대응해서 기판(425)상에 형성된다.
제26도(b)는 접합부를 확장하여 나타낸 도면이다. 제26도(b)를 참조하면, 범프(424)는 고상확산에 의해 회로기판의 제1패드 어레이(427)에 접합되어 반도체장치를 구성한다. 이 반도체장치를 수리하기 위해 반도체소자(421)를 기판(425)으로부터 제거한다. 이 경우, 제26도(c)에 나타낸 바와 같이 각 장벽층(423)과 대응하는 범프(424) 사이의 본딩경계부 근처에 크랙(crack; 429)이 형성된다. 다른 파괴모드에서는, 제26도(d)에 나타낸 바와 같이, 각 범프(424)와 제1패드 어레이(427) 사이의 본딩경계부 근처에 크랙(430)이 형성된다. 이 때문에, 전기, 기계적 본딩을 얻기 위해 제1패드 어레이(427)상에 반도체소자를 접합하는 것이 어렵다.
다른 반도체소자(421)는 반도체소자가 제거된 제1패드 어레이(427)에 인접한 제2패드 어레이(428)에 고상확산에 의해 접합됨으로써, 제26도(e)에 나타낸 바와 같이 반도체장치의 수리가 완료된다. 고상확산본딩은 레이저빔을 사용하는 국부가열방법(local heating method) 또는 히터를 사용하는 가열방법에 의해 공기중 또는 N개스 등의 비활성개스 분위기에서 수행할 수 있다.
제27도(a)와 제27도(b)는 본 발명의 제5실시예의 일례를 설명하기 위한 도면으로, 액정패널용 회로기판을 나타내고 있다. 이 회로기판에서는, 제27도(a)에 나타낸 바와 같이 몰리브덴과 알루미늄으로 각각 구성된 2층배선패턴이 글래스기판(430)상의 원하는 영역에 형성된다. 제1패드 어레이(431)는, 제27도(b)에 나타낸 바와 같이 두 마주 보고 있는 변(대변)에서만 각 배선패턴에 형성된다. 제2패드 어레이(432)는 제1패드 어레이로부터 X방향으로 이동한 위치에 형성된다. 제1패드 어레이는 반도체장치의 칩당 26개의 입력패드와 120개의 출력패드를 갖는다. 제2패드 어레이는 26개의 입력패드와 120개의 출력 패드를 갖는다. 박막트랜지스터, 액정, 분극판 등은 이 배선기판의 글래스기판상에 형성된다.
상기의 회로기판에 있어서, 반도체칩측은 370℃로 가열되고, 글래스기판측은 80℃로 가열되며, 모든 패드를 동시에 접속하기 위해 1.5sec동안 15g / bump의 하중으로 압축본딩이 수행된다. 본딩시에 반도체칩과 글래스기판 사이의 접합강도는 약 2.0㎏이고, 어떠한 결함이 있는 접속도 형성되지 않았다.
상기의 본딩후에, 반도체칩이 기판으로부터 박리되고, 제1패드 어레이는 아세톤과 다이아몬드 페이스트(diamond paste)로 세정된다. 상술한 것과 같은 조건하에서 다른 반도체칩이 제2패드 어레이(432)에 접속된다. 접속시에 접합강도는 변화하지 않고, 약 2.0㎏로 유지된다. 어떠한 결함이 있는 전기적 접속도 형성되지 않았다.
상술한 바와 같이, 수리를 수행할 수 있다. 반도체칩 자체에 결함이 있는 경우에는, 재탑재를 허용하기 위해 다른 반도체칩을 제2패드 어레이에 접속할 수 있다. 본딩위치는 X방향으로 쉽게 이동하고, 이에 따라 재생산성이 우수한 접속이 얻어진다.
상기 회로기판에 있어서, 각 범프는 금으로 만들어지고, 각 배선패턴은 몰리브덴과 알루미늄으로 만들어진다. 그러나, 그러한 재료의 조합은 이에 한정되지 않는다. 만약 재료가 고상확산을 받는다면, 어떠한 조합도 사용할 수 있다. 더욱이, 금범프와 금배선층 등과 같은 동질의 재료는 서로 접합할 수 있다. 복수의 재탑재용 본딩패드를 형성해도 좋다.
본 발명에 따른 제5실시예의 다른 예를 제28도(a)와 제28도(b)를 참조해서 설명한다.
제28도(a)에 나타낸 바와 같이, 배선기판을 열적 프린터헤드(TPH)에 적용하는 경우에는, 알루미늄박막을 스퍼터링에 의해 세라믹기판(440)상에 형성하고 포토리소그래피에 의해 피터닝함으로써 배선기판이 얻어진다. 배선패턴은, 제28도(b)에 나타낸 바와 같이 배선패턴의 4변에 형성된 제1패드 어레이(441)를 갖는다. 제2패드 어레이(442)는 패드어레이(441)를 X와 Y 방향으로 이동시킴으로써 얻어진 위치에 형성된다. 제1패드 어레이는 반도체소자의 칩당 17개의 입력패드와 140개의 출력패드를 갖추고 있다. 제2패드 어레이는 칩당 17개의 입력패드와 140개의 출력패드를 가지고 있다.
상기의 회로기판에서는, 반도체칩 측은 370℃로 가열되고, 글래스기판 측은 60℃로 가열되며, 반도체칩이 2sec동안 10g / bump의 하중으로 회로기판과 강고한 접촉을 함으로써, 모든 패드가 동시에 접속된다. 본딩시에 반도체칩과 글래스기판 사이의 접합강도는 약 2.0㎏이고, 어떠한 결함이 있는 전기적 접속도 형성되지 않았다.
상기의 본딩후에, 반도체칩은 기판으로부터 박리되고, 제1패드 어레이는 아세톤과 다이아몬드 페이스트로 세정된다. 상술한 것과 같은 조건하에서 다른 반도체칩이 제2패드 어레이(432)에 접속된다. 접속시에 접합강도는 변화하지 않고, 약 2.0㎏로 유지된다. 어떠한 결함이 있는 접속도 형성되지 않았다.
상술한 바와 같이, 수리(repairing)를 수행할 수 있다. 반도체칩 자체에 결함이 있는 경우에는, 재탑재를 허용하기 위해 다른 반도체칩을 제2패드 어레이에 접속할 수 있다. 본딩위치는 X와 Y방향으로 쉽게 이동함으로써, 재생산성이 우수한 접속이 얻어진다.
배선층은 복수의 금속층과 복수의 산화층을 교대로 적층함으로써 형성된다. 각각의 층 사이에서 박리가 발생한다. 이 때문에, 회로기판을 2번 이상 수리할 수 있다.
재탑재용 본딩패드는, 새로운 반도체소자를 재탑재용 패드에 접합할 수 있도록, 미리 정해진 위치에서 배선패턴상에 형성된다. 본 발명은 수리동작을 촉진할 수 있고, 신뢰성 높은 접속을 실현할 수 있다.
본 발명은 그 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있다.

Claims (23)

  1. 기판(513)과, 이 기판(513)의 표면상에 형성된 배선층(514), 이 배선층(514)상에 형성된 범프형상의 본딩수단(512) 및, 이 본딩수단(512)상에 형성된 마이크로 전자소자(511)를 구비하여 구성된, 상기 배선층(514)과 상기 본딩수단(512)과의 사이나, 상기 본딩수단(512)과 상기 마이크로 전자소자(511)의 전극과의 사이에 고상확산본딩이 행해지고, 상기 배선층은, 기본적으로 금과 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 배선패턴을 갖추며, 상기 본딩수단은, 기본적으로 금과 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 전자회로장치.
  2. 제1항에 있어서, 상기 마이크로 전자소자(511)가 반도체소자를 짜넣은 패키지인 것을 특징으로 하는 전자회로장치.
  3. 제1항에 있어서, 상기 마이크로 전자소자(511)가 수동칩소자인 것을 특징으로 하는 전자회로장치.
  4. 제1항에 있어서, 상기 기판(513)이 배선층이 형성된 세라믹기판을 갖춘 프린팅헤드인 것을 특징으로 하는 전자회로장치.
  5. 제1항에 있어서, 상기 배선층은, 금속층과 이 금속의 산화층이 교대로 적층된 다층구조를 갖추고 있는 것을 특징으로 하는 전자회로장치.
  6. 제1항에 있어서, 상기 배선층이 제1패드 어레이와 제2패드 어레이를 더 구비하여 구성되고, 상기 제1 및 제2패드 어레이는, 상기 제1패드 어레이의 중앙좌표위치를 (xi,yi) (i = 1∼n)로 한 경우, 상기 제2패드 어레이의 중앙좌표위치가 (xi+j,yi+k) (i = 1∼n; i와 j는 이동거리)로 되도록 배열되고, 상기 본딩수단이 상기 제1 및 제2패드 어레이중 어느 하나 위에 형성되는 것을 특징으로 하는 전자회로장치.
  7. 절연기판과, 이 절연기판상에 형성된 배선층, 고상확산에 의해 상기 배선층의 표면상에 형성된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 반도체소자를 구비하여 구성되고, 상기 본딩층이 고상확산에 의해 상기 본딩수단에 접합되는 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 상기 본딩수단이 기본적으로 금과 구리 및 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서, 상기 배선층이 기본적으로 금, 구리, 주석 및 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 배선패턴을 갖춘 것을 특징으로 하는 반도체장치.
  10. 제6항에 있어서, 상기 배선층은, 금속층과 이 금속의 산화층이 교대로 적층된 다층구조를 갖추고 있는 것을 특징으로 하는 반도체장치.
  11. 제6항에 있어서, 상기 배선층이 제1패드 어레이와 제2패드 어레이를 더 구비하여 구성되고, 상기 제1 및 제2패드 어레이는, 상기 제1패드 어레이의 중앙좌표위치를 (xi,yi) (i = 1∼n)로 한 경우, 상기 제2패드 어레이의 중앙좌표위치가 (xi+j,yi+k) (i = 1∼n; i와 j는 이동거리)로 되도록 배열되고, 상기 본딩수단이 상기 제1 및 제2패드 어레이중 어느 하나 위에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 서로 대향하는 제1 및 제2기판과, 이 제1 및 제2기판 사이에 끼워진 액정, 상기 제1기판상에 형성된 배선층, 이 배선층상에 접합된 범프형상의 본딩수단 및, 이 본딩수단상에 형성된 반도체소자를 구비하여 구성되고, 상기 배선층이, 3000Å∼8500Å의 두께를 갖는 상층을 포함하고, 주성분으로서 알루미늄을 함유하며, 2500Å∼8500Å의 두께를 갖는 것을 특징으로 하는 액정디스플레이장치.
  13. 제11항에 있어서, 상기 배선층이 기본적으로 금, 구리, 주석 및 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 배선패턴을 갖춘 것을 특징으로 하는 액정디스플레이장치.
  14. 제11항에 있어서, 상기 본딩수단이 기본적으로 금, 구리, 주석 및 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 액정디스플레이장치.
  15. 제11항에 있어서, 상기 배선층은, 금속층과 이 금속층의 산화층이 교대로 적층된 다층구조를 갖추고 있는 것을 특징으로 하는 액정디스플레이장치.
  16. 제11항에 있어서, 상기 배선층이 제1패드 어레이와 제2패드 어레이를 더 구비하여 구성되고, 상기 제1 및 제2패드 어레이는, 상기 제1패드 어레이의 중앙좌표위치를 (xi,yi) (i = 1∼n)로 한 경우, 상기 제2패드 어레이의 중앙좌표위치가 (xi+j,yi+k) (i = 1∼n; i와 j는 이동거리)로 되도록 배열되고, 상기 본딩수단이 상기 제1 및 제2패드 어레이중 어느 하나 위에 형성되는 것을 특징으로 하는 반도체 장치.
  17. 기판과, 이 기판상에 형성된 제1금속층에 의해 구성된 다층배선층, 상기 제1금속층상에 형성되면서 기본적으로 산소와 상기 제1금속층과 동일한 금속으로 이루어진 산화막 및, 이 금속산화막상에 형성되면서 상기 제1금속층과 동일한 금속으로 이루어진 제2금속층을 구비하여 구성된 것을 특징으로 하는 회로기판.
  18. 제16항에 있어서, 상기 제1 및 제2금속층이 기본적으로 금, 구리, 주석 및 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 회로기판.
  19. 기판과, 이 기판상에 형성된 배선패턴 및, 이 배선패턴상에 형성된 제1 및 제2패드 어레이를 구비하여 구성되고, 상기 제1 및 제2패드 어레이는, 상기 제1패드 어레이의 중앙좌표위치를 (xi,yi) (i = 1∼n)로 한 경우, 상기 제2패드 어레이의 중앙좌표위치가 (xi+j,yi+k) (i = 1∼n; i와 j는 이동거리)로 되도록 규정된 것을 특징으로 하는 회로기판.
  20. 제18항에 있어서, 상기 배선패턴이 금, 구리, 주석 및 알루미늄으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 회로기판.
  21. 기판과, 이 기판상에 형성되면서 3,000Å 내지 16,000Å의 두께를 갖고, 2,500Å 내지 15,500Å의 두께를 갖는 상층을 포함함과 더불어 주성분으로서 알루미늄을 함유한 배선층, 고상확산본딩에 의해 상기 상층에 접합된 범프형상의 본딩수단 및, 이 본딩수단에 형성된 반도체소자를 구비하여 구성된 것을 특징으로 하는 프린팅헤드.
  22. 기판과, 이 기판상에 형성되면서 3,000Å 내지 16,000Å의 두께를 갖고, 2,500Å 내지 15,500Å의 두께를 갖는 상층을 포함함과 더불어 주성분으로서 알루미늄을 함유한 배선층, 고상확산본딩에 의해 상기 상층에 접합된 범프형상의 본딩수단 및, 이 본딩수단에 형성된 반도체소자로 이루어진 프린팅헤드를 구비하여 구성된 것을 특징으로 하는 프린팅장치.
  23. 제1항에 있어서, 상기 마이크로전자소자가 반도체인 것을 특징으로 하는 전자회로장치.
KR1019940004807A 1993-03-11 1994-03-11 전자회로장치 KR0167373B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP93-51119 1993-03-11
JP5111993 1993-03-11
JP21680593 1993-09-01
JP93-216805 1993-09-01

Publications (2)

Publication Number Publication Date
KR940022766A KR940022766A (ko) 1994-10-21
KR0167373B1 true KR0167373B1 (ko) 1999-02-01

Family

ID=26391647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940004807A KR0167373B1 (ko) 1993-03-11 1994-03-11 전자회로장치

Country Status (1)

Country Link
KR (1) KR0167373B1 (ko)

Also Published As

Publication number Publication date
KR940022766A (ko) 1994-10-21

Similar Documents

Publication Publication Date Title
US5821627A (en) Electronic circuit device
JP3891838B2 (ja) 半導体装置およびその製造方法
JP3506393B2 (ja) 液晶表示装置とその製造方法、プリンタとその製造方法
JP3300839B2 (ja) 半導体素子ならびにその製造および使用方法
JP3262497B2 (ja) チップ実装回路カード構造
JP3320979B2 (ja) デバイスをデバイス・キャリヤ上に直接実装する方法
US5975408A (en) Solder bonding of electrical components
US7338891B2 (en) Semiconductor chip, mounting structure thereof, and methods for forming a semiconductor chip and printed circuit board for the mounting structure thereof
US20020171152A1 (en) Flip-chip-type semiconductor device and manufacturing method thereof
US6204558B1 (en) Two ball bump
US6225569B1 (en) Wiring substrate and method of manufacturing the same
US6011315A (en) Semiconductor device and film carrier tape and respective manufacturing methods thereof
JPH10270498A (ja) 電子装置の製造方法
KR100843632B1 (ko) 플립칩 실장형 범프, 그 제조방법, 및 비전도성 접착제를이용한 플립칩 접합방법
JP3356649B2 (ja) 半導体装置及びその製造方法
KR100527260B1 (ko) 반도체 장치의 제조 방법
KR0167373B1 (ko) 전자회로장치
JP2755696B2 (ja) 半導体装置及びその製造方法
JPH04296723A (ja) 半導体素子の製造方法
EP0615284A2 (en) Electronic circuit device
JP3284055B2 (ja) 半導体素子、半導体装置、および半導体装置の検査方法
JP3180041B2 (ja) 接続端子及びその形成方法
JP3505328B2 (ja) 半導体装置およびその製造方法
JPH03218644A (ja) 回路基板の接続構造
JPH10308415A (ja) 電極、電子部品、電子装置および電子部品の実装方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090827

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee