KR0162370B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터(thin film transistor; TFT) 제조방법에 관한 것으로, 투명기판 상에 버퍼층과 소정 패턴의 반도체 섬 및 게이트 절연막을 순차적으로 형성하는 공정과; 상기 게이트 절연막 상에 게이트 전극 및 절연막 패턴을 형성하는 공정과; n형 또는 p형 도판트를 LDD 영역의 농도로 상기 반도체 섬 내로 제1 이온주입하는 공정과; 상기 절연막 패턴 및 게이트 전극 측벽에 스페이서를 형성하는 공정과; n형 또는 p형 도판트를 상기 LDD 영역의 농도보다 크게 상기 반도체 섬 내로 제2 이온주입하고 활성화하는 공정과; 상기 절연막을 에치-백하는 공정과; 상기 패턴 상에 층간 절연막을 증착한 후 선택 식각하여 콘택홀을 형성하는 공정 및; 상기 콘택 홀에 소오스/드레인 전극을 형성하는 공정을 구비하여 소자 제조를 완료하므로써, 1) 스페이서를 이용한 LDD 구조의 TFT 제조시 LDD 영역의 길이를 LDD 길이 증가용 절연막을 이용하여 게이트 전극 두께 이상으로 증가시킬 수 있게 되어, LDD 영역의 길이를 증가시키기 위해 별도로 게이트 전극의 두께를 증가시킬 필요가 없게 되므로, 게이트 전극의 두께 증가에 의해 발생되는 차후 증착되는 막의 단차를 줄일 수 있어 소자의 특성을 향상시킬 수 있으며, 또한 2) 상기 TFT 제조공정을 픽셀 구동용 TFT에 적용할 경우 종래 단차로 인해 야기되던 픽셀전극의 단선을 방지할 수 있어 액정표시장치의 제조수율을 향상시킬 수 있게 된다.
Description
제1(a)도 내지 제1(d)도는 종래 기술에 따른 박막트랜지스터 제조방법을 도시한 공정수준도,
제2(a)도 내지 제2(f)도는 본 발명에 따른 박막트랜지스터 제조방법을 도시한 공정수준도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 투명기판 12 : 버퍼층
13 : 반도체 섬 14 : 게이트 절연막
15 : 게이트 전극 16 : 스페이서용 절연막
17 : 스페이서 18 : 층간 절연막
19 : 소오스/드레인 전극 20 : LDD 길이 증가용 절연막
본 발명은 박막트랜지스터(thin film transistor; 이하, TFT라 한다) 제조방법에 관한 것으로, 특히 누설전류를 감소시키기 위해 스페이서를 이용하여 LDD(lightly doped drain) 구조를 형성할 때, LDD 영역의 길이를 증가시키기 위하여 게이트 전극의 두께를 증가시키는 과정에서 야기되는 단차(step coverage)로 인한 소자의 특정저하를 방지할 수 있도록 한 박막트랜지스터 제조방법에 관한 것이다.
종래, 일반적으로 사용되어 오던 스페이서를 이용한 LDD 구조의 TFT 제조공정은 제1도에 도시된 공정수순도에서 알 수 있듯이, 먼저 석영이나 유리와 같은 절연성 투명기판(1) 상에 버퍼층(buffer layer)(2)인 절연막을 증착하고, 상기 절연막 상에 반도체막을 증착한 후 소정 패턴으로 식각하여 반도체 섬(3)을 형성한 뒤, 상기 반도체 섬(3)을 포함한 버퍼층(2) 전면에 게이트 절연막(4)을 형성하여 제1(a)도와 같은 패턴을 형성한다.
그 후 제1(b)도에 도시된 바와 같이 상기 게이트 절연막(4) 상에 게이트 금속을 증착한 뒤 이를 소정 패턴을 가지도록 식각처리하여 게이트 전극(5)을 형성하고, 1*1013cm-2이하의 낮은 도우즈로 n 형 또는 p형 도판트를 이온주입하여 상기 반도체 섬(3) 내에 n형 또는 p형영역을 형성한 후, 상기 게이트 전극(5)을 포함한 게이트 절연막(4) 전면에 스페이서 형성용 절연막(6)을 증착한다.
이어서, 제1(c)도에 도시된 바와 같이 상기 절연막(6)을 에치-백(etch-back)하여 스페이서(7)를 형성한 후, 상기 스페이서(7) 좌, 우측에 노출된 게이트 절연막(4)을 제거하고, 5*1014cm-2이상의 높은 도우즈로 n형 또는 p형의 도판트를 이온주입시킨 뒤 활성화(activation) 시킨다.
이후, 제1(d)도에 도시된 바와 같이 상기 패턴 상에 층간절연막(8)을 증착하고, 상기 n형 영역 또는 p형 영역의 표면 일부가 드러나도록 상기 층간절연막을 선택식각하여 콘택 홀을 형성한 후, 그 위에 소오스/드레인 금속을 증착하고, 이를 마스크를 이용한 식각공정으로 식각하여 소오스/드레인 전극(9)을 형성하여 TFT 제조공정을 완료한다.
이때, 게이트 전극(5)를 형성하고 절연막(6)을 증착시킨 후 에치-백하여 게이트 전극(5) 측면에 스페이서를 형성하는 공정 진행시, 게이트 전극 측면에서의 스페이서 길이인 LDD 영역의 길이는 게이트 전극의 두께보다 작게 형성되며, 보통 게이트 전극 두께의 70-80% 정도로 형성된다.
즉, 종래의 TFT 제조공정은 스페이서를 이용한 LDD 구조 형성시 LDD 영역의 길이를 게이트 전극 이상으로 증가시킬 수 없으므로, LDD 영역의 길이를 증가시키기 위해서는 게이트 전극의 두께를 증가시켜 주어야 하는데, 이 경우에는 차후 공정에서 증착되는 막의 단차(step coverage)가 나빠지는 문제점이 발생된다.
통산, 액정표시장치에서 게이트 전극의 두께가 증가하게 될 경우, 후속 공정에서 증착되는 소오스/드레인 금속의 단차가 커져 데이터 라인의 단선이나 게이트 라인과 데이터 라인의 교차점에서의 단락 등과 같은 불량 현상이 야기될 뿐 아니라, 단차가 아주 클 경우에는 픽셀전극(ITO)이 단선되는 문제가 빈번하게 발생하여 수율이 저하되는 단점을 가지게 된다.
또한, TFT의 누설전류를 어느 한계값 이하로 낮추어야만 액정표시장치의 픽셀 구동용 TFT로 사용할 때, 상기 TFT 오프시(off)의 신호전압 변동을 허용치 이하로 막을 수 있기 때문에, LDD 구조에서 LDD 영역의 길이를 누설전류를 충분히 감소시킬 수 있을 만큼 증가시켜 주어야 할 필요가 있어, 이 경우에 역시 단차로 인한 소자의 특성저하가 발생됨을 알 수 있다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 게이트 전극 두께의 증가 없이도 LDD 영역의 길이를 게이트 전극 두께 이상으로 형성할 수 있는 TFT 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 TFT 제조방법은 투명기판 상에 버퍼층과 소정 패턴의 반도체 섬 및 게이트 절연막을 순차적으로 형성하는 공정과; 상기 게이트 절연막 상에 게이트 전극 및 절연막 패턴을 형성하는 공정과; n형 또는 p형 도판트를 LDD 영역의 농도로 상기 반도체 섬 내로 제1 이온주입하는 공정과; 상기 절연막 패턴 및 게이트 전극 측벽에 스페이서를 형성하는 공정과; n형 또는 p형 도판트를 상기 LDD 영역의 농도보다 크게 상기 반도체 섬 내로 제2 이온주입하고 활성화하는 공정과; 상기 절연막을 에치-백하는 공정과; 상기 패턴 상에 층간 절연막을 증착한 후 선택 식각하여 콘택 홀을 형성하는 공정 및; 상기 콘택 홀에 소오스/드레인 전극을 형성하는 공정을 구비하여 형성되는 것을 특징으로 한다.
상기 공정 결과, LDD 영역의 길이를 게이트 전극 두께 이상으로 형성할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2(a)도 내지 제2(f)도는 본 발명에 따른 TFT 제조방법을 도시한 공정수순도를 도시한 것으로, 이를 기초로 스페이서를 이용한 LDD 구조의 TFT 제조공정을 살펴보면 다음과 같다.
먼저, 제2(a)도에 도시된 바와 같이 석영이나 유리와 같은 절연성 투명기판(11) 상에 버퍼층(12)을 증착한 뒤, 그 위에 반도체막을 증착하고 이를 소정 패턴을 가지도록 식각하여 반도체 섬(13)을 형성한 후, 상기 반도체 섬(13)을 포함한 버퍼층(12) 상에 게이트 절연막(14)을 증착한다.
그후, 제2(b)도에 도시된 바와 같이 상기 게이트 절연막(14) 상에 게이트막과 LDD 영역의 길이를 증가시키기 위한 절연막인 산화막 또는 질화막을 연속 증착하고, 이를 소정 패턴을 가지도록 동시에 식각하여 게이트 전극(15) 및 절연막 패턴(20)을 형성한다. 이어, 상기 게이트 전극(15) 및 절연막 패턴(20)을 마스크로 n형 또는 p형 도판트를 1*1013cm-2이하의 낮은 도우즈로 상기 반도체 섬(13) 내에 주입시키고, 그 위에 스페이서 형성용 절연막(16)을 증착한다.
그 다음, 제2(c)도에 도시된 바와 같이 상기 스페이서 형성용 절연막(16)을 에치-백하여 상기 절연막 패턴(20) 및 게이트 전극(15) 측벽에 스페이서(17)를 형성하고, n형 또는 p형 도판트를 5*1014cm-2이상의 높은 도우즈로 상기 반도체 섬(13) 내로 주입시킨 뒤 활성화(activation)시켜 소오스/드레인 영역을 형성한다. 이때, 상기 LDD 영역의 농도는 1*1020cm-3이하로 형성함에 유의한다.
이후, 제2(d)도에 도시된 바와 같이 상기 게이트 전극(15) 위의 절연막 패턴(20)을 에치-백하여 제거하고, 그 위에 층간절연막(18)을 증착한 후, 상기 n형 영역 및 p형 영역의 표면 일부가 드러나도록 상기 층간절연막(18)을 선택식각하여 콘택 홀을 형성한다. 이때, 상기 절연막 패턴(20) 은 에치-백 공정시 완전히 제거시킬 수도 있고, 혹은 소정 두께가 잔존되도록 에치-백 공정을 진행할 수도 있다.
이어서, 상기 콘택 홀을 포함한 층간절연막(18) 상에 소오스/드레인 금속을 증착하고, 이를 식각하여 제2(f)도에 도시된 바와 같은 소오스/드레인 전극(19)을 형성하므로써 본 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면, 1)스페이서를 이용한 LDD 구조의 TFT 제조시 LDD 영역의 길이를 LDD 길이 증가용 절연막을 이용하여 게이트 전극 두께 이상으로 증가시킬 수 있게 되어, LDD 영역의 길이를 증가시키기 위해 별도로 게이트 전극의 두께를 증가시킬 필요가 없게 되므로, 게이트 전극의 두께 증가에 의해 발생되는 차후 증착되는 막의 단차를 줄일 수 있어 소자의 특성을 향상시킬 수 있으며, 또한 2) 상기 TFT 제조공정을 픽셀 구동용 TFT에 적용할 경우 종래 단차로 인해 야기되던 픽셀전극의 단선을 방지할 수 있어 액정표시장치의 제조수율을 향상시킬 수 있게 된다.
Claims (5)
- 투명기판 상에 버퍼층과 소정 패턴의 반도체 섬 및 게이트 절연막을 순차적으로 형성하는 공정과; 상기 게이트 절연막 상에 게이트 전극 및 절연막 패턴을 형성하는 공정과; n형 또는 p형 도판트를 LDD 영역의 농도로 상기 반도체 섬 내로 제1 이온주입하는 공정과; 상기 절연막 패턴 및 게이트 전극 측벽에 스페이서를 형성하는 공정과; n형 또는 p형 도판트를 상기 LDD 영역의 농도보다 크게 상기 반도체 섬 내로 제2 이온주입하고 활성화하는 공정과; 상기 절연막을 에치-백하는 공정과; 상기 패턴 상에 층간 절연막을 증착한 후 선택 식각하여 콘택 홀을 형성하는 공정 및; 상기 콘택 홀에 소오스/드레인 전극을 형성하는 공정을 구비하여 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연막 패턴은 산화막이나 질화막 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 LDD 영역의 농도는 1*1020cm-3이하로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서, 상기 절연막 패턴은 500Å의 두께로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 전극 위의 절연막 패턴은 에치-백 공정시 완전히 제거되거나 또는 소정 두께가 잔존되도록 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
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