KR0159313B1

KR0159313B1 - Circuit for generating horizontal sync. signals

Info

Publication number: KR0159313B1
Application number: KR1019940038094A
Authority: KR
Inventors: 조계옥
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1999-01-15
Also published as: KR960028173A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

영상신호 처리시스템에서 입력되는 영상신호에 동기한 수평동기신호를 발생하는 회로에 관한 것이다.A circuit for generating a horizontal synchronous signal in synchronization with a video signal input from a video signal processing system.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

입력 영상신호로부터 분리된 복합동기신호에 동기하여 PLL회로로서 수평동기신호를 발생시킬 경우 회로의 구성이 복잡해지고 복합동기신호에 포함되어 있는 등화펄스로 인해 수평동기신호가 불안정하게 되는 것을 개선한다.When the horizontal synchronous signal is generated as a PLL circuit in synchronization with the composite synchronous signal separated from the input video signal, the circuit configuration becomes complicated and the horizontal synchronous signal becomes unstable due to the equalization pulse included in the composite synchronous signal.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

입력 영상신호로부터 분리된 복합동기신호의 등화펄스구간을 판별하고, 판별된 등화펄스구간의 종료 이후에 복합동기신호에 나타나는 수평동기신호 펄스를 검출하는 시점부터 상기 입력 영상신호에 동기된 기준 클럭신호를 일정 분주하여 분주된 신호를 수평동기신호로서 출력한다.The reference clock signal synchronized with the input video signal is determined from the point of time when the equalization pulse section of the composite synchronous signal separated from the input video signal is detected, and the horizontal synchronous signal pulses appearing in the composite synchronous signal after the identified equalization pulse section are detected. By dividing a predetermined amount, the divided signal is output as a horizontal synchronous signal.

4. 발명의 중요한 용도4. Important uses of the invention

TV, VTR, LDP 등과 같은 영상신호 처리시스템에서 수평동기신호를 발생하는데 이용한다.It is used to generate horizontal synchronous signals in video signal processing systems such as TVs, VTRs, and LDPs.

Description

Horizontal Synchronization Signal Generation Circuit

제1도는 본 발명에 따른 수평동기신호 발생회로의 회로도.1 is a circuit diagram of a horizontal synchronous signal generating circuit according to the present invention.

제2도는 제1도의 각 부분의 동작 타이밍도.2 is an operation timing diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 등화펄스구간 판별회로 12 : 동기회로10: equalization pulse section discriminating circuit 12: synchronous circuit

14 : 분주회로 16 : 제1지연회로14: dividing circuit 16: first delay circuit

18 : 배타적 논리합게이트 20 : 제2지연회로18: exclusive logical sum gate 20: second delay circuit

22 : D플립플롭 24 : 부논리곱게이트22: D flip-flop 24: negative logic gate

26 : T플립플롭26: T flip flop

본 발명은 영상신호 처리시스템에 관한 것으로, 특히 입력되는 영상신호에 동기한 수평동기신호를 발생하는 회로에 관한 것이다.The present invention relates to a video signal processing system, and more particularly to a circuit for generating a horizontal synchronous signal in synchronization with an input video signal.

일반적으로 TV(Television), VTR(Video Tape Recorder), LDP(Laser Disc Player)등과 같은 영상신호 처리시스템에 있어서 방송국으로부터 수신되거나 기록매체로부터 재생되는 영상신호에는 수평동기신호, 수직동기신호들이 포함되어 있다. 이러한 동기신호들은 영상신호를 처리하여 화면을 구성하는데 있어 동기를 제공한다. 이에따라 영상신호를 처리하거나 화면의 주사를 위해 입력 영상신호에 정확하게 동기된 동기신호들을 발생하는 것이 필수적으로 요구되고 있다.In general, in a video signal processing system such as TV (Television), VTR (Video Tape Recorder), LDP (Laser Disc Player), etc., the video signal received from a broadcasting station or reproduced from a recording medium includes horizontal sync signals and vertical sync signals. have. These synchronization signals provide synchronization in processing a video signal to construct a screen. Accordingly, it is essential to generate the synchronization signals accurately synchronized with the input image signal for processing the image signal or scanning the screen.

이와 같은 동기신호들중 수평동기신호를 발생하기 위해 종래에는 PLL(Phase Locked Loop)회로를 이용하여 왔다. 이러한 수평동기신호 발생회로는 우선 영상신호로부터 복합동기신호를 분리하고, PLL회로에 의해 복합동기신호에 위상을 록(lock)시킨 신호를 발진하며, 발진된 신호를 일정 분주하여 영상신호 처리시스템의 수평동기신호로서 발생한다. 복합동기신호는 수평동기신호 뿐만 아니라 수직동기신호와 등화펄스도 포함한다. 수직동기신호와 등화펄스는 PLL회로의 동작에 영향을 미쳐 PLL회로의 VCO(Voltage Controlled Oscillator)의 안정성을 저하시킴으로써 수평동기신호가 불안정하게 발생되는 문제점이 있었다.In order to generate a horizontal synchronization signal among such synchronization signals, a conventional phase locked loop (PLL) circuit has been used. The horizontal synchronous signal generating circuit first separates the composite synchronous signal from the video signal, oscillates a signal locked in phase with the composite synchronous signal by the PLL circuit, and divides the oscillated signal into a predetermined frequency so that It occurs as a horizontal synchronization signal. The composite synchronization signal includes not only the horizontal synchronization signal but also the vertical synchronization signal and the equalization pulse. The vertical synchronizing signal and the equalization pulse affect the operation of the PLL circuit, thereby degrading the stability of the voltage controlled oscillator (VCO) of the PLL circuit, thereby causing the horizontal synchronizing signal to become unstable.

상기한 바와 같이 종래의 수평동기신호 발생회로는 PLL회로를 사용하여야만 함으로써 회로의 구성이 복잡해지고 원가 상승의 요인이 될뿐만 아니라 등화펄스가 포함되어 있는 복합동기신호에 동기하여 수평동기신호를 발생시킴으로써 수평동기신호가 불안정한 문제점이 있었다.As described above, the conventional horizontal synchronous signal generating circuit must use a PLL circuit, which not only complicates the circuit configuration and increases the cost, but also generates the horizontal synchronous signal in synchronization with the complex synchronous signal including the equalization pulse. There was a problem that the horizontal synchronization signal is unstable.

따라서 본 발명의 목적은 PLL회로를 사용하지 않고 간단한 회로로서 안정된 수평동기신호를 발생할 수 있는 수평동기신호 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a horizontal synchronous signal generating circuit capable of generating a stable horizontal synchronous signal as a simple circuit without using a PLL circuit.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 수평동기신호 발생회로도를 보인 것이다. 등화펄스간 검출회로(10)은 복합동기신호 CS의 등화펄스구간을 판별한다. 복합동기신호 CS는 전술한 바와 같이 입력 영상신호로부터 분리된 동기신호로서 수평동기신호 및 수직동기신호와 등화펄스를 포함한다. 동기회로(12)는 등화펄스구간 판별회로(10)에 의해 판별된 등화펄스구간의 종료 이후에 복합동기신호 CS에 나타나는 수평동기신호 펄스를 검출하여 동기검출신호 DET를 발생한다. 분주회로(14)는 동기검출신호 DET에 의해 인에이블되어 기준 클럭신호 RCLK를 일정 분주하여 분주된 신호를 수평동기신호 HS로서 출력한다. 기준 클럭신호 RCLK는 입력 영상신호에 동기시켜 발생하는 클럭신호로서, 통상적으로 영상신호 처리시스템에 있어서는 입력 영상신호의 색부반송파에 동기된 클럭신호를 기준 클럭신호 RCLK로서 발생시켜 이용하고 있다. 이 기준 클럭신호 RCLK의 주파수는 통상적으로 색부반송파 주파수 fsc의 정수배가 되도록 하고 있다.1 shows a horizontal synchronization signal generating circuit diagram according to the present invention. The equalization pulse detection circuit 10 discriminates the equalization pulse section of the composite synchronization signal CS. The composite synchronization signal CS is a synchronization signal separated from the input video signal as described above and includes a horizontal synchronization signal, a vertical synchronization signal, and an equalization pulse. The synchronizing circuit 12 detects the horizontal synchronizing signal pulse appearing in the composite synchronizing signal CS after the end of the equalizing pulse section determined by the equalizing pulse section discriminating circuit 10 and generates a synchronizing detection signal DET. The frequency divider 14 is enabled by the synchronous detection signal DET, divides the reference clock signal RCLK by a constant, and outputs the divided signal as a horizontal synchronous signal HS. The reference clock signal RCLK is a clock signal generated in synchronization with an input video signal. In a video signal processing system, a clock signal synchronized with a color subcarrier of an input video signal is generated and used as the reference clock signal RCLK. The frequency of this reference clock signal RCLK is normally made to be an integer multiple of the color carrier frequency fsc.

상기 제1도의 구성중 등화펄스구간 판별회로(10)는 복합동기신호 CS를 1H(수평라인) 기간동안 지연시키는 제1지연회로(16)와, 지연된 복합동기신호 CS_D와 복합동기신호 CS를 배타적 논리합하여 복합동기신호 CS의 등화펄스구간의 시작 시점을 검출하는 배타적 논리합게이트(18)와, 배타적 논리합게이트(18)의 검출신호 ST를 적어도 등화펄스구간동안 지연시키는 제2지연회로(20)와, 지연된 검출신호에 응답하여 설정된 논리상태를 래치하는 D플립플롭(22)으로 구성한다.In the configuration of FIG. 1, the equalizing pulse section discriminating circuit 10 exclusively includes a first delay circuit 16 for delaying the composite synchronous signal CS for a period of 1H (horizontal line), and a delayed composite synchronous signal CS_D and the composite synchronous signal CS. An exclusive logic sum gate 18 for detecting the start time of the equalization pulse section of the complex synchronous signal CS by the logical sum, and a second delay circuit 20 for delaying the detection signal ST of the exclusive logic sum gate 18 for at least the equalization pulse period; And a D flip-flop 22 which latches the set logic state in response to the delayed detection signal.

동기회로(12)는 D플립플롭(22)에 래치된 신호 SP와 복합동기신호 CS와 동기검출신호 DET를 부논리곱하는 부논리곱게이트(24)와, 부논리곱게이트(24)의 출력이 설정된 논리상태로 되는 것에 응답하여 동기검출신호 DET를 발생하는 T플립플롭(26)으로 구성한다.The synchronizing circuit 12 includes a negative logic gate 24 for negative logic multiplying the signal SP latched on the D flip-flop 22, the composite synchronizing signal CS, and the synchronization detection signal DET, and the output of the negative logic gate 24. And a T flip-flop 26 which generates the synchronization detection signal DET in response to the set logic state.

제2도는 상기 제1도의 각 부분의 동작타이밍도를 보인 것이다.FIG. 2 shows the timing of operation of each part of FIG.

이하 본 발명에 따른 제1도의 동작예를 제2도의 동작타이밍도를 참조하여 상세히 설명한다.An operation example of FIG. 1 according to the present invention will be described in detail with reference to the operation timing diagram of FIG. 2.

우선 제1도의 회로는 리셋트신호 RESET에 의해 리셋트됨으로써 초기화 된다. 리셋트신호 RESET는 복합동기신호 CS의 입력상태가 다르게 변화할 때마다 인가되는 신호이다. 여기서 복합동기신호 CS의 입력상태가 변화하는 경우를 예를들면, 제1도의 회로를 구비한 영상신호 처리시스템의 전원 온과 같은 초기화시 또는 동작모드의 변경시 또는 입력 영상신호의 변경시 등이 있을 수 있다. 이때 영상신호 처리시스템의 제어수단으로부터 리셋트신호 RESET가 발생되어 인가된다. 리셋트신호 RESET는 제2지연회로(20)와 D플립플롭(22)과 T플립플롭(26)과 분주회로(14)를 동시에 리셋트시킨다.First, the circuit of FIG. 1 is initialized by resetting by the reset signal RESET. The reset signal RESET is a signal applied whenever the input state of the composite synchronization signal CS changes differently. In this case, for example, when the input state of the composite synchronization signal CS is changed, for example, during initialization such as power-on of the video signal processing system having the circuit of FIG. 1, when the operation mode is changed, or when the input video signal is changed. There may be. At this time, the reset signal RESET is generated and applied from the control means of the video signal processing system. The reset signal RESET resets the second delay circuit 20, the D flip-flop 22, the T flip-flop 26, and the frequency divider 14 at the same time.

제2도와 같은 복합동기신호 CS는 제1지연회로(16)와 배타적 논리합게이트(18)와 부논리곱게이트(24)에 공통으로 입력된다. 제1지연회로(16)는 복합동기신호 CS를 1H동안 지연시켜 제2도와 같이 지연된 복합동기신호 CS_D를 출력한다. 그러면 배타적 논리합게이트(18)는 지연되지 않는 복합동기신호 CS와 지연된 복합동기신호 CS_D를 배타적 논리합함으로써 복합동기신호 CS의 등화펄스구간의 시작 시점을 검출하는 제2도와 같은 검출신호 ST를 출력한다. 이에따라 검출신호 ST는 제2도와 같이 t1시점에 펄스로서 발생된다. 결과적으로 등화펄스구간의 시작 시점이라는 것이 검출되는 것이다. 그러므로 t1시점으로부터 등화펄스구간동안 지연후 입력되는 복합동기신호 CS는 이미 등화펄스구간을 벗어난 신호가 된다.The composite synchronous signal CS as shown in FIG. 2 is input to the first delay circuit 16, the exclusive logical sum gate 18, and the negative logic gate 24 in common. The first delay circuit 16 delays the composite synchronization signal CS for 1H and outputs the delayed composite synchronization signal CS_D as shown in FIG. The exclusive logical sum gate 18 then outputs a detection signal ST as shown in FIG. 2 which detects the start time of the equalization pulse section of the composite synchronization signal CS by exclusive logical sum of the non-delayed composite synchronization signal CS and the delayed composite synchronization signal CS_D. Accordingly, the detection signal ST is generated as a pulse at the time t1 as shown in FIG. As a result, it is detected that the start point of the equalizing pulse section is started. Therefore, the composite synchronous signal CS input after the delay during the equalizing pulse section from the time t1 is already a signal out of the equalizing pulse section.

이에따라 t1시점에 발생된 검출신호 ST의 펄스를 제2지연회로(20)로서 적어도 등화플스구간동안 지연시킨다. 이때 등화펄스구간은 MTSC방식 영상신호에서는 9H기간이 되므로 제2지연회로(20)의 지연구간은 9H기간보다 크게 설정하면 된다. 본 발명에서는 예를 들어 제2도와 같이 15H로 설정하였다. D플립플롭(22)은 제2지연회로(20)의 출력을 클럭으로서 입력하고 데이타입력단자 D에는 전원전압 Vcc가 인가되고 있으므로, 15H동안 지연된 검출신호 ST의 펄스에 의해 전원전압 Vcc에 의한 하이를 래치한다. 이에따라 D플립플롭(22)의 반전출력단자의 출력신호 SP는 제2도와 같이 t1시점으로부터 15H만큼 경과된 이후의 시점 t2에 로우로 되며, 결과적으로 등화펄스구간의 종료 시점을 나타내는 신호가 된다.Accordingly, the pulse of the detection signal ST generated at the time t1 is delayed as the second delay circuit 20 for at least the equalization period. In this case, since the equalized pulse section is 9H period in the MTSC video signal, the delay section of the second delay circuit 20 may be set larger than the 9H period. In the present invention, for example, it is set to 15H as shown in FIG. Since the D flip-flop 22 inputs the output of the second delay circuit 20 as a clock and the power supply voltage Vcc is applied to the data input terminal D, the high voltage due to the power supply voltage Vcc is detected by the pulse of the detection signal ST delayed for 15H. Latch. Accordingly, the inverted output terminal of the D flip flop 22 As shown in FIG. 2, the output signal SP of the signal becomes low at a time point t2 after 15H has elapsed from the time point t1. As a result, the output signal SP becomes a signal indicating the end time point of the equalization pulse section.

이때 초기에 리셋트된 T플립플롭(26)의 비반전출력단자 Q로부터 출력되는 동기검출신호 DET는 로우상태이다. 그러면 복합동기신호 CS와 D플립플롭(22)에 래치된 신호 SP와 T플립플롭(26)의 동기검출신호 DET를 부논리곱하는 부논리곱게이트(24)의 출력은 로우상태를 유지하고 있다가 t2시점 이후에 복합동기신호 CS에 처음으로 나타나는 t3시점의 수평동기신호 펄스 로우에 동기하여 하이가 된다. 그러면 부논리곱게이트(24)의 출력을 클럭으로 입력하는 T플립플롭(26)의 출력상태는 이전상태가 반전되므로 하이의 동기검출신호 DET를 제2도와 같이 t3시점에 출력하게 된다. 하이의 동기검출신호 DET는 부논리곱게이트(24)에 피드백되어 부논리곱게이트(24)의 출력이 변화하는 것을 차단한다.At this time, the synchronous detection signal DET output from the non-inverting output terminal Q of the T flip-flop 26, which is initially reset, is low. Then, the output of the negative logic gate 24 that negatively multiplies the signal SP latched by the composite synchronization signal CS and the D flip-flop 22 and the synchronization detection signal DET of the T flip-flop 26 is kept low. After time t2, the signal goes high in synchronization with the horizontal sync signal pulse low at time t3 that appears first in the composite synchronization signal CS. Then, the output state of the T flip-flop 26 which inputs the output of the negative logic gate 24 to the clock is inverted, so that the high synchronization detection signal DET is output at time t3 as shown in FIG. The high synchronization detection signal DET is fed back to the negative logic gate 24 to block the output of the negative logic gate 24 from changing.

또한 하이의 동기검출신호 DET는 분주회로(14)를 인에이블시킨다. 이에따라 분주회로(14)는 기준 클럭신호 RCLK를 분주하기 시작한다. 이때 분주회로(14)의 분주비는 기준 클럭신호 RCLK의 주파수에 따라 설정하는데, 만일 기준 클럭신호 RCLK의 주파수가 색부반송파 주파수 fsc의 4배 즉, 4fsc이라면, 분주회로(14)는 910분주를 하도록 구성한다. 이는 NTSC방식 영상신호일 경우 색부반송파 주파수 fsc와 수평동기신호 HS의 주파수는 하기 (1)식과 같은 관계를 가지기 때문이다.In addition, the high synchronization detection signal DET enables the division circuit 14. Accordingly, the divider circuit 14 starts to divide the reference clock signal RCLK. At this time, the division ratio of the division circuit 14 is set according to the frequency of the reference clock signal RCLK. If the frequency of the reference clock signal RCLK is four times the color carrier frequency fsc, that is, 4fsc, the division circuit 14 divides 910 divisions. Configure to This is the frequency of the color carrier frequency fsc and the horizontal sync signal HS for NTSC video signals. This is because has the relationship as in the following formula (1).

따라서 분주회로(14)의 출력은 제2도와 같이 복합영상신호 CS의 수평동기신호에 동기된 펄스신호가 연속적으로 발생되어 영상신호 처리시스템의 수평동기신호 HS로서 출력된다.Therefore, as shown in FIG. 2, the output of the frequency divider 14 continuously generates a pulse signal synchronized with the horizontal synchronizing signal of the composite image signal CS, and outputs the horizontal synchronizing signal HS of the image signal processing system.

상기한 내용을 요약하면, 우선 순수한 수평동기구간을 찾아서 그 구간에 나타나는 수평동기신호에 동기를 맞추도록 하기 위해 복합동기신호 CS로부터 등화펄스구간을 판별하여 그 구간을 벗어나도록 한다. 등화펄스구간을 벗어난후 입력되는 복합동기신호 CS는 순수한 수평동기신호가 나타나는 구간이다. 따라서 이 구간에 나타나는 수평동기신호에 동기하여 동기검출신호 DET를 발생시켜 동기검출신호 DET에 동기된 수평동기신호 HS를 발생하여 출력하는 것이다.In summary, in order to find a pure horizontal synchronizing section and to synchronize with the horizontal synchronizing signal appearing in the section, the equalization pulse section is discriminated from the composite synchronizing signal CS to leave the section. The composite synchronous signal CS input after leaving the equalizing pulse section is a section in which a pure horizontal synchronous signal appears. Therefore, the synchronization detection signal DET is generated in synchronization with the horizontal synchronization signal appearing in this section, and the horizontal synchronization signal HS synchronized with the synchronization detection signal DET is generated and output.

상술한 바와 같이 본 발명은 PLL회로를 사용하지 않고 간단한 회로로서 수평동기신호를 안정되게 발생할 수 있는 잇점이 있다.As described above, the present invention has the advantage of stably generating a horizontal synchronization signal as a simple circuit without using a PLL circuit.

Claims

An equalizing pulse section discriminating means for discriminating an equalizing pulse section of a complex synchronous signal separated from the video signal in a horizontal synchronous signal generating circuit of a video signal processing system having means for generating a reference clock signal synchronized with an input video signal; And synchronizing means for detecting a horizontal synchronizing signal pulse appearing in the composite synchronizing signal and generating a synchronizing detection signal after completion of the determined equalizing pulse section, and enabling the reference clock signal by being enabled by the synchronizing detection signal. And a divider means for dividing and outputting the divided signal as a horizontal synchronous signal.

The horizontal synchronizing signal generating circuit according to claim 1, wherein the synchronizing means generates the synchronizing detection signal by detecting a horizontal synchronizing signal pulse first appearing in the composite synchronizing signal after the equalizing pulse section ends. .

The horizontal synchronous signal generator according to claim 2, wherein the horizontal synchronous signal generator is reset and initialized by a reset signal applied whenever the input state of the composite synchronous signal is changed differently.

A horizontal synchronous signal generating circuit of a video signal processing system having means for generating a reference clock signal synchronized with an input video signal, comprising: a first delay circuit for delaying a composite synchronous signal separated from the video signal for one horizontal line period; An exclusive logical sum gate 18 for exclusively ORing the delayed composite synchronous signal and the separated composite synchronous signal to determine the starting point of an equalization pulse section of the composite synchronous signal, and the exclusive logical sum gate 18. A second delay circuit (20) for delaying a detection signal of at least for the equalizing pulse period, a D flip-flop (22) for latching a logic state set in response to the delayed detection signal, and the D flip-flop (22). Negative logic gate 24 for negative logic multiplying the latched signal, the separated composite synchronization signal, and the predetermined synchronization detection signal, and the logic of the output of the negative logic gate 24 is set. A T flip-flop 26 which generates the synchronous detection signal in response to the state of being switched off, and is enabled by the synchronous detection signal, and thereafter divides the reference clock signal by a constant to output a divided signal as a horizontal synchronous signal. And a circuit (14).

The horizontal synchronizing signal generating circuit according to claim 4, wherein the horizontal synchronizing signal generating circuit is reset and initialized by a reset signal applied whenever the input state of the complex synchronizing signal changes differently.