KR950001186Y1

KR950001186Y1 - Time axis compensation stabilization circuit

Info

Publication number: KR950001186Y1
Application number: KR2019910025395U
Authority: KR
Inventors: 백종관
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1991-12-31
Filing date: 1991-12-31
Publication date: 1995-02-24
Also published as: KR930017194U

Abstract

내용 없음.No content.

Description

Time axis correction stabilization circuit

제1도는 종래의 시간축 보정회로의 블록구성도.1 is a block diagram of a conventional time axis correction circuit.

제2도는 제1도의 각 부 입출력 파형도.2 is a waveform diagram of each sub-input of FIG.

제3도는 본 고안의 시간축 보정 안정화회로의 블록 구성도.3 is a block diagram of a time axis correction stabilization circuit of the present invention.

제4도는 제3도의 각부 입출력 파형도.4 is an input / output waveform diagram of each part of FIG.

제5도는 본 고안의 다른 실시예를 나타내는 회로 블록 구성도.5 is a circuit block diagram showing another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

7 : 동기 검출부 8 : 동기 발생부7: Sync detector 8: Sync generator

9 : 선택부 22 : 위상비교기9: selector 22: phase comparator

23 : 전압제어발전기 81 : 카운터23: voltage controlled generator 81: counter

84 : 인버터 85 : AFC동기 분리부84: inverter 85: AFC synchronous separation section

본 고안의 STLRKS축 보정(TBC)에 관한 것으로, 특히 수평동기신호가 손실되어 기록 위상 동기 루프(Write Phase Locked Loop)의 동기가 벗어나는 것을 방지하여 안정화 시킬 수 있도록 한 시간축 보정 안정화 회로에 관한 것이다.The present invention relates to the STLRKS axis correction (TBC) of the present invention, and more particularly, to a time axis correction stabilization circuit for stabilizing by preventing the synchronization of the write phase locked loop due to the loss of the horizontal synchronization signal.

일반적으로 VTR이나 VDP와 같이 회전체로부터 화상이 정보를 빼어 낼 경우에는 회전에러 성부에 의해서 수평신호의 간격이 일정하지 않게 된다.In general, when an image extracts information from a rotating body such as a VTR or a VDP, the horizontal signal interval is not constant due to the rotation error.

이것을 보상히기 위한 시간축 보정(TBC)기능은 영상신호로부터 수평신호를 분리한 후 이 수평신호에 동기(LOCK)된 클럭신호를 분주하여 PLL을 구성한다.To compensate for this, the time axis correction (TBC) function separates the horizontal signal from the video signal and divides the clock signal synchronized with the horizontal signal to form a PLL.

이때 동기신호의 간격이 넓으면 클럭 주파수는 낮아지고 간격이 좁으면 주파수는 높아진다. 따라서, 수평동기신호 사이를 거의 일정하게 하여 메모리에 기록하고(Write CLK) 메모리로부터 읽어내는 클럭(Read CLK)은 크리스탈 발진기로부터 만든 기준수평동기신호로부터 발생된다.At this time, if the interval of the synchronization signal is wide, the clock frequency is low, and if the interval is narrow, the frequency is high. Therefore, a clock (Read CLK) that is written in the memory (Write CLK) with a substantially constant between the horizontal synchronization signals and read out from the memory is generated from the reference horizontal synchronization signal made from the crystal oscillator.

제1도는 종래의 시간축 보정 블록 구성도로서 부호2는 기록PLL을 나타낸다.1 is a block diagram of a conventional time base correction block, and code 2 denotes a recording PLL.

이에 도시된 바와같이, 종래 회로는 휘도신호의 직류성분을 일정레벨로 고정시키는 클램프회로(1)와, 클램프회로(1)에서 출력된 휘도 신호로부터 수평동기신호를 분리해내는 동기 분리부(21)와, 분리된 수평 동기신호를 분리해 내는 동기 분리부(21)와, 분리된 수평 동기신호와 분주기(24)에서 출력된 신호의 위상을 비교하여 위상차에 따른 에러전압을 출력하는 위상 비교기(22)와, 위상비교기(22)의 에러전압정도에 따라 소정주파수의 발진신호를 출력하는 전압제어발진기(23)와, 전압제어발진기(23)에서 출력된 클럭신호의 주파수를 분주하는 분주기(24)와, 상기 클램프회로(1)의 휘도신호와 전압제어발진기(23)의 발진신호를 중첩하여 디지탈 신호로 변환기키는 아날로그/디지탈 변환기(3)와, 디지털화된 휘도신호와 전압제어발진기(23)의 클럭신호를 선입 선출(FIFO)방식으로 기억시키는 메모리(4)와, 메모리(4)로부터 읽어들인 휘도 데이터를 아날로그 신호로 변환시키는 디지털/아날로그 변환기(5)와, 상기 메모리(4) 및 디지털/아날로그 변환기(5)에 연결된 판독 PLL(6)로 구성되어 있었다.As shown in the drawing, the conventional circuit includes a clamp circuit 1 for fixing a direct current component of a luminance signal to a constant level, and a synchronous separator 21 for separating a horizontal synchronous signal from the luminance signal output from the clamp circuit 1. ), A synchronous separator 21 for separating the separated horizontal sync signal, and a phase comparator for comparing the phase of the separated horizontal sync signal and the signal output from the divider 24 and outputting an error voltage according to the phase difference. (22), a voltage controlled oscillator 23 for outputting an oscillation signal having a predetermined frequency according to the error voltage degree of the phase comparator 22, and a divider for dividing the frequency of the clock signal output from the voltage controlled oscillator 23; (24), an analog / digital converter (3) converting the luminance signal of the clamp circuit (1) and the oscillation signal of the voltage controlled oscillator (23) into a digital signal, and a digitized luminance signal and a voltage controlled oscillator. First-in-first-out of clock signal of 23 A memory 4 stored in a (FIFO) method, a digital-to-analog converter 5 for converting luminance data read from the memory 4 into an analog signal, and the memory 4 and a digital-analog converter 5 It was composed of a read PLL 6 connected to it.

이와같이 구성된 종래회로로 입력되는 휘도 신호는 화면의 밝고 어둠에도 항상 일정한 직류레벨을 유지시켜주는 클램프회로(1)를 통과후, 아날로그/디지탈 변환기(3), 메모리(4), 디지털/나날로그 변환기(5)를 통과하여 시간축이 보정된 휘도신호로 된다.The luminance signal input to the conventional circuit configured as described above passes through the clamp circuit 1, which maintains a constant DC level at all times, even in the bright and dark of the screen, and then the analog / digital converter 3, the memory 4, and the digital / analog converter. Passing (5), the time axis is a corrected luminance signal.

클램프회로(1)를 통과한 제2도의 (a)와 같은 휘도신호는 동기 분리부(21)에서 제2도의 (b)와 같이 수평동기신호만이 분리되어 나온다.The luminance signal as shown in FIG. 2 (a) passing through the clamp circuit 1 has only the horizontal synchronization signal separated from the synchronization separator 21 as shown in FIG. 2 (b).

분리된 수평동기신호는 위상비교기(22)에서 PLL출력을 분주기(24)로 분주한 피드백신호와 위상을 비교한후 제2도의 (c)에서와같이 그 위상의 정도에 따른 에러 전압을 전압제어발진기(23)에 입력시켜서 그 에러전압정도에 따라서 발진파가 출력되어 아날로그/디지탈변환기(3), 메모리(4) 및 분주기(14)에 입력된다.The separated horizontal synchronous signal compares the phase with the feedback signal divided by the PLL output into the divider 24 in the phase comparator 22, and then converts the error voltage according to the degree of the phase as shown in (c) of FIG. The oscillation wave is inputted to the control oscillator 23, and the oscillation wave is output in accordance with the error voltage degree and input to the analog / digital converter 3, the memory 4, and the divider 14.

제2도의 (d)에 도시된 바와같이 동기되 상태에서는 발진파의 형태가 동기를 벗어난 상태보다 간겨깅 좁게 된다.As shown in (d) of FIG. 2, in the synchronized state, the shape of the oscillation wave is narrower than the out of synchronization state.

따라서 이 파형을 일정수로 분주한 피드백신호 역시 동기된 상태보다 길어지게 된다.Therefore, the feedback signal in which the waveform is divided by a certain number also becomes longer than the synchronized state.

동기되기 위한 상태는 동기를 벗어난 상태보다 펄스주기가 좁아지므로 분주한 피드백신호 역시 좁아지게 되어 일정시간이 지나면 다시 동기된 상태로 된다.Since the pulse period is narrower than the state out of synchronization, the busy feedback signal is also narrowed, and the state is synchronized again after a certain time.

그러나 드롭 아우트(drop dou)나 기타원인으로 영상 데이타가 손실되었을 경우에는 동기 분리부에서 수평동기 신호가 출력되지 않는다.However, when image data is lost due to drop dou or other causes, the horizontal synchronization signal is not output from the synchronization separator.

수평동기신호가 출력되지 않으면 파장비교기로 피드백된 수평동기신호가 동기된 상태를 벗어나게 되고, 위상비교기의 출력인 에러전압은 점점 동기범위를 벗어나게 된다.If the horizontal synchronizing signal is not output, the horizontal synchronizing signal fed back to the wavelength comparator is out of the synchronized state, and the error voltage output from the phase comparator is gradually out of the synchronizing range.

그런 상태에서 영상신호데이타가 다시 입력되면 점점 동기된 상태로 되돌아 가게된다.In such a state, when the video signal data is input again, the state gradually returns to the synchronized state.

여기서 PLL은 급격한 변화를 따라가는 능력이 부족하고 서서히 입력신호에 동기되는 특성이 있다.In this case, the PLL lacks the ability to keep up with rapid changes and gradually synchronizes with the input signal.

그러므로 이때의 기록 PLL은 안정호되지 못하호 지터(Jitter)잡음량이 증가하게 되는 문제점이 있었다.Therefore, the recording PLL at this time is not stable, and there is a problem that the amount of jitter noise increases.

본 고안은 상기와 같은 종래의 문제점을 해경하기 위하여 인출한 것인 바, 재생되는 영상신호가 드롭 아우트되거나 녹화와 녹화의 블랭킹(Blanking)부분이어서 수평동기신호가 없을 경우에는 의사(Dummy)수평동기신호를 위상비교기에 입력시켜 PLL의 동기상태를 벗어나지 않게 한 것으로, 첨부된 도면을 참도하여 본 고안의 실시예를 상세히 설명하면 다음과 같다.The present invention is drawn in order to solve the above-mentioned conventional problems. When the video signal to be reproduced is a dropout or a blanking part of the recording and the recording, there is no horizontal synchronous signal. The signal is input to the phase comparator so as not to depart from the synchronization state of the PLL. The embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 고안인 시간측 보정 안정화 회로의 블록 구성도로서, 이에 도시된 바와같이 휘도신호의 직류성분을 일정 레벨로 고정시키는 클램프회로(1)와, 클램프회로(1)에서 출력된 휘도신호로부터 수평동기신호를 분리해내는 동기분리부(21)와, 입력된 수평동기신호와 분주기(24)에서 출력된 신호의 위상을 비교하여 위상차에 따른 에어전압을 출열하는 위상비교기(22)와, 위상비교기(22)의 에러전압정도에 따라 소정주파수의 발진신호를 출력하는 전압제어발진기(23)와, 전압제어발진기(23)서 출력된 클럭신호의 주파수를 분주하는 분주기(24)와, 상기 클램프회로(1)의 휘도신호와 전압제어발진기(23)의 발진신호를 중첩하여 디지털 신호로 변환시키는 아날로그/디지탈변환기(3)와, 디지털화된 휘도신호와 전압제어발진기(23)의클럭신호를 선입선출(FIFO)방식으로 기억시키는 메모리(4)와, 메모리(4)로부터 읽어들인 휘도 데이터를 아날로그신호로 변환시키는 디지털/아날로그 변환기(5)와, 메모리(4) 및 디지털/아날로그 변환기(5)에 연결된 판독PLL(6)의 구성은 종래 회로의 구성과 동일하다.3 is a block diagram of a time-side correction stabilization circuit according to the present invention, and the clamp circuit 1 for fixing the DC component of the luminance signal to a constant level as shown therein and the luminance signal output from the clamp circuit 1 are shown in FIG. A phase comparator 22 for separating the horizontal synchronization signal from the phase and the phase comparator 22 for outputting the air voltage according to the phase difference by comparing the phase of the input horizontal synchronization signal with the signal output from the divider 24. And a voltage controlled oscillator 23 for outputting an oscillation signal having a predetermined frequency according to the error voltage degree of the phase comparator 22, and a divider 24 for dividing the frequency of the clock signal output from the voltage controlled oscillator 23. And an analog / digital converter 3 for converting the luminance signal of the clamp circuit 1 and the oscillation signal of the voltage controlled oscillator 23 into a digital signal, and the digitized luminance signal and the voltage controlled oscillator 23. First-in-first-out (FIFO) method of clock signal A memory 4 to be stored in the memory; a digital / analog converter 5 for converting luminance data read from the memory 4 into an analog signal; and a read PLL connected to the memory 4 and the digital / analog converter 5 ( The configuration of 6) is the same as that of the conventional circuit.

본 고안의 특징부는 클램프회로(1)의 출력신호에서 수평동기신호의 유무를 검출하는 동기검출부(7)와, 입력된 수평동기신호에 따라 동작하여 전압제어발진기(23)에서 출력된 발진파의 개수를 카운트하는 카운터(81)와, 카운터(81)에서 출력된 펄스의 폭을 일정폭으로 정형하는 단안정 멀티바이브레이터(82)와, 단안정 멀키바이브레이터(82)의 출력에 따라 동기분리부(21)로부터의 수평동기신호를 전달 및 차단시키는 스위칭부(83)와, 단안정 멀티바이브레이터(82)의 출력신호를 반전시켜 의상수평동기신호를 만드는 인터버(84)와, 동기검출부(7)의 출력에 따라 스위칭부(83)나 인버터(84)의 출력신호를 선택하여 위상비교기(22)와 카운터(81)로 출력하는 선택부(9)로서, 상기 카운터(8)와 단안정 멀티바이브레이터(82)와 스위칭부(83)와 인버터(84)를 연결하여 동기발생부(8)를 구성하였다.A feature of the present invention is that the synchronous detection unit 7 detects the presence or absence of a horizontal synchronizing signal in the output signal of the clamp circuit 1, and the oscillation wave output from the voltage controlled oscillator 23 by operating in accordance with the input horizontal synchronizing signal. According to the output of the counter 81 for counting the number, the monostable multivibrator 82 for shaping the width of the pulse output from the counter 81 to a constant width, and the monostable mulky vibrator 82, A switching unit 83 for transmitting and interrupting the horizontal synchronizing signal from 21, an inverter 84 for inverting the output signal of the monostable multivibrator 82 to produce a horizontal horizontal synchronizing signal, and a synchronization detecting unit 7 A selector 9 which selects an output signal of the switching unit 83 or the inverter 84 and outputs the output signal to the phase comparator 22 and the counter 81 according to the output of the counter 8 and the monostable multivibrator. Synchronization by connecting the 82, the switching unit 83 and the inverter 84 (8) was constructed.

상기와 같이 구성된 본 고안에서는 클램프회로(1)를 통과한 제4도의 (a)와 같은 영상신호가 동기분리부(21)로 인가되면 제4도의 (b)와 같은 수평동기신호가 출력된다.In the present invention configured as described above, when an image signal as shown in FIG. 4A passing through the clamp circuit 1 is applied to the synchronization separating unit 21, a horizontal synchronization signal as shown in FIG. 4B is output.

또한, 동기검출부(7)는 제4도의 (c)에서와 같이 수평동기신호의 유무에 따라 동기신호가 있을때는 "H", 없을 때는 "L"를 출력한다.In addition, as shown in (c) of FIG. 4, the synchronization detecting unit 7 outputs "H" when there is a synchronization signal and "L" when there is no synchronization signal.

수평동기신호는 스위칭부(83)와 선택부(9)에서 동기검축부(7)와 단안정 멀티바이브레이터(82)의 출력신호에 따라 절환되어 위상 비교기(22)로 입력되는 신호와 일치되는 신호가 입력되고, 피드백신호와의 차를 에러전압으로써 전압제어발진기(23)에 입력시킨다.The horizontal synchronizing signal is switched in accordance with the output signals of the synchronization detecting unit 7 and the monostable multivibrator 82 in the switching unit 83 and the selecting unit 9 and is consistent with the signal input to the phase comparator 22. Is input, and the difference from the feedback signal is input to the voltage controlled oscillator 23 as an error voltage.

카운터(81)는 위상비교기(22)로 입력되는 신호와 일치되는 신호가 입력되어 하간에지(Falling edge)부터 전압제어발진기(23)로부터 나오는 클럭신호의 개수를 헤아린다.The counter 81 inputs a signal corresponding to the signal input to the phase comparator 22 and counts the number of clock signals coming from the voltage-controlled oscillator 23 from the falling edge.

소정개수(n)의 숫자를 헤아린후 "H"로 되었다가 "L"로 된다.After counting the predetermined number n, it becomes "H" and becomes "L".

그후 다음 신호가 위상비교기(22)로 입력될 때 위의 과정을 반복한다. 단안정 멀티바이브레이터(82)는 카운터(81)에서 생긴 펄스의 폭을 일정하게 만든 다음 스위칭부(83)와 선택부(9)로 입력된다. 여기서, 선택부(9)에는 인버터(84)를 통과한 후 입력된다.Then the above process is repeated when the next signal is input to the phase comparator 22. The monostable multivibrator 82 makes the width of the pulse generated by the counter 81 constant and then inputs it to the switching section 83 and the selection section 9. Here, the selector 9 is input after passing through the inverter 84.

따라서, 입력신호가 들어오지 않을 때도 의사수평동기신호가 인버터(84)를 통해서 위상비교기(22)로 입력되어 PLL을 안정화시킨다.Therefore, even when no input signal is input, the pseudo horizontal synchronizing signal is input to the phase comparator 22 through the inverter 84 to stabilize the PLL.

이를 좀더 상세히 설명하면, 제4도의 (b)(c)에서와같이 동기분리부(21)와, 동기검출부(7)는 영상신호가 있으면 수평동기신호가 분리되어 나오고 동기검출신호는 "H"가 외며, 영상신호가 없거나 혹은 동기신호만 상실되었다 하여도 동기신호는 분리되어 출력되지 않고, 동기섬출신호는 "L"가 된다.In more detail, as shown in (b) and (c) of FIG. 4, the synchronous separator 21 and the synchronous detector 7 separate the horizontal synchronous signal when there is an image signal, and the synchronous detection signal is " H " In addition, even if there is no video signal or only the synchronization signal is lost, the synchronization signal is not output separately, and the synchronization extraction signal becomes "L".

동기분리단에 동기신호가 있을 때는 분리된 수평동기신호가 위상비교기(22)에 입력되고, 또한 카운터(81)의 리세트단자로 입력되어 제4도의 (d)와 같은 저압제어발진기(23)에서 출력된 발진파의 갯수를 카운트한다.When there is a synchronous signal at the synchronous separation stage, the separated horizontal synchronous signal is input to the phase comparator 22, and is also input to the reset terminal of the counter 81, so that the low voltage controlled oscillator 23 as shown in FIG. Count the number of oscillation waves output from.

위상비교기(22)에서 발진파를 분주한 피드백신호와 수평동기신호를 위상비교후 그 에러전압을 전압제어발진기(23)에 입력시켜 그 전압으로 발진시킨다.The phase comparator 22 divides the oscillation wave with the feedback signal and the horizontal synchronizing signal, and compares the error voltage to the voltage controlled oscillator 23 to oscillate at the voltage.

예를 들어, 정상적인 상태(동기상태)의 발잘주파수를 910fh라 하면, 분주기(24)역시 910 분주하도록 구성하여 피드백된, 수평동기신호는 fh주기가 되도록 한다.For example, if a footswell frequency in a normal state (synchronized state) is 910fh, the frequency divider 24 is also configured to divide 910 so that the fed back horizontal synchronous signal becomes a fh period.

이때 카운터(81)는 선택부(9)의 출력신호의 하간에지부터 발진파의 개수를 카운터해서 850개 헤아리게 하며, 이때의 출려파형을 제4도에 (e)에 나타냈다.At this time, the counter 81 counts the number of oscillation waves from the lower edge of the output signal of the selector 9 and counts 850 waves. The output waveform at this time is shown in FIG.

단안정 멀티 바이브레이터(82)는 카운터(81)의 출력신호를 제4도의 (f)와 같이 일정시간동안 폭을 갖는 펄스를 만든다.The monostable multivibrator 82 produces a pulse having a width for a predetermined time as shown in FIG. 4 (f) of the output signal of the counter 81.

그리고 이 펄스에 의해 스위칭부(83)가 온/오프된다. 즉 그 구간에서만 입력되는 동기신호를 도통시키게 된다. 만약 그 기간내에 수평동기신호가 없을 경우 즉, 동기검출신로가 "L"일때는 선택부(9)에 제4도의 (h)와 같이 단안정 멀티바이브레이터(82)의 출력이 인버터(84)에 의해 반전된 의사 수평동기신호가 입력되어 분리된 수평동기신호가 없는 구간일 때에도 선택부(9)로부터 제4도의 (g)와 같이 수평동기신호가 출력되어 PLL이 안정하게 동작하도록 한다.The switching section 83 is turned on / off by this pulse. That is, the synchronization signal input only in the section is conducted. If there is no horizontal synchronizing signal within that period, i.e., when the synchronous detection path is " L ", the output of the monostable multivibrator 82 is output to the selector 9 as shown in Fig. 4 (h). Even when the inverted pseudo horizontal sync signal is inputted and there is no separated horizontal sync signal, the horizontal sync signal is output from the selector 9 as shown in (g) of FIG. 4 so that the PLL operates stably.

물론, 동기분리부(21)를 AFC기능이 있는 것으로 사용하면, 입력동기신호가 없다고 해도 의사동기신호다 출력되지만, 이때는 수평동기신호가 AFC가 된 상태이크로 입력신호에 동기신호가 있어도 정확한 간격이 아닌상태에서 PLL 자체가 불안해줄 수 있다.Of course, if the synchronous separation section 21 is used as having the AFC function, even if there is no input synchronous signal, the pseudo synchronous signal is output. If not, the PLL itself can be disturbing.

제5도는 본 고안의 다른 실시에로도서, 제3도에서 카운터(81), 단안정 멀티바이브레이터(82), 스위칭부(83), 인버터(84)등을 삭제하고 동기발생부(8)로서 AFC기능이 부착된 동기분리부(85)를 추가로 구성하였다.FIG. 5 is another embodiment of the present invention. In FIG. 3, the counter 81, the monostable multivibrator 82, the switching unit 83, the inverter 84, and the like are removed, and the synchronization generating unit 8 is removed. A synchronous separation unit 85 with an AFC function was further configured.

그리하여 선택부(9)에서는 동기검출부(7)의 출력신호에 따라 입력신호에 동기신호가 있을때는 동기분리부(21)의 출력이 위상비교기(22)로 인가되게 하고, 입력신호에 도기신호가 없을 때는 AFC동기분리부(85)에서 만들어진 의사수평동기신호가 위상비교기(22)로 인가되도록 하게된다.Thus, in the selector 9, when there is a synchronization signal in the input signal according to the output signal of the synchronization detector 7, the output of the synchronization separator 21 is applied to the phase comparator 22, and the ceramic signal is applied to the input signal. When not present, the pseudo horizontal synchronizing signal generated by the AFC synchronization separating unit 85 is applied to the phase comparator 22.

이상에서와 같이 본 고안은 수평동기신호의 유무를 판별하여 동기신호가 없으면 의사수평동기신호를 입력시키므로 시간축 보정회로 구성시 안정된 PLL을 구성할 수 있으며, 특히 동기신호가 불안정한 신호터리시에 유효하게 사용하여 노이즈를 줄일 수 있는 효과가 있다.As described above, the present invention discriminates the presence of a horizontal synchronization signal, and if there is no synchronization signal, a pseudo horizontal synchronization signal is input, so that a stable PLL can be configured when constructing a time axis correction circuit. It has the effect of reducing the noise.

Claims

A synchronization separator 21 for separating the horizontal synchronization signal from the input luminance signal, a synchronization detector 7 for detecting the presence of the horizontal synchronization signal from the input luminance signal, and an input horizontal synchronization signal and divider 24 A phase comparator 22 for comparing the wefts of the signals outputted from the output signal) and outputting an error voltage according to the phase difference, and a voltage controlled oscillator 23 for outputting an oscillation wave signal having a predetermined frequency according to the error voltage degree of the phase comparator 22. And a divider 24 for dividing the frequency of the clock signal output from the voltage controlled oscillator 23, a synchronization generator 8 for generating a pseudo horizontal synchronization signal to be used when there is no synchronization signal, and a synchronization detector 7 And a selector (9) which selects the separated horizontal synchronizing signal or the pseudo horizontal synchronizing signal according to the output of the signal and outputs it to the phase comparator (22).

The counter (81) according to claim 1, wherein the synchronization generator (8) is operated according to the output signal of the selector (9) to count the number of oscillation waves output from the voltage controlled oscillator (23), and a counter A monostable multivibrator 82 for shaping the width of the pulse output from the 81 to a predetermined width and a horizontal synchronizing signal from the synchronous separator 21 according to the output of the monostable multivibrator 82. 9) and an inverter 84 for outputting to the selector 9 a pseudo horizontal synchronizing signal produced by inverting the output signal of the monostable multivibrator 82. Time-base correction stabilization circuit.

2. The time axis correction stabilization circuit according to claim 1, wherein the synchronization generator (8) comprises a synchronization separator (85) with an AFC function.