KR0158632B1 - 뮤팅 회로를 내장한 디지탈 볼륨 제어장치 - Google Patents

Abstract

이 발명은 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치(Digital volume control device)에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 볼륨 제어 장치 내에 구성되어 있는 양방향성 시프트 레지스터(Bidirectional shift register)에 D플립플롭과 로직 게이트를 이용하여 뮤팅 회로를 단일 집적회로로 재구성하는 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치에 관한 것이다. 종래에는 음소거 기능을 수행하기 위해서 뮤팅 회로를 디지탈 볼륨 제어 장치의 주변회로로 구성하여 음소거의 기능을 실행하였으나 본 발명에 의하면 논리곱 작용을 하는 로직 게이트, 논리합 작용을 하는 로직 게이트, 인버팅 작용을 하는 로직 게이트, 데이터 이동장치 등을 이용하여 간단하게 구성한다.

상기 뮤팅 회로는 종래의 기술에서와 같이 뮤팅 신호인가시 소리를 알아 듣지 못할 정도로 감소시키는 것이 아니라, 소리를 감지할 수 있는 최소의 상태(-20dB 정로를 감소시킴.)를 만들어 주어, 사용자의 다양한 욕구에 부합할 수 있도록 구성하였다.

이 발명의 이러한 효과는 오디오 제품이나 음향 기기가 내장된 가전 제품, 특히 텔레비젼에 대한 볼륨 제어부분에서 폭넓게 이용될 수 있는 장치이다.

Description

뮤팅 회로를 내장한 디지탈 볼륨 제어 장치

제1도는 종래의 디지탈 볼륨 제어 장치에 뮤팅 장치를 주변 회로로 구성한 것이고,

제2도는 이 발명의 실시예에 따른 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치이고,

제3도는 제2도에 대한 타이밍도이고,

제4도는 D플립플롭이 시프트 레지스터와 같은 동작을 나타내는 타이밍도이다.

제5도는 일반적인 양방향성 시프트 레지스터의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

60 : 오아 게이트 회로부 70 : 클럭 동기 회로부

80 : 뮤트 제어 신호 발생부 90 : 양방향성 시프트 레지스터부

120 : 멀티플렉서 회로부 130 : 감쇄 회로부

이 발명은 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치(Digital volume control device)에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 볼륨 제어 장치 내에 D플립플롭과 로직 게이트를 이용하여 뮤팅 회로를 구성하고, 상기한 뮤팅 회로에서 발생한 제어 신호를 양방향성 시프트 레지스터(Bidirectional shift register)에 입력시켜, 상기 양방향성 시프트 레지스터에서 발생한 제어 데이터 감쇄 회로(Attenuation circuit)로 출력시키는 장치를 단일 집적회로로 재구성하는, 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치에 관한 것이다.

종래의 기술(도시바 데이터북 1988년, 282 페이지의 모델번호 TC9153AP)에서는 7비트, 6비트 양방향성 시프트 레지스터(Bidirection shift register), 오실레이터(Oscillator, 발진기) 7비트 래치 회로(Latch circuit), 6비트 래치 회로, 아나로그 스위치, 어레이(Array) 저항 등이 구성되어 있어 이상적인 볼륨 제어를 수행할 수 있지만, 뮤팅(음소거)의 기능을 수행하는 것은 불가능하므로 뮤팅 기능을 수행하기 위해서는 단일 집적회로 외부에 별도의 뮤팅 장치(Muting device)를 구성하여야 한다.

이하, 첨부된 도면을 참조로 하여 종래의 디지탈 볼륨 제어 장치에 대하여 설명한다.

제1도는 종래의 디지탈 볼륨 제어 장치(단일 집적회로)에 뮤팅 장치(Muting device)를 주변회로로 첨가한 회로도이다.

제1도에 도시되어 있듯이 종래의 디지탈 볼륨 제어 장치의 구성은, 외부의 업 신호와 다운 신호를 오아 게이트(OR gate)를 통하여 입력받아 클럭 펄스와 앤드(And) 결합하여 클럭 동기 신호를 출력하는 클럭 동기 회로(10)와,

외부로부터 업 신호 및 다운 신호를 입력받고, 클럭 동기 회로(10)에서 클럭 동기 신호를 입력받아, 업 신호 입력 시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운 신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어 데이터(X1, X2, X3, X4, X5 이하, X1-X5로 표시한다.)를 출력하도록 하는 5비트 양방향성 시프트 레지스터(20)와,

외부로부터 업 신호 및 다운 신호를 입력받고, 5비트 양방향성 시프트 레지스터(20)의 출력 제어 데이터(X5)를 클럭신호로 입력받아, 업 신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운 신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어 데이터(Y1, Y2, Y3, Y4, Y5, Y6, Y7 이하, Y1-Y7로 표시한다.)를 출력하도록 하는 7비트 양방향성 시프트 레지스터(30)와,

외부에서 입력되는 아나로그 신호를 5비트, 7비트 양방향성 시프트 레지스터(20)(30)의 출력 제어 데이터(X1-X5, Y1-Y7)를 이용하여 아나로그 신호를 가감하여 출력하게 하는 감쇄 회로(40)와,

감쇄 회로(40)에서 조절된 아나로그 신호를 입력받아 뮤트(음소거)신호 입력시에는 아나로그 신호를 뮤트(음소거)하고, 뮤트(음소거)신호가 입력되지 않을 시에는 감쇄 회로(40)에서 조절된 아나로그 신호를 그대로 출력해 주는 뮤팅 장치(50)로 이루어진다.

상기한 구성에 의한 종래의 디지탈 볼륨 제어 장치에 대한 작용은 다음과 같다. 5비트, 7비트 양방향성 시프트 레지스터(20), (30)는 5개의 (2×1)멀티플렉서와 5개의 D플립플롭, 7개의 (2×1)멀티플렉서와 7개의 D플립플롭이 있으며 이들 멀티플렉서와 D플립플롭이 1개의 조합을 이루어 멀티플렉서 D플립플롭, 멀티플렉서, D플립플롭의 직렬 배열로 이루어진다.

제5도는, 5비트 양방향성 시프트 레지스터의 일반적인 회로도이다.

제5도를 참조하여, 데이터의 이동 관계를 설명한다.

외부에서 제공하는 업 신호가(up=1, down=0) 입력되면 각 멀티플렉서는 2번 입력을 선택하게 된다. 그리고 선택된 각 입력은 클럭에 동기되어 D플립플롭에 의해 왼쪽에서 오른쪽으로 데이터를 이동시키게 된다. 그리고 다운 신호가 입력되면(UP=0, DOWN=1) 각 멀티플렉서는 1번 입력을 선택하게 되어 위의 경우와 반대의 동작, 즉 오른쪽에서 왼쪽으로 데이터를 이동시킨다.

7비트 양방향성 시프트 레지스터(30) 역시 상기한 동작과 동일한 동작을 한다. 5비트 양방향성 시프트 레지스터(20)와 7비트 양방향성 시프트 레지스터(30)의 차이점은 5비트 양방향성 시프트 레지스터(20)는 5비트의 데이터를 좌우로 이동시키며, 7비트 양방향성 시프트 레지스터(30)는 7비트의 데이터를 좌우로 이동시키는 차이점이 있다.

여기에서 업 신호가(up=1, down=0)인가되면 각 멀티플렉서는 2번 입력을 선택하게 된다. 그리고 선택된 각 입력은 클럭에 동기되어 D플립플롭에 의해 왼쪽에서 오른쪽으로 데이터를 이동시키게 된다. 그리고 다운 신호가 인가되면(UP=0, DOWN=1)각 멀티플렉서는 1번 입력을 선택하게 되어 위의 경우와 반대의 동작, 즉 오른쪽에서 왼쪽으로 데이터를 이동시킨다.

7비트 양방향성 레지스터(30) 역시 상기한 바와 같은 동작과 동일한 동작을 한다.

부연하여, 제1도의 전체 구성에 대한 동작을 설명한다.

제1도에서, 우선 5비트 양방향성 시프트 레지스터(20)의 경우만 설명한다.

프리세트(Preset) 신호가 00100일 때, 업(up=1, down=0)신호에 동기된 클럭 펄스가 인가되면, 업 신호가 끝날 때까지 00100-00010-0001과 같이 왼쪽에서 오른쪽의 순서로 데이터가 이동이 되고, 다운 신호(up=0, down=1)가 인가될 경우에는, 다운 신호가 끝날 때까지 00100-01000-10000과 같이 오른쪽에서 왼쪽의 순서로 데이터가 이동이 된다.

7비트 양방향성 시프트 레지스터(30)는 5비트 양방향성 시프트 레지스터(20)의 출력 X5를 클럭 펄스의 입력으로 받아 상기한 동작과 동일한 방법으로, 초기치가 0010000이라면 업 신호 인가시 0001000-0000100-0000010와 같이 왼쪽에서 오른쪽의 순서로 데이터의 이동이 일어나고, 다운 신호 인가시 0001000-0010000-0100000와 같이 오른쪽에서 왼쪽의 순서로 데이터의 이동이 일어난다. 이러한 출력(X1-X5, Y1-Y7)은 감쇄 회로(40)에 입력이 되며, 감쇄 회로에 입력된 제어 데이터 신호(X1-X5, Y1-Y7)는 데이터 래치 회로에 입력이 되고, 래치 회로에 입력된 데이터에 의해 아나로그 스위치의 온, 오프를 제어하며, 온 오프 제어는 어레이 저항값을 가감하여 후단에는 감쇄 회로(40)에 입력되는 아나로그 신호의 볼륨을 조절할 수 있게 하고,

또한 조절된 아나로그 신호는 뮤팅 장치(50)로 입력되어 뮤트(음소거)신호인가 시에는 아나로그 신호를 뮤트(음소거)하고, 뮤트(음소거)신호가 인가되지 않을 경우에는 조절된 아나로그 신호를 그대로 통과시킨다.

그러나 상기한 종래의 디지탈 볼륨 제어 장치는 갈수록 늘어나는 사용자의 욕구에 의하여 다양화 하는 기능 중의 하나인 뮤팅(Muting, 음소거) 기능을 디지탈 볼륨 제어 장치(단일 IC 패키지)의 주변 회로로 구성하여 감쇄 회로 후단부에 아나로그 신호를 직접 제어하도록 해야만 하기 때문에, 인쇄 회로 기판상에 회로를 구성해야 할 경우에는 트랜지스터, 저항, 콘덴서와 같은 개별 소자를 사용하여 구성하므로 인쇄 회로 기판상의 회로 구성이 복잡해 질 수 있으며, 음성 신호가 디지탈 신호 제어 장치외에 뮤팅 회로를 거쳐야 하기 때문에 소자 자체의 잡음 특성과, 외부 잡음 영향에 의해 우리가 원하는 보다 양호한 음질을 얻는 데에 제어 요소가 될 수 있다는 단점이 있다.

또한, 예를 들어, 여러 사람이 텔레비젼을 시청하다가 한 사람이 전화를 받는 등의 경우가 발생 하였을시에 뮤트(음소거) 기능을 필요로 하고, 뮤트(음소거) 기능을 실행하지만 종래의 뮤팅 장치는 음성 신호를 다른 사람이 알아듣지 못할 정도로 감소시킴으로 인하여 계속 텔레비젼을 시청하려는 다른 사람들의 욕구를 충족시키지 못하는 단점이 있다.

따라서 본 발명의 목적은 상기한 바와 같은 단점을 해결하기 위한 것으로서, 간단한 로직 게이트, D플립플롭 등을 이용하여 양방향성 시프트 레지스터에 제어하여 출력되는 제어 데이터를 감쇄 회로에 입력함으로써, 뮤팅소리인가시 소리를 감지할 수 있는 최소의 상태(-20dB 정도를 감소시킴)로 하여 보다 효율적인 뮤팅(음소거) 기능을 수행할 수 있도록 한다.

상기한 목적을 달성하기 위한 본 발명의 구성은,

외부에서 제공하는 업다운 신호를 입력받고, 뮤트 제어 신호를 입력받아 논리합 작용을 하여 업다운 제어 신호를 출력하는 오아 게이트 회로부와,

외부의 업 신호와 다운 신호를 입력받아, 상기 업다운 신호를 클럭 신호에 대한 인에이블 신호로 하여, 외부에서 업다운 신호가 입력되는 동안 인에이블 되어 상기 클럭 신호를 출력하는 클럭 동기 회로부와,

외부에서 제공되는 뮤트 신호를 입력받아, 아나로그 신호를 가감할 수 있는 뮤트 제어 신호를 출력하는 뮤트 제어 신호 발생부와,

업 신호와 다운 신호를 입력받고, 상기 클럭 신호를 입력받아 업 신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운 신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어 데이터를 출력하도록 하는 양방향성 시프트 레지스터부와,

상기 뮤트 신호를 입력받을 경우, 상기 양방향성 시프트 레지스터부를 제어하여 큰폭으로 볼륨을 감소시키고, 뮤트 신호가 해지될 경우에는 원래의 상태로 환원시키는 멀티플렉서 회로부와,

외부에서 입력되는 아나로그 신호를 상기 양방향성 시프트 레지스터에서 입력되는 제어 데이터를 이용하여 아나로그 신호를 가감하거나 외부 뮤트 신호 인가시 상기 뮤팅 회로부의 제어를 받아 상기 아나로그 신호를 작게 알아들을 수 있는 정도로 감소시켜 출력하게 하는 감쇄 회로부로 이루어진다.

상기한 구성에 의하여, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.

제2도는 디지탈 볼륨 제어 장치에 대한 상세 회로도이고,

제3도는 제2도에 대한 타이밍도이고,

제4도는 일반적인 D플립플롭에 대한 타이밍도이다.

제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치의 구성은,

외부에서 제공하는 업 신호(UP)와 다운 신호(DOWN)를 입력받고, 뮤트 제어 신호를 입력받아 논리합 작용을 하여 업다운 제어 신호를 출력하는 오아 게이트 회로부(60)와,

외부의 업 신호(UP)와 다운 신호(DOWN)를 입력받아, 상기 업다운 신호를 클럭 신호에 대한 인에이블 신호로 하여, 외부에서 업다운 신호가 입력되는 동안 인에이블 되어 상기 클럭 신호를 출력하는 클럭 동기 회로부(60)와,

외부에서 제공되는 뮤트 신호(MUTE)를 입력받아, 아나로그 신호를 가감할 수 있는 뮤트 제어 신호를 출력하는 뮤트 제어 신호 발생부(80)와,

업 신호와 다운 신호를 입력받고, 상기 클럭 신호(CK)를 입력 받아, 업 신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운 신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어 데이터를 출력하도록 하는 양방향성 시프트 레지스터(90)와,

상기 뮤트 신호를 입력받을 경우, 양방향성 시프트 레지스터부(90)를 제어하여 큰폭으로 볼륨을 감소시키고, 뮤트 신호가 해지될 경우에는 원래의 상태로 환원시키는 멀티플렉서 회로부(120)와,

외부에서 입력되는 아나로그 신호를 양방향성 시프트 레지스터부(90)에서 입력되는 제어 데이터를 이용하여 아나로그 신호를 가감하거나 외부 뮤트 신호인가시 상기 뮤팅 회로부의 제어를 받아 작게 알아들을 수 있는 정도의 아나로그 신호를 출력하게 하는 감쇄 회로부(130)로 이루어진다.

보다 상세하게 설명하면,

상기 오아 게이트 회로부(60)는,

외부에서 제공되는 업 신호를 입력(1)받고, 업 뮤트 제어 신호를 입력받아 논리합 작용을 하여 출력(3)하는 오아 게이트(61)와,

외부에서 제공되는 다운 신호를 입력(1)받고, 다운 뮤트 제어 신호를 입력받아 논리합 작용을 하여 출력(3)하는 오아 게이트(62)로 이루어진다.

상기 클럭 펄스 동기 회로부(70)는,

외부에서 제공되는 업 신호를 입력(1)받고, 다운 신호를 입력(2)받아 논리합 작용을 하여 출력(3)하는 오아 게이트(71)와,

오아 게이트(71)의 출력(3)을 입력받고, 클럭 신호를 입력받아 논리곱 작용을 하여 출력(3)을 하는 앤드 게이트(72)로 이루어진다.

상기 뮤트 제어 신호 발생부(80)는,

외부에서 제공되는 뮤트 신호(MUTE)를 입력(D)받고, 클럭 신호(CK)를 입력받아 상기 뮤트 신호를 하나의 클럭 신호 만큼 지연시켜 출력(Q)하는 D플립플롭(81)과,

D플립플롭(81)의 출력(Q)을 입력(D)받고, 클럭 신호(CK)를 입력받아, 하나의 클럭 신호 만큼 지연시켜 출력(Q)하는 D플립플롭(82)와,

D플립플롭(82)의 출력(Q)을 입력받고, 반전 작용을 하여 출력을 하는 인버터 게이트(83)와,

외부에서 제공되는 뮤트 신호를 입력(1)받고, 인버터 게이트(83)의 출력을 입력받아 다운 뮤트 제어 신호를 출력(3)하는 앤드 게이트(84)와,

뮤트 신호를 입력받고, 반전 작용을 하여 출력을 하는 인버터 게이트(85)와, 인버터 게이트(85)의 출력을 입력(D)받고, 클럭 신호를 입력받아, 인버터 게이트(85)의 출력을 하나의 클럭 신호만큼 지연시키 출력하는 D플립플롭(86)과,

D플립플롭(86)의 출력(Q)을 입력받고, 클럭 신호를 입력받아 하나의 클럭 신호만큼 지연하여 출력(Q)하는 D플립플롭(87)과,

D플립플롭(87)의 출력(Q)을 입력받아, 반전 작용을 하여 출력하는 인버터 게이트(88)와,

인버터 게이트(85)의 출력을 입력(1)받고, 인버터 게이트(88)의 출력을 입력(2)받아 논리곱 작용을 하여 출력(3)하는 앤드 게이트(89)로 이루어진다.

상기 양방향성 시프트 레지스터부(90)는,

오아 게이트(61)의 출력(3)을 업 신호 입력단(U)에 입력받고, 오아 게이트(62)의 출력(3)을 다운 신호 입력단(D)에 입력받고, 앤드 게이트(72)의 출력(3)을 클럭 입력단(CK)에 입력받아, 제어 데이터(X1, X2, X3, X4, X5)를 출력하는 5비트 양방향성 시프트 레지스터(100)와,

오아 게이트(61)의 출력(3)을 업 신호 입력단(U)에 입력받고, 오아 게이트(62)의 출력(3)을 다운 신호 입력단(D)에 입력받고, 일단의 제어를 받아 제어 데이터(Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8)를 출력하는 7비트 양방향성 시프트 레지스터(110)로 이루어진다.

상기 멀티플렉서 회로부(120)는,

오아 게이트(85)의 출력(3)을 입력받아 반전 작용을 하여 출력하는 인버터 게이트(121)와,

5비트 양방향성 시프트 레지스터(100)의 출력 제어 데이터(X5)를 입력(1)받고, 인버터 게이트(121)의 출력을 입력받아, 논리곱 작용을 하여 출력(3)을 하는 앤드 게이트(122)와,

외부에서 제공되는 클럭 신호(CK)를 입력(1)받고, 오아 게이트(85)의 출력(3)을 입력(2)받아, 논리곱 작용을 하여 출력을 하는 앤드 게이트(123)와,

앤드 게이트(122)의 출력(3)을 입력(1)받고, 앤드 게이트(123)의 출력(3)을 입력(2)받아 논리합 작용을 하여 출력(3)하는 오아 게이트(124)로 이루어진다.

상기 감쇄 회로부(130)는,

5비트 양방향성 시프트 레지스터(100)의 출력(X1, X2, X3, X4, X5)은 2데시벨 스텝(2dB STEP)단에 입력되고, 7비트 양방향성 시프트 레지스터의 출력(Y1, Y2, Y3, Y4, Y5, Y6, Y7)은 10데시벨 스텝(10dB STEP)단에 입력되어,

외부의 아나로그 신호를 입력(ANALOG IN)받아 상기 아나로그 신호를 가감하거나 뮤트(음소거)하여, 아나로그(ANALOG OUT)를 출력한다.

상기한 구성에 의한, 이 발명의 실시예에 따른 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치의 작용은 다음과 같다.

5비트, 7비트 양방향성 시프트 레지스터(100), (110)는 5개의 (2×1)멀티플렉서와 5개의 D플립플롭, 7개의 (2×1)멀티플렉서와 7개의 D플립플롭이 있으며 이들 멀티플렉서와 D플립플롭이 1개의 조합을 이루어 멀티플렉서 D플립플롭, 멀티플렉서, D플립플롭의 직렬 배열로 구성된다.

제5도는, 5비트 양방향성 시프트 레지스터의 일반적인 회로도이다.

제5도를 참조하여, 데이터의 이동 관계를 설명한다.

외부에서 제공하는 업 신호가(up=1, down=0)입력되면 각 멀티플렉서는 2번 입력을 선택하게 된다. 그리고 선택된 각 입력은 클럭에 동기되어 D플립플롭에 의해 왼쪽에서 오른쪽으로 데이터를 이동시키게 된다. 그리고 다운 신호가 입력되면(UP=0, DOWN=1) 각 멀티플렉서는 1번 입력을 선택하게 되어 위의 경우와 반대의 동작, 즉 오른쪽에서 왼쪽으로 데이터를 이동시킨다.

7비트 양방향성 시프트 레지스터(110) 역시 상기한 동작과 동일한 동작을 한다. 5비트 양방향성 시프트 레지스터(100)와 7비트 양방향성 시프트 레지스터(110)의 차이점은 5비트 양방향성 시프트 레지스터(100)는 5비트의 데이터를 좌우로 이동시키며, 7비트 양방향성 시프트 레지스터(110)는 7비트의 데이터를 좌우로 이동시키는 차이점이 있다.

외부에서 업 신호가(up=1, down=0)입력되면 각 멀티플렉서는 2번 입력을 선택하게 된다. 그리고 선택된 각 입력은 클럭에 동기되어 D플립플롭에 의해 왼쪽에서 오른쪽으로 데이터를 이동시키게 된다. 그리고 다운 신호가 입력되면(UP=0, DOWN=1) 각 멀티플렉서는 1번 입력을 선택하게 되어 위의 경우와 반대의 동작, 즉 오른쪽에서 왼쪽으로 데이터를 이동 시킨다.

상기한 모든 동작은 단일 집적회로내에서 일어나는 회로의 동작이며 제2도에서와 같이 설계상 뮤팅 회로를 첨가해야 할 경우 뮤트 제어 데이터 발생기에서 발생한 제어 데이터 신호를 7비트 양방향성 시프트 레지스터(110)에서 클럭 펄스로 받고, 업 신호 혹은 다운 신호로 받아 뮤트 신호인가시에는 -20dB정도 만큼을 감소시켜주고, 뮤트 신호를 해지 할 경우에는 +20dB만큼을 올려주어 원상태로 복귀시키는 뮤팅 회로를 D플립플롭과 로직 게이트를 사용하여 구성한다.

부연하여, 제2도의 전체 구성에 대한 동작을 설명한다.

제2도에서 우선 5비트 양방향성 시프트 레지스터(90)의 경우만 고려해 보면, 프리세트 신호가 00100 일 때, 업(up=1, down=0)신호에 동기된 클럭 펄스가 인가되면, 00100-00010-00001과 같이 왼쪽에서 오른쪽의 순서로 데이터가 이동이 되고, 다운 신호(up=0, down=1)가 인가 될 경우, 00100-01000-10000과 같이 오른쪽에서 왼쪽의 순서로 데이터가 이동이 된다.

7비트 양방향성 시프트 레지스터(110)는, 뮤트 신호가 인가되지 않을 경우 5비트 양방향성 레지스터(100)의 출력(X5)의 제어 데이터를 클럭 펄스의 입력으로 받아 상기한 바와 동일한 방법으로, 초기치가 0001000이라면 업 신호 인가시 0001000-0000100-0000010과 같이 왼쪽에서 오른쪽의 순서로 데이터의 이동이 일어나고, 다운 신호 인가시 0001000-0010000-0100000과 같이 오른쪽에서 왼쪽의 순서로 데이터의 이동이 일어난다. 이러한 출력(X1-X5)는 감쇄 회로부(110)의 2dB 스텝 단으로 입력되며, (Y1-Y7)은 감쇄 회로부(110)의 10dB스텝 단으로 입력된다.

참고로 일반적인 D플립플롭의 데이터 이동작용에 대하여 설명하면, D플립플롭은 한 개의 클럭 입력과 한 개의 데이터 입력을 갖는 플립플롭회로이며, 클럭 펄스가 공급되지 않으면 D입력 신호를 가하여도 클럭에는 변화를 일으키지 않는다. 그러나 클럭 펄스가 공급되면 D의 신호는 출력 측에 전달되고 다음의 클럭 신호가 인가 될 때까지 입력 D에 신호가 인가 되어도 출력은 변함없이 현 상태를 유지한다. 또한 D형 플립플롭은 클럭 펄스에 의하여 입력 D의 신호가 출력 측에 그대로 전송되므로 제4도에서 예시한 내용을 보면,

클럭 펄스는 포지티브 엣지(POSITIVE EDGE) 방식으로서 플립플롭을 트리거 시키면 입력 D의 신호는 그대로 출력Q에 나타나며 클럭 펄스의 주기만큼 입력 신호가 출력측에서는 지연되어 나타나므로 시프트 레지스터(SHIFT REGISTER)작용을 할 수 있다.

다음으로 뮤팅 회로의 동작을 설명한다.

뮤트 제어 신호 발생부(80)는, D플립플롭(81, 82) 인버터 게이트(83) 앤드 게이트(84)는 뮤트 신호(MUTE)가 입력될 경우, 다운 뮤트 제어 신호를 출력하여 아나로그 신호를 감소하게 하는 다운 뮤트 제어 신호 발생부와, 인버터 게이트(85) D플립플롭(86, 87) 인버터 게이트(88) 앤드 게이트(89)는 뮤트 신호(MUTE)신호가 해지될 경우, 업뮤트 제어 신호를 발생하여 아나로그 신호를 원래의 상태로 증가시키는 업뮤트 제어 신호 발생부로 이루어진다.

평소에 즉 뮤트(음소거)신호가 인가되지 않을 경우에 인버터(83)의 출력은 1혹은 하이(High)의 상태를 유지하고, 앤드 게이트(84)에 1을 입력한다. 그러므로 앤드 게이트(84)의 두입력 단의 값이 입력단(1)은 0, 입력단(2)은 1이 되어 출력은 0이 되고 양방향성 시프트 레지스터(100, 110)에 영향을 주지 않는다.

뮤트(음소거)신호가 인가(1, High)되면 1의 신호는 즉시 앤드 게이트(84)의 1번 입력단에 1의 신호가 입력이 되고, D플립플롭을 통과하는 1의 신호는 하나의 클럭 펄스만큼 지연되어 출력이되고, 두 개의 D플립플롭이 직렬로 연결되어 있으므로 2개의 클럭 펄스만큼 지연이 되어 출력이 되며 이 신호는 인버터 게이트(83)를 통과하여 0이 된다.

상기한 내용과 같은 동작을 부연하여 설명하면,

뮤트 신호를 인가하지 않을 경우에 앤드 게이트(84)의 입력단(2)에는 계속 1을 유지하다가 뮤트 신호가 인가되면 두 개의 클럭 펄스 주기만큼 지연된 후에 0으로 반전된다. 즉, 앤드 게이트(84)의 입력단(1)에는 뮤트 신호가 입력될 경우, 0상태에서 1의 상태로 되고, 입력단(2)는 1 상태에서 0의 상태로 되는데 입력단(2)의 상태는 2개의 플립플롭(81, 82)에 의하여 지연된 이후에 상태가 1상태에서 0의 상태로 반전되므로, 입력단(1)과 입력단(2)에는 두 개의 클럭 신호만큼 공통되는 1의 부분이 발생하며, 상기 신호는 앤드 게이트(84)에 입력되어 일정한 듀티를 갖는 펄스 신호, 즉 다운 뮤트 제어 신호를 발생하여 오아 게이트(62)의 입력단(2)에 입력된다.

뮤트 신호가 해지될 경우에는, 즉 1의 상태에서 0의 상태로 반전될 경우에는 인버터 게이트(85)에 의하여 반전되어 인버터 게이트의 출력은 0의 상태에서 1의 상태로 반전된다. 상기한 바와 같이 반전된 신호는 앤드 게이트(89)의 입력단(1)에 입력된다.

한편으로, 상기한 바와 같이 반전된 신호는 D플립플롭(86, 87)에 의하여 두 개의 클럭 펄스 동안 지연이되며, 상기 지연된 신호는 인버터 게이트(88)에 의하여 반전되어 0의 상태에서 1의 상태로 반전한다. 그러므로 앤드 게이트(88)의 입력단(1)은 상기한 바와 같이 0에서 1로 반전되는 신호가 입력이 되고, 입력단(2)은 상기한 바와 같이 D플립플롭(86, 87)에 의하여 지연되며, 1에서 0으로 반전된 신호가 입력된다. 앤드 게이트(89)의 입력단(1)과 입력단(2)에는 두 개의 클럭 신호만큼 공통되는 1의 부분이 발생하며, 상기 신호는 앤드 게이트(89)에 입력되어 일정한 듀티를 갖는 펄스 신호, 즉 업뮤트 제어 신호를 발생하여 오아 게이트(61)의 입력단(2)에 입력된다.

다음으로, 멀티플렉서의 동작을 설명한다.

뮤트 신호가 인가되지 않을 경우에는 인버터 게이트(121)의 출력은 1이 유지되어 제어 데이터(X5)를 인에이블 시키며, 반대로 뮤트 신호가 인가되는 경우에는 다운 뮤트제어 신호가 인버터 게이트(121)에 입력되고, 앤드 게이트(123)의 입력단(2)에 입력되므로, 앤드 게이트(122)를 디세이블시키고, 앤드게이트(123)을 인에이블시킨다. 즉 5비트 양방향성 시프트 레지스터(110)의 출력 제어데이터(X5)를 차단하고, 7비트 양방향성 시프트 레지스터(110)에 클럭 신호를 입력시킴으로써, 아나로그 신호를 큰 폭으로 감소시킬 수 있도록 한다.

다운 뮤트 제어 신호가 입력될 경우에도, 상기한 바와 같은 방법으로 동작을 하여 상기 아나로그 신호를 원상태로 회복시킨다.

5비트 양방향성 시프트 레지스터(100)의 출력(X1-X5)와, 7비트 양방향성 시프트 레지스터의 출력(Y1-Y7)은 감쇄 회로부(130)에 입력이 되며, 감쇄 회로부(130)에 입력된 제어 데이터 신호(X1-X5, Y1-Y7)는 데이터 래치 회로에 입력이 되고, 래치 회로에 입력된 데이터에 의해 아나로그 스위치의 온, 오프를 제어하며, 온 오프 제어는 어레이 저항값을 가감하여 감쇄 회로부(130)에 입력되는 아나로그 신호의 볼륨을 조절할 수 있게 한다.

상기한 바와 같은 동작으로, 사용자가 뮤트 신호를 인가할 경우 -20dB정도로 음량이 감소하고, 뮤트 신호를 해지할 경우에는 -20dB로 음량이 감소한 상태에서 +20dB로 증가시켜 원상태로 복귀시킨다.

이상에서와 같이 이 발명의 실시예에서, 종래에는 주변 회로로 구성했던 뮤팅 회로를 단일 집적회로에 집적이 가능함으로 인하여, 인쇄 회로 기판상의 소자수를 줄일 수 있으며, 종래의 동작상의 불안한 요소(소자의 동작 특성, 외부 잡음과 같은)들을 감소 시킬 수 있으며, 집적 회로 내부에서 D플립플롭과 로직 게이트를 이용하여 일정 음량의 제어 데이터를 만들어 줌으로써 종래의 기술보다는 양질의 아나로그 신호를 얻을 수 있고, 또한 종래의 기술과 같이 음량을 최소화하는 것이 아니라 필요시에 적정한 음량으로 감소(-20dB)시키는 종래의 기술보다는 개선된 효과를 가진, 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치를 제공할 수 있다.

이 발명의 효과는 오디오 제품이나 음향 기기가 내장된 제품, 특히 텔레비젼에 대한 볼륨 제어 부분에서 폭넓게 이용될 수 있다.

Claims (6)

1. 외부에서 제공하는 업다운 신호를 입력받고, 뮤트 제어 신호를 입력받아 논리합 작용을 하여 업다운 제어 신호를 출력하는 오아 게이트 회로부와, 외부의 업 신호와 다운 신호를 입력받아, 상기 업다운 신호를 클럭 신호에 대한 인에이블 신호로 하여, 외부에서 업다운 신호가 입력되는 동안 인에이블 되어 상기 클럭 신호를 출력하는 클럭 동기 회로부와, 외부에서 제공되는 뮤트 신호를 입력받아, 아나로그 신호를 가감할 수 있는 뮤트 제어 신호를 출력하는 뮤트 제어 신호 발생부와, 업 신호와 다운 신호를 입력받고, 상기 클럭 신호를 입력받아 업 신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이되고, 다운 신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터를 출력하도록 하는 양방향성 시프트 레지스터부와, 상기 뮤트 신호를 입력받을 경우, 상기 양방향성 레지스터를 제어하여 큰 폭으로 볼륨을 감소시키고, 뮤트 신호가 해지될 경우에는 원래의 상태로 환원시키는 멀티플렉서 회로부와, 외부에서 입력되는 아나로그 신호를 상기 양방향성 시프트 레지스터부에서 입력되는 상기 제어 데이터를 이용하여 아나로그 신호를 가감하거나 외부 뮤트 신호 인가시 상기 뮤팅 회로부의 제어를 받아 작게 알아들을 수 있는 정도의 아나로그 신호를 출력하게 하는 감쇄 회로부로 이루어지는 것을 특징으로 하는 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치.
2. 제1항에 있어서, 상기 뮤트 제어 신호 발생부는, 뮤트 신호 입력될 경우, 지연 회로, 반전 수단, 논리곱 수단을 이용하여 다운 뮤트 제어 신호를 발생하는 다운 뮤트 제어 신호 발생회로와, 뮤트 신호가 해지될 경우, 지연회로, 반전수단, 논리곱 수단을 이용하여 업 뮤트 제어 신호를 발생하는 업 뮤트 제어 신호 발생 회로와 상기 다운 뮤트 제어 신호 발생 회로부에서 출력하는 다운 뮤트 제어 신호를 입력받고, 상기 업뮤트 제어 신호 발생 회로부에서 출력하는 업뮤트 제어 신호를 받아 논리합 연산을 하여 출력하는 논리합 수단으로 이루어지는 것을 특징으로 하는 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치.
3. 제2항에 있어서, 상기 다운 뮤트 제어 신호 발생 회로부는, 외부에서 제공되는 뮤트 신호를 입력받고, 클럭 신호를 입력받아 상기 뮤트 신호를 하나의 클럭 신호 만큼 지연시켜 출력하는 D플립플롭(81)과, D플립플롭(81)의 출력을 입력받고, 클럭 신호를 입력받아, 하나의 클럭 신호 만큼 지연시켜 출력하는 D플립플롭(82)와, D플립플롭(82)의 출력을 입력받고, 반전 작용을 하여 출력을 하는 인버터 게이트(83)와, 외부에서 제공되는 뮤트 신호를 입력받고, 인버터 게이트(83)의 출력을 입력받아 다운 뮤트 제어 신호를 출력하는 앤드 게이트(84)와,
4. 제2항에 있어서, 상기 업뮤트 제어 신호 발생 회로는, 뮤트 신호를 입력받고, 반전 작용을 하여 출력을 하는 인버터 게이트(85)와, 인버터 게이트(85)의 출력을 입력받고, 클럭 신호를 입력받아, 인버터 게이트(85)의 출력을 하나의 클럭 신호만큼 지연시켜 출력하는 D플립플롭(86)과, D플립플롭(86)의 출력을 입력받고, 클럭 신호를 입력받아 하나의 클럭 신호만큼 지연하여 출력하는 D플립플롭(87)과, D플립플롭(87)의 출력을 입력받아, 반전 작용을 하여 출력하는 인버터 게이트(88)와, 인버터 게이트(85)의 출력을 입력받고, 인버터 게이트(88)의 출력을 입격받아 논리곱 작용을 하여 출력하는 앤드 게이트(89)로 이루어지는 것을 특징으로 하는 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치.
5. 제1항에 있어서, 상기 양방향성 시프트 레지스터부는, 오아 게이트 회로부의 출력을 입력받고, 클럭 동기 회로부의 출력을 클럭 입력단에 입력받아, 제어 데이터(X1, X2, X3, X4, X5)를 출력하는 5비트 양방향성 시프트 레지스터(100)와, 상기 오아 게이트 회로부의 출력을 입력받고, 상기 멀티플렉서 회로부의 제어를 받아 제어 데이터(Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8)를 출력하는 7비트 양방향성 시프트 레지스터(110)로 이루어지는 것을 특징으로 하는 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치.
6. 제1항에 있어서, 상기 멀티플렉서 회로부는, 상기 뮤트 제어 신호 발생부의 출력을 입력받아 반전 작용을 하여 출력하는 인버터 게이트(121)와, 상기 양방향성 시프트 레지스터부의 출력 제어 데이터(X5)를 입력(1)받고, 인버터 게이트(121)의 출력을 입력받아, 논리곱 작용을 하여 출력을 하는 앤드 게이트(122)와, 외부에서 제공되는 클럭 신호를 입력받고, 상기 뮤트 제어 신호 발생부의 출력을 입력받아, 논리곱 작용을 하여 출력을 하는 앤드 게이트(123)와, 상기 앤드 게이트(122)의 출력을 입력받고, 상기 앤드 게이트(123)의 출력을 입력받아 논리합 작용을 하여 출력하는 오아 게이트(124)로 이루어지는 것을 특징으로 하는 뮤팅 회로를 내장한 디지탈 볼륨 제어 장치.