KR0158630B1 - 뮤팅 회로를 내장한 디지탈 볼륨 제어장치 - Google Patents

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KR0158630B1 KR1019950020787A KR19950020787A KR0158630B1 KR 0158630 B1 KR0158630 B1 KR 0158630B1 KR 1019950020787 A KR1019950020787 A KR 1019950020787A KR 19950020787 A KR19950020787 A KR 19950020787A KR 0158630 B1 KR0158630 B1 KR 0158630B1
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Abstract

이 발명은 뮤팅(Muting, 음소거) 회로를 내장한 디지탈 볼륨 제어장치(Digital volume control device)에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 볼륨 제어장치 내에 구성되어 있는 양방향성 시프트 레지스터(Bidirectional shift register)와 감쇄회로(Attenuation circuit) 사이에 로직 게이트를 이용하여 뮤팅 회로를 재구성(단일 집적회로로)하는 것에 관한 것이다.
종래에는 음소거 기능을 수행하기 위해서 뮤팅 회로를 디지탈 볼륨 제어장치의 주변회로로 구성하여 음소거의 기능을 실행하였으나 본 발명에서는 논리곱 작용을 하는 로직 게이트(Logic gate), 논리합 작용을 하는 로직 게이트 인버팅 작용을 하는 로직 게이트를 이용하여 간단하게 뮤팅 회로를 구성한다. 상기 뮤팅 회로는 양방향성 시프트 레지스터와 감쇄회로 사이에 구성하여 양방향성 시프트 레지스터에서 출력되는 제어데이터를 제어함으로써 보다 효율적인 뮤팅(음소거) 기능을 수행 할 수 있으며, 이 발명의 이러한 효과는 오디오 제품이나 음향 기기가 내장된 가전 제품, 특히 텔레비젼에 대한 볼륨 제어부분에서 폭넓게 이용될 수 있는 장치이다.

Description

뮤팅회로를 내장한 디지탈 볼륨 제어장치
제1도는 뮤팅회로를 단일 집적회로의 주변 회로로 구성한 디지탈 볼륨 제어장치의 회로도이고,
제2도는 이 발명의 실시예에 따른 뮤팅회로를 내장한 디지탈 볼륨 제어장치의 회로도이고,
제3도는 제2도에서 동작되는 타이밍도이고,
제4도는 일반적인 양방향성 시프트 레지스터의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
60 : 클럭 동기 회로부 90 : 양방향성 시프트 레지스터부
100 : 감쇄회로부 110 : 뮤팅회로부
이 발명은 뮤팅(Mutng, 음소거) 회로를 내장한 디지탈 볼륨 제어장치(Digital volume control device)에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 볼륨 제어장치 내에 양방향성 시프트 레지스터(Bidirection shift register)와 감쇄회로(Attenuation circuit) 사이에 로직 게이트(Logic gate)이용하여 뮤팅회로를 단일 집적 회로로 재구성하는 뮤팅회로를 내장한 디지탈 볼륨 제어장치에 관한 것이다.
종래의 기술(도시바 데이터북 1988년, 282 페이지의 모델번호 TC9153AP)에서는 7비트, 6비트 양방향성 시프트 레지스터(Bidirection shift register), 오실레이터(Oscillator, 발진기) 7비트 래치회로(Latch circuit), 6비트 래치회로, 아나로그 스위치(Analog switch), 어레이(Array) 저항 등이 구성되어 있어 이상적인 볼륨 제어를 수행할 수 있지만, 뮤팅(음소거)의 기능을 수행하는 것은 불가능하므로 뮤팅 기능을 수행하기 위해서는 집적회로 외부에 별도의 뮤팅회로를 구성하여야 한다.
이하, 첨부된 도면을 참조로 하여 종래의 디지탈 볼륨 제어장치에 대하여 설명한다.
제1도는 상기한 종래의 디지탈 볼륨 제어장치(단일 집적회로)에 상세회로도이며 뮤팅장치(Muting device)를 주변회로로 첨가한 회로도이다.
제1도에 도시되어 있듯이 종래의 디지탈 볼륨 제어장치의 구성은,
외부의 업신호와 다운신호를 오아 게이트(OR gate)를 통하여 입력받아 클럭 펄스와 앤드(And) 결합하여 클럭 동기 신호를 출력하는 클럭 동기 회로(10)와,
외부로부터 업신호 및 다운신호를 입력받고, 클럭 동기 회로(10)에서 클럭 동기 신호를 입력받아, 업신호 입력 시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터(x1, x2, x3, x4, x5 이하, x1-x5로 표시한다.)를 출력하도록 하는 5비트 양방향성 시프트 레지스터(20)와,
외부로부터 업신호 및 다운신호를 입력받고, 5비트 양방향성 시프트 레지스터(20)의 출력 제어데이터(x5)를 클럭신호로 입력받아, 업신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터(y1, y2, y3, y4, y5, y6, y7 이하, y1-y7로 표시한다.)를 출력하도록 하는 7비트 양방향성 시프트 레지스터(30)와,
외부에서 입력되는 아나로그 신호를 5비트, 7비트 양방향성 시프트 레지스터(20)(30)의 출력 제어데이터(x1-x5, y1-y7)를 이용하여 아나로그 신호를 가감하여 출력하게 하는 감쇄회로(Attenuation circuit)(140)와,
감쇄회로(40)에서 조절된 아나로그 신호를 입력받아 뮤트(음소거)신호 입력시에는 아나로그 신호를 뮤트(음소거)하고, 뮤트(음소거)신호가 입력되지 않을 시에는 감쇄회로(40)에서 조절된 아나로그 신호를 그대로 출력해 주는 뮤팅장치(50)로 이루어진다.
상기한 구성에 의한 종래의 디지탈 볼륨 제어장치에 대한 동작은 다음과 같다. 5비트, 7비트 양방향성 시프트 레지스터(20), (30)는 5개의 (2×1)멀티플렉서와 5개의 D플립플롭, 7개의 (2×1)멀티플렉서와 7개의 D플립플롭이 있으며 이들 멀티플렉서와 D플립플롭이 1개의 조합을 이루어 멀티플렉서 D플립플롭, 멀티플렉서, D플립플롭의 직렬 배열로 구성된다.
제4도는, 5비트 양방향성 시프트 레지스터의 일반적인 회로도이다.
제4도를 참조하여, 데이터의 이동 관계를 설명한다.
외부에서 제공하는 업신호가(up=1, down=0) 입력되면 각 멀티플렉서는 2번 입력을 선택하게 된다. 그리고 선택된 각 입력은 클럭에 동기되어 D플립플롭에 의해 왼쪽에서 오른쪽으로 데이터를 이동시키게 된다. 그리고 다운신호가 입력되면(UP=0, DOWN=1) 각 멀티플렉서는 1번 입력을 선택하게 되어 위의 경우와 반대의 동작, 즉 오른쪽에서 왼쪽으로 데이터를 이동시킨다.
7비트 양방향성 시프트 레지스터(30) 역시 상기한 동작과 동일한 동작을 한다. 5비트 양방향성 시프트 레지스터(20)와 7비트 양방향성 시프트 레지스터(30)의 차이점은 5비트 양방향성 시프트 레지스터(20)는 5비트의 데이터를 좌우로 이동시키며, 7비트 양방향성 시프트 레지스터(30)는 7비트의 데이터를 좌우로 이동시키는 차이점이 있다.
부연하여, 제1도의 전체 구성에 대한 동작을 설명한다.
제1도에서, 우선 5비트 양방향성 시프트 레지스터(20)의 경우만 설명한다.
프리세트(Preset) 신호가 00100일 때, 업(up=1, down=0)신호에 동기된 클럭 펄스가 인가되면, 업신호가 끝날 때까지 00100-00010-0001과 같이 왼쪽에서 오른쪽의 순서로 데이터가 이동이 되고, 다운신호(up=0, down=1)가 인가될 경우에는, 다운신호가 끝날 때까지 00100-01000-10000과 같이 오른쪽에서 왼쪽의 순서로 데이터가 이동이 된다.
7비트 양방향성 시프트 레지스터(30)는 5비트 양방향성 레지스터(20)의 출력 x5를 클럭 펄스의 입력으로 받아 상기한 동작과 동일한 방법으로, 초기치가 0010000이라면 업신호 인가시 0001000-0000100-0000010와 같이 왼쪽에서 오른쪽의 순서로 데이터의 이동이 일어나고, 다운신호 인가시 0001000-0010000-0100000와 같이 오른쪽에서 왼쪽의 순서로 데이터의 이동이 일어난다. 이러한 출력(x1-x5, y1-y7)은 감쇄회로(Attenuation circuit)(40)에 입력이 되며, 감쇄회로에 입력된 제어데이터 신호(x1-x5, y1-y7)는 데이터 래치회로에 입력이 되고, 래치회로에 입력된 데이터에 의해 아나로그 스위치의 온, 오프를 제어하며, 온 오프 제어는 어레이 저항값을 가감하여 후단에는 감쇄회로(40)에 입력되는 아나로그 신호의 볼륨을 조절할 수 있게 하고,
또한 조절된 아나로그 신호는 뮤팅 장치(50)로 입력되어 뮤트(음소거)신호 인가시에는 아나로그 신호를 뮤트(음소거)하고, 뮤트(음소거)신호가 인가되지 않을 경우에는 조절된 아나로그 신호를 그대로 통과시킨다.
그러나 상기한 종래의 디지탈 볼륨 제어장치는 갈수록 늘어나는 사용자의 욕구에 의하여 다양화 하는 기능 중에 하나인 뮤팅(Muting, 음소거) 기능을 디지탈 볼륨 제어장치(단일 집적회로)의 주변 회로로 구성하여 감쇄회로 후단부에 아나로그 신호를 직접 제어하도록 해야만 하기 때문에, 인쇄 회로 기판상에 회로를 구성해야 할 경우에는 트랜지스터, 저항, 콘덴서와 같은 개별 소자를 사용하여 구성하므로 인쇄 회로 기판상의 회로 구성이 복잡해 질 수 있으며, 음성 신호가 디지탈 신호 제어장치외에 뮤팅회로를 거쳐야 하기 때문에 소자 자체의 잡음 특성과, 외부 잡음 영향에 의해 우리가 원하는 보다 양호한 음질을 얻는 데에 제어 요소가 될 수 있다는 단점이 있다.
따라서 본 발명의 목적은 상기한 바와 같은 단점을 해결하기 위한 것으로서, 간단한 논리게이트를 이용하여 5비트, 7비트 양방향성 시프트 레지스터에서 출력되는 제어데이터를 제어함으로써, 보다 효율적인 뮤팅(음소거) 기능을 수행할 수 있는 뮤팅회로를 내장한 디지탈 볼륨 제어장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 구성은,
외부의 업신호와 다운신호를 입력받아, 상기 업다운신호를 클럭 신호에 대한 인에이블 신호로 하여, 외부에서 업다운신호가 입력되는 동안 인에이블 되어 상기 클럭 신호를 출력하는 클럭 동기 회로부와,
상기한 업신호와 다운신호를 입력받고, 상기 클럭 신호를 입력받아 업신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터를 출력하도록 하는 양방향성 시프트 레지스터부와,
상기한 양방향성 시프트 레지스터로부터 제어데이터를 입력받아 외부에서 뮤트신호가 인가될 경우, 상기 양방향성 시프트 레지스터부의 출력인 제어데이터를 최소의 아나로그 신호를 유지할 수 있는 제어데이터 신호를 제외한 나머지 데이터는 디스에이블하는 뮤팅회로부와,
외부에서 입력되는 아나로그 신호를 상기 양방향성 시프트 레지스터부에서 뮤팅회로를 통하여 입력되는 상기 제어데이터를 이용하여 아나로그 신호를 가감하거나 외부 뮤트신호 인가시 상기 뮤팅회로부의 제어를 받아 아나로그 신호를 출력하게 하는 감쇄회로부로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제2도는 이 발명의 실시예에 따른 뮤팅회로를 내장한 디지탈 볼륨 제어장치에 대한 상세 회로도이고,
제3도는 제2도에 대한 타이밍도이다.
제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 뮤팅회로를 내장한 디지탈 볼륨 제어장치의 구성은,
외부의 업신호와 다운신호를 입력받아, 클럭 펄스와 앤드(And) 결합하여 클럭 동기 신호를 출력하는 클럭 동기 회로(60)와,
외부로부터 업신호 및 다운신호를 입력받고, 클럭 동기 회로(60)에서 클럭 동기 신호를 입력받아, 업신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터(x1-x5)를 출력하도록 하는 5비트 양방향성 시프트 레지스터(70)와, 외부로부터 업신호 및 다운신호를 입력 받고, 5비트 양방향성 시프트 레지스터(70)의 출력 제어데이터(x5)를 클럭 신호로 입력받아, 업신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터(y1-y7)를 출력하도록 하는 7비트 양방향성 시프트 레지스터(80)로 이루어지는 양방향성 시프트 레지스터부(90)와,
5비트, 7비트 양방향성 시프트 레지스터(70, 80)의 출력 제어데이터(x1-x5, y1-y7)는 오아 게이트(111, 116)의 입력단(2)에 입력되고,
앤드 게이트(112-115, 117-122) 입력단(2)에 입력되고, 인가된 뮤트신호(MUTE)는 오아 게이트(111, 116)의 각 입력단(1)에 입력되고, 인버터 게이트(101)를 통하여 반전된 뮤트신호는 앤드 게이트(112-115, 117-122)의 각 입력단(1)에 입력되어 각 논리 게이트 출력 단자에 뮤트(음소거) 데이터(x1-x5, y1-y7)를 출력시키는 뮤팅회로(110)와,
외부에서 입력되는 아나로그 신호를 5비트, 7비트 양방향성 시프트 레지스터(20), (30)에서 뮤팅회로(110)를 통하여 출력 제어데이터(x1-x5, y1-y7)를 이용하여 아나로그 신호를 가감하여 출력하게 하는 감쇄회로부(110)로 이루어진다.
보다 상세하게 설명하면,
상기 클럭 동기 회로(60)는,
업신호를 입력(1)받고, 다운신호를 입력(2)받아 출력(3)하는 오아 게이트(61)와,
오아 게이트(61)의 출력을 입력(1)받고, 클럭 신호(CK)를 입력받아 출력하는 앤드 게이트(62)로 이루어진다.
상기 양방향성 시프트 레지스터부(90)는,
외부의 업신호 입력은 업 입력단(U)에 연결되고, 외부의 다운신호를 입력은 다운 입력단(D)에 연결되고, 앤드 게이트(62)의 출력(3)은 클럭 입력단(CK)에 연결되는 5비트 양방향성 시프트 레지스터(70)와,
외부의 업신호 입력은 업 입력단(U)에 연결되고, 외부의 다운신호 입력은 다운 입력단(D)에 연결되고, 상기 5비트 양방향 성 시프트 레지스터(70)의 제어데이터(x5)는 클럭 입력단에 연결되는 7비트 양방성 시프트 레지스터(70)로 이루어진다.
상기 뮤팅회로(100)는,
외부의 뮤트신호(MUTE)가 입력되는 인버터 게이트(101)와,
외부의 뮤트신호(MUTE)를 입력(1)받고, 5비트 양방향성 시프트 레지스터(70)에 데이터 출력(x1)을 입력(2)받아 출력하는 오아 게이트(102)와,
인버터게이트(101)의 출력을 입력받아, 5비트 양방향성 시프트 레지스터(70)의 데이터 출력(x2)을 입력(2)받아 출력(x2)하는 앤드 게이트(103)와,
인버터게이트(101)의 출력을 입력(1)받고, 5비트 양방향성 시프트 레지스터(70)의 데이터 출력(x3)을 입력(2)받아 출력(x3)하는 앤드 게이트(104)와,
인버터게이트(101)의 출력을 입력(1)받고, 5비트 양방향성 시프트 레지스터(70)의 데이터 출력(x4)을 입력(2)받아 출력(x4)하는 앤드 게이트(105)와,
인버터게이트(101)의 출력을 입력(1)받고, 5비트 양방향성 시프트 레지스터(70)의 데이터 출력(x5)을 입력(2)받아 출력(x5)하는 앤드 게이트(106)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y1)을 입력(2)받아 출력(y1)하는 앤드 게이트(107)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y2)을 입력(2)받아 출력(y2)하는 앤드 게이트(108)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y3)을 입력(2)받아 출력(y3)하는 앤드 게이트(109)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y4)을 입력(2)받아 출력(y4)하는 앤드 게이트(110)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y5)을 입력(2)받아 출력(y5)하는 앤드 게이트(111)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y6)을 입력(2)받아 출력(y6)하는 앤드 게이트(112)와,
인버터게이트(101)의 출력을 입력(1)받고, 7비트 양방향성 시프트 레지스터(80)의 데이터 출력(y7)을 입력(2)받아 출력(y7)하는 앤드 게이트(113)으로 이루어진다.
상기 감쇄회로(90)는 ,
뮤팅회로의 출력(x1, x2, x3, x4, x5)은 2데시벨 스텝(2dB STEP)단에 연결되고,
뮤팅회로의 출력(y1, y2, y3, y4, y5, y6, y7)은 10데시벨 스텝(10dB STEP)단에 연결되며,
외부의 아나로그 신호를 입력(ANALOG IN)받는 입력단과 상기 아나로그 신호(ANALOG OUT)를 출력하는 출력단으로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 뮤팅회로를 내장한 디지탈 볼륨 제어장치의 동작은 다음과 같다.
5비트, 7비트 양방향성 시프트 레지스터(70), (80)는 5개의 (2×1) 멀티플렉서와 5개의 D플립플롭, 7개의 (2×1)멀티플렉서와 7개의 D플립플롭이 있으며 이들 멀티플렉서와 D플립플롭이 1개의 조합을 이루어 멀티플렉서 D플립플롭, 멀티플렉서, D플립플롭의 직렬 배열로 구성된다.
제4도는, 5비트 양방향성 시프트 레지스터의 일반적인 회로도이다.
제4도를 참조하여, 데이터의 이동 관계를 설명한다.
외부에서 제공하는 업신호가(up=1, down=0)입력되면 각 멀티플렉서는 2번 입력을 선택하게 된다. 그리고 선택된 각 입력은 클럭에 동기되어 D플립플롭에 의해 왼쪽에서 오른쪽으로 데이터를 이동시키게 된다. 그리고 다운신호가 입력되면(UP=0, DOWN=1) 각 멀티플렉서는 1번 입력을 선택하게 되어 위의 경우와 반대의 동작, 즉 오른쪽에서 왼쪽으로 데이터를 이동시킨다.
7비트 양방향성 시프트 레지스터(80) 역시 상기한 동작과 동일한 동작을 한다. 5비트트 양방향성 시프트 레지스터(70)와 7비트 양방향성 시프트 레지스터(80)의 차이점은 5비트 양방향성 시프트 레지스터(70)는 5비트의 데이터를 좌우로 이동시키며, 7비트 양방향성 시프트 레지스터(80)는 7비트의 데이터를 좌우로 이동시키는 차이점이 있다.
상기한 모든 동작은 단일 패키지 구성체 내에서 일어나는 회로의 동작이며 제2도에서와 같이 설계상 뮤팅회로를 첨가해야 할 경우 양방향성 시프트 레지스터(70), (80)와 감쇄회로(100)사이에 논리 게이트를 사용하여 뮤팅회로부(110)를 구성한다.
부연하여, 제2도의 전체 구성에 대한 동작을 설명한다.
제2도에서 우선 5비트 양방향성 시프트 레지스터(70)의 경우만 고려해 보면, 프리세트 신호가 00100 일 때, 업(up=1, down=0) 펄스에 동기된 클럭 펄스가 인가되면, 00100-00010-00001과 같이 왼쪽에서 오른쪽의 순서로 데이터가 이동이 되고, 다운신호(up=0, down=1)가 인가 될 경우, 00100-01000-10000과 같이 오른쪽에서 왼쪽의 순서로 데이터가 이동이 된다.
7비트 양방향성 시프트 레지스터(80)는, 5비트트 양방향성 레지스터(70)의 출력(x5)의 제어데이터를 클럭 펄스의 입력으로 받아 상기한 바와 동일한 방법으로, 초기치가 0001000이라면 업신호 인가시 0001000-0000100-0000010과 같이 왼쪽에서 오른쪽의 순서로 데이터의 이동이 일어나고, 다운신호 인가시 0001000-0010000-0100000과 같이 오른쪽에서 왼쪽의 순서로 데이터의 이동이 일어난다. 이러한 출력(x1-x5, y1-y7)은 논리 게이트로 구성된 뮤팅회로로 입력된다. 이 뮤팅회로의 구성을 보면 1번 게이트와 6번 게이트는 오아 게이트로서 뮤팅 신호와 관계없이 감쇄회로에 데이터 입력이 공급됨을 알 수 있으며, 이것은 또한 뮤팅회로부(110)가 동작시에도 최소 볼륨을 유지할 수 있음을 의미한다. 그리고 오아 게이트(111, 116)를 제외한, 앤드 게이트(112-115, 117-122)에 인버터 게이트(101)와 공통으로 묶여 있어 뮤팅 신호(MUTE)가 인가되기 전에 항상 1의 상태로 유지하게 되며, x2-x5, y2-y7의 어떤 출력이 1이 들어와도 게이트를 통과할 수 있도록(게이트가 열려있는 상태) 여건을 만들어 준다. 그러나 사용자가 뮤팅(음소거)을 원하여 뮤팅 신호(Mute=1, High)를 인가 하였을 경우(인버터를 통하여 0이 됨) 오아 게이트(111, 116)만을 제외한(최소 볼륨을 유지하는 상태) 남은 앤드 게이트 모두는 디세이블 상태가 되며, x2-x5, y2-y7의 어떤 출력이 1이 들어와도 게이트를 통과할 수 없도록 한다. 이렇게 뮤팅회로를 통과한 데이터(x1-x5, y1-y7)는 감쇄회로로 입력되어 데이터 래치회로, 아나로그 스위치, 어레이 저항 등을 거쳐 아나로그 신호를 0dB에서 -66dB까지 1스텝당 2dB씩 제어한다.
이상에서와 같이 이 발명의 실시예에서, 종래에는 주변 회로로 구성했던 뮤팅회로를 IC내부에 집적이 가능함으로 인하여, 인쇄 회로 기판상의 소자수를 줄일수 있으며, 종래의 동작상의 불안한 요소(소자의 동작 특성, 외부 잡음과 같은) 들을 감소 시킬 수 있으며, 패키지 내부에서 논리 게이트를 이용하여 제어데이터 자체를 제어함으로써 종래의 기술보다는 양질의 아나로그 신호를 얻을 수 있는 효과를 가진, 뮤팅회로를 내장한 디지탈 볼륨 제어장치를 제공할 수 있으며, 이 발명의 이러한 효과는 오디오 제품이나 음향기기가 내장된 가전 제품, 특히 텔레비젼에 대한 볼륨 제어 부분에서 폭넓게 이용될 수 있다.

Claims (4)

  1. 외부의 업신호와 다운신호를 입력받아, 상기 업다운신호를 클럭 신호에 대한 인에이블 신호로 하여, 외부에서 업다운신호가 입력되는 동안 인에이블 되어 상기 클럭 신호를 출력하는 클럭 동기 회로부와, 상기 업신호와 다운신호를 입력받고, 상기 클럭 신호를 입력받아 업신호 입력시에는 왼쪽에서 오른쪽으로 데이터가 이동이 되고, 다운신호 입력시에는 오른쪽에서 왼쪽으로 데이터가 이동하도록 하여 제어데이터를 출력하도록 하는 양방향성 시프트 레지스터부와, 상기한 양방향성 시프트 레지스터로부터 상기 제어데이터를 입력받아 외부에서 뮤트신호가 인가될 경우, 상기 양방향성 시프트 레지스터부의 출력인 제어데이터를 최소의 아나로그 신호를 유지할 수 있는 제어데이터 신호를 제외한 나머지 데이터는 디세이블하는 뮤팅회로부와, 외부에서 입력되는 아나로그 신호를 상기 양방향성 시프트 레지스터부에서 상기 뮤팅회로를 통하여 입력되는 상기 제어데이터를 이용하여 아나로그 신호를 가감하거나 외부 뮤트신호 인가시 상기 뮤팅회로부의 제어를 받아 최소의 아나로그 신호를 출력하는 감쇄회로부로 이루어지는 것을 특징으로 하는 뮤팅회로를 내장한 디지탈 볼륨 제어장치.
  2. 제1항에 있어서, 상기 클럭 동기 회로는 업신호를 입력받고 하고, 다운신호를 입력받아 출력하는 오아 게이트(61)와, 오아 게이트(61)의 출력을 입력받고, 클럭 신호를 입력받아 출력하는 앤드 게이트(62)로 이루어지는 것을 특징으로 하는 뮤팅회로를 내장한 디지탈 볼륨 제어장치,
  3. 제1항에 있어서, 상기 양방향성 시프트 레지스터부는, 상기 외부의 업다운신호를 입력받고, 상기 클럭 신호를 입력받아 2데시벨 단계로 상기 아나로그 신호를 제어하는 제어데이터를 출력하는 5비트 양방향성 시프트 레지스터와, 상기 외부의 업다운신호를 입력받고, 상기 클럭 신호를 입력받아 10데시벨 단계로 상기 아나로그 신호를 제어하는 제어데이터를 출력하는 7비트 양방향성 시프트 레지스터로 이루어지는 것을 특징으로 하는 뮤팅회로를 내장한 디지탈 볼륨 제어장치.
  4. 제1항에 있어서, 상기 뮤팅회로부는, 뮤트신호를 입력받는 인버터 게이트와, 상기 뮤트신호를 입력받고, 상기 양방향성 시프트 레지스터부의 출력 제어데이터를 입력받아, 상기 뮤트신호를 제1입력으로 하고, 상기 제어데이터를 제2 입력으로 하여 출력하는 오아 게이트와, 상기 인버터 게이트의 출력을 입력받고, 상기 양방향성 시프트 레지스터부의 출력 제어 데이타를 입력받아, 상기 인버터 게이트의 출력을 제1 입력으로 하고, 상기 출력 제어데이터를 제2입력으로 하여 출력하는 앤드 게이트군으로 이루어지는 것을 특징으로 하는 뮤팅회로를 내장한 디지탈 볼륨 제어장치.
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