KR0157771B1 - Asic의 카운터 테스트 장치 - Google Patents

Asic의 카운터 테스트 장치

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Abstract

본 발명은 ASIC내에 구비된 카운터의 정상동작 여부를 테스트하는 ASIC의 카운터 테스트 장치에 관한 것이다.
종래의 방식으로 ASIC의 카운터를 테스트하는 경우 카운터(12)의 최종 출력포트(QD)를 토글테스트 하기 위해서는 클럭을 4096번 만큼 인가 하여야만 되므로 카운터를 테스트하는 데에 있어 많은 시간이 소요되어 대량의 ASIC을 생산하는 경우 생산성이 저하되는 문제점이 있었다.
본발명은 ASIC의 카운터 회로를 테스트하는 경우 기본클럭을 8개만 인가하면 되므로 ASIC의 카운터 회로를 고속으로 테스트 할수있어 대량의 ASIC을 생산하는 경우 생산성을 향상 시킬수 있다.

Description

ASIC의 카운터 테스트 장치
제1도는 종래 ASIC의 카운터 테스트 방식을 설명 하기위한 회로도.
제2도는 본 발명에 따른 ASIC의 카운터 테스트 장치를 도시한 회로도.
제3도는 제2도에 도시된 클럭 체배부의 상세 회로도.
제4도는 클럭 체배부의 동작을 설명 하기위한 타이밍도.
제5도는 제2도에 도시된 ASIC내의 카운터 회로도.
제6도는 본 발명에 따른 ASIC의 카운터 테스트 장치에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
20 : 클럭체배부 30 : 멀티플렉서
40 : 카운터 회로
본 발명은 ASIC(Application Specific Integrated Circuit)내에 구비된 카운터를 테스트하는 ASIC의 카운터 테스트장치에 관한 것으로, 특히 ASIC내의 카운터가 정상적으로 동작 하는지의 여부를 고속으로 테스트 하도록 ASIC의 카운터 테스트장치에 관한 것이다.
일반적으로, ASIC은 사용자의 요구에 따라 여러가지 형태의 회로를 구현하는데에 있어 널리 사용되고 있다.
ASIC내에 다단 카운터가 구비되어 있는 경우, 해당 다단 카운터가 정상적으로 동작하는지의 여부를 테스트 해야되는데, 종래 ASIC의 카운터 테스트 방식을 제1도를 참조하여 설명한다.
제1도에 도시된 바와같이 ASIC내에는 카운터(10-12)로 이루어진 다단 카운터가 구비되는데, 각 카운터(10-12)에 구비되어 있는 입력포트와 출력포트 중에서, 입력포트(ENT, ENP)는 카운터(10-12)를 인에이블시키기 위한 인에이블신호를 입력하는 포트이고, 입력포트(A-D)는 카운트 초기값을 카운터(10-12)에 입력하기 위한 포트이고, 입력포트(LD)는 입력포트(A-D)에 인가되는 카운트 시작값을 카운터(10-12)에 입력시키기 위한 로드신호를 입력하는 포트이고, 출력포트(QA-QD)는 카운트값을 출력하는 포트이고, 출력포트(RCO)는 설정된 소정의 카운트값에 도달했을 때 발생되는 케리(Carry)신호를 출력하기 위한 포트이다.
카운터(10)의 입력포트(LD,ENT,ENP)에는 전원(Vcc)이 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(10)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되고, 카운터(10)의 출력포트(Rco)는 카운터(11)의 입력포트(ENT,ENP)에 접속된다. 또한, 카운터(11)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(11)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되며, 카운터(11)의 출력포트(Rco)는 카운터(12)의 입력포트(ENT,ENP)에 접속된다. 카운터(12)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(12)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력된다. 그리고, 카운터(10-12)의 입력포트(CLR)에는 리세트신호가 입력되고, 카운터(10-12)의 입력포트(CLK)에는 클럭이 입력된다.
리세트신호가 하이레벨로 입력된후 클럭을 15번 인가하면 카운터(10)의 출력포트(QA-QD)는 0으로부터 F(16진수)까지의 카운트값을 출력하며, 15번째 클럭에서 카운터(10) 출력포트(QA)가 로우레벨로 부터 하이레벨로 변화되는 시점에서 카운터(10)의 출력포트(Rco)를 통해 출력된 캐리신호가 카운터(11)의 입력포트(ENT,ENP)에 입력되어 카운터(11)를 인에이블 시킴으로써 카운터(11)가 동작 하게된다. 이상과 같이 클럭을 계속 인가하면 카운터(12)의 최종 출력포트(QD)가 로우레벨로 부터 하이레벨로 변화하게 된다.
이와같은 종래의 방식으로 ASIC의 카운터를 테스트하는 경우 카운터(12)의 최종 출력포트(QD)를 토글테스트 하기 위해서는 클럭을 4096번 만큼 인가 하여야만 되므로 카운터를 테스트하는 데에 있어 많은 시간이 소요되며 대량의 ASIC을 생산하는 경우 생산성이 저하되는 문제점이 있다.
본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, ASIC내의 카운터가 정상적으로 동작 하는지의 여부를 고속으로 시뮬레이션(가상모의) 테스트 하도록 함으로써 생산성을 향상 시키도록 하는 ASIC의 카운터 테스트 장치를 제공하는 데에 목적이 있다.
이와같은 목적을 달성하기 위하여, 본 발명은 ASIC내에 구비된 카운터의 정상동작 여부를 테스트하는 ASIC의 카운터 테스트 장치에 있어서, 제1클럭과 리세트신호를 인가받아 상기 제1클럭보다 2배의 속도를 갖는 제2클럭을 출력하는 클럭체배부와; 상기 제1클럭과 제2클럭을 인가받아 테스트 모드신호에 따라 상기 제1클럭 및 제2클럭중의 하나를 선택하여 출력하는 멀티플렉서와; 상기 테스트 모드신호, 상기 멀티플렉서로 부터의 클럭 및 상기 리세트신호를 인가받아 정상동작 과 테스트 모드동작중 하나의 동작을 수행하는 ASIC내의 카운터회로를 포함하는 것을 특징으로 하는 ASIC의 카운터 테스트 장치를 제공한다.
이하 첨부된 도면을 참조하여 본발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 따른 ASIC의 카운터 테스트 장치를 도시한 회로도이고, 제3도는 제2도에 도시된 클럭 체배부의 상세 회로도이고, 제4도는 클럭 체배부의 동작을 설명 하기위한 타이밍도이며, 제5도는 제2도에 도시된 ASIC내의 카운터 회로도이며, 제6도는 본 발명에 따른 ASIC의 카운터 테스트 장치에 대한 동작 타이밍도이다.
본 발명에 따른 ASIC의 카운터 테스트 장치는 제2도에 도시된 바와같이 클럭 체배부(20), 멀티플렉서(30) 및 카운터회로(40)를 구비하여 이루어 진다. 클럭 체배부(20)는 입력포트(CLKIN)에 인가된 기본클럭(CLK1)과 입력포트(RESET)에 인가된 리세트신호(RST)에 따라 출력포트(CLKX2)를 통해 클럭(CLK2)를 출력 하는데, 클럭(CLK2)은 기본클럭(CLK1)보다 2배의 주파수를 갖는다. 멀티플렉서(30)는 입력포트(A)에 기본클럭(CLK1)을 인가받고 입력포트(B)에 클럭(CLK2)을 인가받아, 입력포트(S)에 인가된 테스트 모드신호(TM)에 따라 기본클럭(CLK1)과 클럭(CLK2)중의 하나를 선택하여 출력포트(Y)를 통해 카운터회로(40)측에 출력한다. 카운터회로(40)는 클럭, 테스트 모드신호(TM) 및 리세트신호(RST)를 인가받아 동작하여 동작결과신호를 출력한다.
클럭체배부(20)는 제3도에 도시된 바와같이 지연부(21), 인버터(22), D플립플롭(23) 및 XNOR게이트(24;Exclusive NOR gate)를 구비하여 이루어진다. 지연부(21)는 다수의 인버터(INV)를 구비하여 이루어지며, D플립플롭(23)의 출력포트(Q)로 부터 인가되는 신호(SIG1)를 지연시켜 인버터(22)측에 출력하며, 인버터(22)는 지연부(21)로 부터 인가되는 신호를 반전시켜 신호(SIG2)로서 D플립플롭(23)의 입력포트(D)와 XNOR게이트(24)의 입력포트측에 출력한다. XNOR게이트(24)는 인가받은 기본클럭(CLK1)과 신호(SIG2)를 XNOR 연산처리 하여 D플립플롭(23)의 입력포트(CLK)와 멀티플렉서(30)의 입력포트(B)측에 클럭(CLK2)로서 출력하며, D플립플롭(23)은 입력포트(D)에 신호(SIG2)를 인가받고, 입력포트(CLK)에 클럭(CLK2)를 인가받고, 입력포트(CLR)에 리세트신호(RST)를 인가받아 동작하여 출력포트(Q)를 통해 신호(SIG1)를 출력한다.
클럭체배부(20)의 동작을 제4도의 타이밍도를 참조하여 설명한다.
XNOR게이트(24)의 입력포트에 기본클럭(CLK1)이 인가되고 D플립플롭(23)의 입력포트(CLR)에 인가되는 리세트신호(RST)가 로우레벨로 부터 하이레벨로 전환되는 경우에 D플립플롭(23)의 출력포트(Q)를 통해 출력된 신호(SIG1)는 지연부(21)에 의하여 소정시간 지연되어 인버터(22)에 인가되고, 이 인버터(22)는 지연부(21)로 부터 인가된 신호를 반전시켜 신호(SIG2)로서 D플립플롭(23)의 입력포트(D)와 XNOR게이트(24)의 입력포트측에 출력한다. XNOR게이트(24)는 두 입력포트에 인가된 신호가 모두 하이레벨이거나 로우레벨인 경우에만 출력포트를 통해 하이레벨 신호를 출력하므로, XNOR게이트(24)는 기준클럭(CLK1)의 상승점이나 하강점에서 새로운 클럭(CLK2)을 출력하는데(제4도 참조) XNOR게이트(24)의 출력클럭(CLK2)은 기본클럭(CLK1)보다 2배 빠른 속도를 가지며 클럭(CLK2)의 듀티사이클(Duty Cycle)은 지연부(21)의 지연시간을 조절함으로써 조절할수 있다.
ASIC내에 구비되는 카운터 회로(40)는 제5도에 도시된 바와같이 카운터(41-43)와 OR게이트(44,45)를 구비하여 이루어진다. 카운터(41)의 입력포트(LD,ENT,ENP)에는 전원(Vcc)가 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(41)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되고, 카운터(41)의 출력포트(Roc)는 OR게이트(44)를 통해 카운터(42)의 입력포트(ENT,ENP)에 접속된다. 또한, 카운터(42)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(42)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되며, 카운터(42)의 출력포트(Roc)는 OR게이트(45)를 통해 카운터(43)의 입력포트(ENT,ENP)에 접속된다. 카운터(43)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(43)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력된다. 그리고, 카운터(41-43)의 입력포트(CLR)에는 리세트신호(RST) 가 입력되고, 카운터(41-43)의 입력포트(CLK)에는 클럭(CLK)이 입력된다. OR게이트(44)에는 테스트 모드신호(TM)와 카운터(41)의 출력포트(Roc)로 부터 출력된 신호가 입력되는데, OR게이트(44)는 두 입력포트를 통해 인가받은 신호를 OR 연산처리하여 카운터(42)의 입력포트(ENT,ENP)측에 출력한다. 또한, OR게이트(45)에는 테스트 모드신호(TM)와 카운터(42)의 출력포트(Roc)로 부터 출력된 신호가 입력되는데, OR게이트(45)는 두 입력포트를 통해 인가받은 신호를 OR 연산처리하여 카운터(43)의 입력포트(ENT,ENP)측에 출력한다.
카운터 회로(40)는 정상적인 상태에서는 12비트 카운터로서의 동작을 수행하고, 테스트 모드상태에서는 각 카운터(41-43)가 독립된 4비트 카운터로서의 동작을 수행하게 되는데, 이와같은 동작은 OR게이트(44,45)에 의하여 구현 가능하게된다.
정상상태에서(테스트 모드신호(TM)가 로우레벨 인경우), 멀티플렉서(30)는 입력포트(S)에 로우레벨의 모드선택신호(TM)가 인가됨에 따라 기본클럭(CLK1)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 카운터 회로(40)가 12비트 카운터로서의 동작을 수행하게 한다. 리세트신호가 하이레벨로 입력된후 클럭을 15번 인가하면 카운터(41)의 출력포트(QA-QD)는 0으로부터 F(16진수)로 변화되어 출력되며, 15번째 클럭에서 카운터(41)의 출력포트(QA)가 로우레벨로 부터 하이레벨로 변화되는 시점에서 카운터(41)의 출력포트(Roc)를 통해 출력된 신호가 카운터(42)의 입력포트(ENT,ENP)에 입력되어 카운터(42)를 인에이블 시킴으로써 카운터(42)가 동작 하게된다. 이상과 같이 계속 인가하면 카운터(43)의 최종 출력포트(QD)가 로우레벨로 부터 하이레벨로 변화하게 된다.
테스트 모드상태에서(테스트 모드신호(TM)가 하이레벨 인경우), OR게이트(44,45)는 하이레벨신호를 출력하여 카운터(42,43)를 독립된 4비트 카운터로서의 동작을 할수있도록 하여 준다. 이때 멀티플렉서(30)는 입력포트(S)에 하이레벨의 모드선택신호(TM)가 인가됨에 따라 클럭체배부(20)로 부터의 클럭(CLK2)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 각 카운터(41-43)를 정상시 보다 2배 빠른 속도로 동작 시킨다.
즉, 제6도에 도시된 바와같이, 로우레벨의 테스트 모드신호(TM)가 인가되는 정상상태에서는 멀티플렉서(30)는 입력포트(S)에 로우레벨의 모드선택신호(TM)가 인가됨에 따라 기본클럭(CLK1)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 카운터 회로(40)가 12비트 카운터로서의 동작을 수행하여 결과출력(OT)를 출력하게 한다. 또한, 하이레벨의 테스트 모드신호(TM)가 인가되는 테스트 모드에서는 OR게이트(44,45)가 하이레벨신호를 출력하여 카운터(42,43)를 독립된 4비트 카운터로서의 동작을 할수있도록 하여주어 각 카운터(41-43)가 독립된 4비트 카운터로서의 동작을 할수있도록 하여주며, 멀티플렉서(30)는 입력포트(S)에 하이레벨의 모드선택신호(TM)가 인가됨에 따라 클럭체배부(20)로 부터의 클럭(CLK2)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 각 카운터(41-43)를 정상시 보다 2배 빠른 속도로 동작 시킴으로써 결과출력(OT)를 출력하게 되는데, 카운터 회로(40)에 대한 테스트는 8개의 기본클럭(CLK1)이 인가되는 시간동안 수행된다. 시험 작업자는 결과출력(OT)를 확인하여 카운터 회로(40)의 정상동작 여부를 확인 할수있게 된다.
이상 설명한 바와같이, 종래에는 ASIC의 카운터 회로를 테스트하는 경우 기본클럭을 4096개 만큼 인가해야 하므로 ASIC의 카운터 회로를 테스트하는 데에있어 많은 시간이 소요되어 대량의 ASIC을 생산하는 경우 생산성이 저하되는 문제점이 있었으나, 본발명은 ASIC의 카운터 회로를 테스트하는 경우 기본클럭을 8개만 인가하면 되므로 ASIC의 카운터 회로를 고속으로 테스트 할수있어 대량의 ASIC을 생산하는 경우 생산성을 향상 시킬수 있게 된다.

Claims (4)

  1. ASIC내에 구비된 카운터의 정상동작 여부를 테스트하는 ASIC의 카운터 테스트 장치에 있어서, 제1클럭(CLK1)과 리세트신호(RST)를 인가받아 상기 제1클럭(CLK1)보다 2배의 속도를 갖는 제2클럭(CLK2)을 출력하는 클럭체배부(20)와; 상기 제1클럭(CLK1)과 제2클럭(CLK2)을 인가받아 테스트 모드신호(TM)에 따라 상기 제1클럭(CLK1) 및 제2클럭(CLK2)중의 하나를 선택하여 출력하는 멀티플렉서(30)와; 상기 테스트 모드신호(TM), 상기 멀티플렉서(30)로 부터의 클럭 및 상기 리세트신호(RST)를 인가받아 정상동작 과 테스트 모드동작중 하나의 동작을 수행하는 ASIC내의 카운터회로(40)를 포함하는 것을 특징으로 하는 ASIC의 카운터 테스트 장치.
  2. 제1항에 있어서, 상기 클럭체배부(20)는 인가받은 제1신호(SIG1)를 소정시간 동안 지연시키는 지연부(21)와; 상기 지연부(21)로 부터 인가되는 제1신호(SIG1)를 반전시켜 제2신호(SIG2)로서 출력하는 인버터(22)와; 상기 제1클럭(CLK1)과 제2신호(SIG2)를 XNOR 연산처리하여 상기 제2클럭(CLK2)으로서 출력하는 XNOR게이트(24)와; 입력포트(D)에 상기 인버터(22)로 부터의 제2신호(SIG2)를 인가받고, 입력포트(CLK)에 상기 XNOR게이트(24)로 부터의 제2클럭(CLK2)을 인가받고, 입력포트(CLR)에 상기 리세트신호(RST)를 인가받아, 출력포트(Q)를 통해 상기 지연부(21)측에 제1신호(SIG1)를 출력하는 D플립플롭(23)을 구비하는 것을 특징으로 하는 ASIC의 카운터 테스트 장치.
  3. 제2항에 있어서, 상기 지연부(21)는 다수의 인버터(INV)를 직렬 접속하여 구성되는 것을 특징으로 하는 ASIC의 카운터 테스트 장치.
  4. 제1항에 있어서, 상기 ASIC내의 카운터회로(40)는 전단 카운터의 출력포트(Roc)로 부터 인가되는 신호와 상기 테스트 모드신호(TM)를 OR 연산처리하여 다음단 카운터의 입력포트(ENT,ENP)측에 출력하는 OR게이트를 각 카운터의 사이에 하나씩 구비하는 것을 특징으로 하는 ASIC의 카운터 테스트 장치.
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* Cited by examiner, † Cited by third party
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