KR0157771B1

KR0157771B1 - Counter test device of asic

Info

Publication number: KR0157771B1
Application number: KR1019950004723A
Authority: KR
Inventors: 주정호
Original assignee: 이홍순; 주식회사삼보컴퓨터
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 1998-11-16
Also published as: KR960035250A

Abstract

본 발명은 ASIC내에 구비된 카운터의 정상동작 여부를 테스트하는 ASIC의 카운터 테스트 장치에 관한 것이다.The present invention relates to a counter test apparatus of an ASIC for testing whether a counter provided in an ASIC operates normally.

종래의 방식으로 ASIC의 카운터를 테스트하는 경우 카운터(12)의 최종 출력포트(QD)를 토글테스트 하기 위해서는 클럭을 4096번 만큼 인가 하여야만 되므로 카운터를 테스트하는 데에 있어 많은 시간이 소요되어 대량의 ASIC을 생산하는 경우 생산성이 저하되는 문제점이 있었다.When testing the counter of the ASIC according to the conventional method, since the clock has to be applied 4096 times to toggle the final output port (QD) of the counter 12, a large amount of time is required to test the counter. There was a problem that the productivity is lowered when producing.

본발명은 ASIC의 카운터 회로를 테스트하는 경우 기본클럭을 8개만 인가하면 되므로 ASIC의 카운터 회로를 고속으로 테스트 할수있어 대량의 ASIC을 생산하는 경우 생산성을 향상 시킬수 있다.When the counter circuit of the ASIC is tested, the present invention requires only 8 basic clocks to test the counter circuit of the ASIC at high speed, thereby improving productivity when producing a large number of ASICs.

Description

ASIC counter test device

제1도는 종래 ASIC의 카운터 테스트 방식을 설명 하기위한 회로도.1 is a circuit diagram illustrating a counter test method of a conventional ASIC.

제2도는 본 발명에 따른 ASIC의 카운터 테스트 장치를 도시한 회로도.2 is a circuit diagram showing a counter test apparatus of an ASIC according to the present invention.

제3도는 제2도에 도시된 클럭 체배부의 상세 회로도.3 is a detailed circuit diagram of the clock multiplier shown in FIG.

제4도는 클럭 체배부의 동작을 설명 하기위한 타이밍도.4 is a timing diagram for explaining the operation of the clock multiplier.

제5도는 제2도에 도시된 ASIC내의 카운터 회로도.5 is a counter circuit diagram in the ASIC shown in FIG.

제6도는 본 발명에 따른 ASIC의 카운터 테스트 장치에 대한 동작 타이밍도.6 is an operation timing diagram for the counter test apparatus of the ASIC according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 클럭체배부 30 : 멀티플렉서20: clock multiplication 30: multiplexer

40 : 카운터 회로40: counter circuit

본 발명은 ASIC(Application Specific Integrated Circuit)내에 구비된 카운터를 테스트하는 ASIC의 카운터 테스트장치에 관한 것으로, 특히 ASIC내의 카운터가 정상적으로 동작 하는지의 여부를 고속으로 테스트 하도록 ASIC의 카운터 테스트장치에 관한 것이다.The present invention relates to a counter test apparatus of an ASIC for testing a counter provided in an ASIC (Application Specific Integrated Circuit), and more particularly, to a counter test apparatus of an ASIC to test at high speed whether a counter in an ASIC operates normally.

일반적으로, ASIC은 사용자의 요구에 따라 여러가지 형태의 회로를 구현하는데에 있어 널리 사용되고 있다.In general, ASICs are widely used to implement various types of circuits according to user requirements.

ASIC내에 다단 카운터가 구비되어 있는 경우, 해당 다단 카운터가 정상적으로 동작하는지의 여부를 테스트 해야되는데, 종래 ASIC의 카운터 테스트 방식을 제1도를 참조하여 설명한다.When the multi-stage counter is provided in the ASIC, it is necessary to test whether the multi-stage counter operates normally. The counter test method of the conventional ASIC will be described with reference to FIG.

제1도에 도시된 바와같이 ASIC내에는 카운터(10-12)로 이루어진 다단 카운터가 구비되는데, 각 카운터(10-12)에 구비되어 있는 입력포트와 출력포트 중에서, 입력포트(ENT, ENP)는 카운터(10-12)를 인에이블시키기 위한 인에이블신호를 입력하는 포트이고, 입력포트(A-D)는 카운트 초기값을 카운터(10-12)에 입력하기 위한 포트이고, 입력포트(LD)는 입력포트(A-D)에 인가되는 카운트 시작값을 카운터(10-12)에 입력시키기 위한 로드신호를 입력하는 포트이고, 출력포트(QA-QD)는 카운트값을 출력하는 포트이고, 출력포트(RCO)는 설정된 소정의 카운트값에 도달했을 때 발생되는 케리(Carry)신호를 출력하기 위한 포트이다.As shown in FIG. 1, a multi-stage counter composed of counters 10-12 is provided in the ASIC. Among the input and output ports provided in each counter 10-12, the input ports ENT and ENP are provided. Is a port for inputting an enable signal for enabling the counter 10-12, the input port AD is a port for inputting an initial count value to the counter 10-12, and the input port LD is It is a port for inputting a load signal for inputting the count start value applied to the input port AD to the counter 10-12, and the output ports QA-QD are ports for outputting a count value, and an output port RCO. ) Is a port for outputting a carry signal generated when a predetermined count value is reached.

카운터(10)의 입력포트(LD,ENT,ENP)에는 전원(Vcc)이 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(10)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되고, 카운터(10)의 출력포트(Rco)는 카운터(11)의 입력포트(ENT,ENP)에 접속된다. 또한, 카운터(11)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(11)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되며, 카운터(11)의 출력포트(Rco)는 카운터(12)의 입력포트(ENT,ENP)에 접속된다. 카운터(12)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(12)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력된다. 그리고, 카운터(10-12)의 입력포트(CLR)에는 리세트신호가 입력되고, 카운터(10-12)의 입력포트(CLK)에는 클럭이 입력된다.The power supply Vcc is connected to the input ports LD, ENT, and ENP of the counter 10, and a high level signal is input. The input port AD of the counter 10 is grounded, and a low level signal is input. The output port Rco of the counter 10 is connected to the input ports ENT and ENP of the counter 11. In addition, the input port LD of the counter 11 is connected to a power supply Vcc to input a high level signal, and the input port AD of the counter 11 is grounded to input a low level signal. The output port Rco of (11) is connected to the input ports ENT and ENP of the counter 12. The input port LD of the counter 12 is connected to the power supply Vcc to receive a high level signal, and the input ports A-D of the counter 12 are grounded to receive a low level signal. The reset signal is input to the input port CLR of the counter 10-12, and the clock is input to the input port CLK of the counter 10-12.

리세트신호가 하이레벨로 입력된후 클럭을 15번 인가하면 카운터(10)의 출력포트(QA-QD)는 0으로부터 F(16진수)까지의 카운트값을 출력하며, 15번째 클럭에서 카운터(10) 출력포트(QA)가 로우레벨로 부터 하이레벨로 변화되는 시점에서 카운터(10)의 출력포트(Rco)를 통해 출력된 캐리신호가 카운터(11)의 입력포트(ENT,ENP)에 입력되어 카운터(11)를 인에이블 시킴으로써 카운터(11)가 동작 하게된다. 이상과 같이 클럭을 계속 인가하면 카운터(12)의 최종 출력포트(QD)가 로우레벨로 부터 하이레벨로 변화하게 된다.When the clock is applied 15 times after the reset signal is input to the high level, the output port QA-QD of the counter 10 outputs a count value from 0 to F (hexadecimal). 10) The carry signal output through the output port Rco of the counter 10 is input to the input ports ENT and ENP of the counter 11 when the output port QA changes from the low level to the high level. The counter 11 is operated by enabling the counter 11. As described above, if the clock is continuously applied, the final output port QD of the counter 12 changes from a low level to a high level.

이와같은 종래의 방식으로 ASIC의 카운터를 테스트하는 경우 카운터(12)의 최종 출력포트(QD)를 토글테스트 하기 위해서는 클럭을 4096번 만큼 인가 하여야만 되므로 카운터를 테스트하는 데에 있어 많은 시간이 소요되며 대량의 ASIC을 생산하는 경우 생산성이 저하되는 문제점이 있다.When testing the counter of the ASIC according to the conventional method, it is necessary to apply 4096 clocks to toggle the final output port (QD) of the counter 12, so it takes a lot of time to test the counter. There is a problem that productivity is lowered when producing ASIC.

본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, ASIC내의 카운터가 정상적으로 동작 하는지의 여부를 고속으로 시뮬레이션(가상모의) 테스트 하도록 함으로써 생산성을 향상 시키도록 하는 ASIC의 카운터 테스트 장치를 제공하는 데에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems described above, and provides a counter test apparatus for an ASIC that improves productivity by allowing a high speed simulation (virtual simulation) test whether a counter in an ASIC operates normally. It has a purpose.

이와같은 목적을 달성하기 위하여, 본 발명은 ASIC내에 구비된 카운터의 정상동작 여부를 테스트하는 ASIC의 카운터 테스트 장치에 있어서, 제1클럭과 리세트신호를 인가받아 상기 제1클럭보다 2배의 속도를 갖는 제2클럭을 출력하는 클럭체배부와; 상기 제1클럭과 제2클럭을 인가받아 테스트 모드신호에 따라 상기 제1클럭 및 제2클럭중의 하나를 선택하여 출력하는 멀티플렉서와; 상기 테스트 모드신호, 상기 멀티플렉서로 부터의 클럭 및 상기 리세트신호를 인가받아 정상동작 과 테스트 모드동작중 하나의 동작을 수행하는 ASIC내의 카운터회로를 포함하는 것을 특징으로 하는 ASIC의 카운터 테스트 장치를 제공한다.In order to achieve the above object, the present invention is a counter test apparatus of the ASIC for testing the normal operation of the counter provided in the ASIC, the first clock and the reset signal is applied twice the speed of the first clock A clock multiplier outputting a second clock having a second clock; A multiplexer configured to receive the first clock and the second clock and select one of the first clock and the second clock according to a test mode signal; And a counter circuit in an ASIC receiving the test mode signal, a clock from the multiplexer, and the reset signal to perform one of a normal operation and a test mode operation. do.

이하 첨부된 도면을 참조하여 본발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 따른 ASIC의 카운터 테스트 장치를 도시한 회로도이고, 제3도는 제2도에 도시된 클럭 체배부의 상세 회로도이고, 제4도는 클럭 체배부의 동작을 설명 하기위한 타이밍도이며, 제5도는 제2도에 도시된 ASIC내의 카운터 회로도이며, 제6도는 본 발명에 따른 ASIC의 카운터 테스트 장치에 대한 동작 타이밍도이다.2 is a circuit diagram showing a counter test apparatus of an ASIC according to the present invention, FIG. 3 is a detailed circuit diagram of the clock multiplier shown in FIG. 2, and FIG. 4 is a timing diagram for explaining the operation of the clock multiplier. 5 is a counter circuit diagram in the ASIC shown in FIG. 2, and FIG. 6 is an operation timing diagram for the counter test apparatus of the ASIC according to the present invention.

본 발명에 따른 ASIC의 카운터 테스트 장치는 제2도에 도시된 바와같이 클럭 체배부(20), 멀티플렉서(30) 및 카운터회로(40)를 구비하여 이루어 진다. 클럭 체배부(20)는 입력포트(CLKIN)에 인가된 기본클럭(CLK1)과 입력포트(RESET)에 인가된 리세트신호(RST)에 따라 출력포트(CLKX2)를 통해 클럭(CLK2)를 출력 하는데, 클럭(CLK2)은 기본클럭(CLK1)보다 2배의 주파수를 갖는다. 멀티플렉서(30)는 입력포트(A)에 기본클럭(CLK1)을 인가받고 입력포트(B)에 클럭(CLK2)을 인가받아, 입력포트(S)에 인가된 테스트 모드신호(TM)에 따라 기본클럭(CLK1)과 클럭(CLK2)중의 하나를 선택하여 출력포트(Y)를 통해 카운터회로(40)측에 출력한다. 카운터회로(40)는 클럭, 테스트 모드신호(TM) 및 리세트신호(RST)를 인가받아 동작하여 동작결과신호를 출력한다.The counter test apparatus of the ASIC according to the present invention includes a clock multiplier 20, a multiplexer 30, and a counter circuit 40 as shown in FIG. The clock multiplier 20 outputs the clock CLK2 through the output port CLKX2 according to the basic clock CLK1 applied to the input port CLKIN and the reset signal RST applied to the input port RESET. The clock CLK2 has twice the frequency of the basic clock CLK1. The multiplexer 30 receives a basic clock CLK1 at the input port A and a clock CLK2 at the input port B, and receives a basic clock CLK2 based on the test mode signal TM applied to the input port S. One of the clock CLK1 and the clock CLK2 is selected and output to the counter circuit 40 through the output port Y. The counter circuit 40 operates by receiving a clock, a test mode signal TM and a reset signal RST, and outputs an operation result signal.

클럭체배부(20)는 제3도에 도시된 바와같이 지연부(21), 인버터(22), D플립플롭(23) 및 XNOR게이트(24;Exclusive NOR gate)를 구비하여 이루어진다. 지연부(21)는 다수의 인버터(INV)를 구비하여 이루어지며, D플립플롭(23)의 출력포트(Q)로 부터 인가되는 신호(SIG1)를 지연시켜 인버터(22)측에 출력하며, 인버터(22)는 지연부(21)로 부터 인가되는 신호를 반전시켜 신호(SIG2)로서 D플립플롭(23)의 입력포트(D)와 XNOR게이트(24)의 입력포트측에 출력한다. XNOR게이트(24)는 인가받은 기본클럭(CLK1)과 신호(SIG2)를 XNOR 연산처리 하여 D플립플롭(23)의 입력포트(CLK)와 멀티플렉서(30)의 입력포트(B)측에 클럭(CLK2)로서 출력하며, D플립플롭(23)은 입력포트(D)에 신호(SIG2)를 인가받고, 입력포트(CLK)에 클럭(CLK2)를 인가받고, 입력포트(CLR)에 리세트신호(RST)를 인가받아 동작하여 출력포트(Q)를 통해 신호(SIG1)를 출력한다.As illustrated in FIG. 3, the clock multiplier 20 includes a delay unit 21, an inverter 22, a D flip-flop 23, and an XNOR gate 24. The delay unit 21 includes a plurality of inverters INV, delays the signal SIG1 applied from the output port Q of the D flip-flop 23, and outputs the delayed signal SIG1 to the inverter 22. The inverter 22 inverts the signal applied from the delay unit 21 and outputs the signal SIG2 to the input port D of the D flip-flop 23 and the input port side of the XNOR gate 24. The XNOR gate 24 performs an XNOR operation on the applied basic clock CLK1 and the signal SIG2 to perform an XNOR operation on the input port CLK of the D flip-flop 23 and the input port B of the multiplexer 30. Output as CLK2, and the D flip-flop 23 receives the signal SIG2 at the input port D, receives the clock CLK2 at the input port CLK, and resets the signal at the input port CLR. It operates by receiving the RST and outputs the signal SIG1 through the output port Q.

클럭체배부(20)의 동작을 제4도의 타이밍도를 참조하여 설명한다.The operation of the clock multiplier 20 will be described with reference to the timing diagram of FIG.

XNOR게이트(24)의 입력포트에 기본클럭(CLK1)이 인가되고 D플립플롭(23)의 입력포트(CLR)에 인가되는 리세트신호(RST)가 로우레벨로 부터 하이레벨로 전환되는 경우에 D플립플롭(23)의 출력포트(Q)를 통해 출력된 신호(SIG1)는 지연부(21)에 의하여 소정시간 지연되어 인버터(22)에 인가되고, 이 인버터(22)는 지연부(21)로 부터 인가된 신호를 반전시켜 신호(SIG2)로서 D플립플롭(23)의 입력포트(D)와 XNOR게이트(24)의 입력포트측에 출력한다. XNOR게이트(24)는 두 입력포트에 인가된 신호가 모두 하이레벨이거나 로우레벨인 경우에만 출력포트를 통해 하이레벨 신호를 출력하므로, XNOR게이트(24)는 기준클럭(CLK1)의 상승점이나 하강점에서 새로운 클럭(CLK2)을 출력하는데(제4도 참조) XNOR게이트(24)의 출력클럭(CLK2)은 기본클럭(CLK1)보다 2배 빠른 속도를 가지며 클럭(CLK2)의 듀티사이클(Duty Cycle)은 지연부(21)의 지연시간을 조절함으로써 조절할수 있다.When the basic clock CLK1 is applied to the input port of the XNOR gate 24 and the reset signal RST applied to the input port CLR of the D flip-flop 23 is switched from the low level to the high level. The signal SIG1 output through the output port Q of the D flip-flop 23 is applied to the inverter 22 after being delayed by the delay unit 21 for a predetermined time, and the inverter 22 is delay unit 21. Inverts the signal applied from the N / A signal and outputs the signal SIG2 to the input port D of the D flip-flop 23 and the input port of the XNOR gate 24. Since the XNOR gate 24 outputs a high level signal through the output port only when the signals applied to both input ports are high level or low level, the XNOR gate 24 rises or falls of the reference clock CLK1. At this point, the new clock CLK2 is output (see Fig. 4). The output clock CLK2 of the XNOR gate 24 is twice as fast as the basic clock CLK1 and the duty cycle of the clock CLK2 is determined. ) Can be adjusted by adjusting the delay time of the delay unit 21.

ASIC내에 구비되는 카운터 회로(40)는 제5도에 도시된 바와같이 카운터(41-43)와 OR게이트(44,45)를 구비하여 이루어진다. 카운터(41)의 입력포트(LD,ENT,ENP)에는 전원(Vcc)가 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(41)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되고, 카운터(41)의 출력포트(Roc)는 OR게이트(44)를 통해 카운터(42)의 입력포트(ENT,ENP)에 접속된다. 또한, 카운터(42)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(42)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력되며, 카운터(42)의 출력포트(Roc)는 OR게이트(45)를 통해 카운터(43)의 입력포트(ENT,ENP)에 접속된다. 카운터(43)의 입력포트(LD)는 전원(Vcc)에 접속됨으로써 하이레벨의 신호가 입력되고, 카운터(43)의 입력포트(A-D)는 접지됨으로써 로우레벨의 신호가 입력된다. 그리고, 카운터(41-43)의 입력포트(CLR)에는 리세트신호(RST) 가 입력되고, 카운터(41-43)의 입력포트(CLK)에는 클럭(CLK)이 입력된다. OR게이트(44)에는 테스트 모드신호(TM)와 카운터(41)의 출력포트(Roc)로 부터 출력된 신호가 입력되는데, OR게이트(44)는 두 입력포트를 통해 인가받은 신호를 OR 연산처리하여 카운터(42)의 입력포트(ENT,ENP)측에 출력한다. 또한, OR게이트(45)에는 테스트 모드신호(TM)와 카운터(42)의 출력포트(Roc)로 부터 출력된 신호가 입력되는데, OR게이트(45)는 두 입력포트를 통해 인가받은 신호를 OR 연산처리하여 카운터(43)의 입력포트(ENT,ENP)측에 출력한다.The counter circuit 40 provided in the ASIC is provided with counters 41-43 and OR gates 44 and 45 as shown in FIG. The power supply Vcc is connected to the input ports LD, ENT, and ENP of the counter 41, and a high level signal is input. The input port AD of the counter 41 is grounded, and a low level signal is input. The output port Roc of the counter 41 is connected to the input ports ENT and ENP of the counter 42 through the OR gate 44. In addition, the input port LD of the counter 42 is connected to the power supply Vcc to input a high level signal, and the input port AD of the counter 42 is grounded to input a low level signal. The output port Roc of 42 is connected to the input ports ENT and ENP of the counter 43 through the OR gate 45. The input port LD of the counter 43 is connected to a power supply Vcc to input a high level signal, and the input ports A-D of the counter 43 are grounded to input a low level signal. The reset signal RST is input to the input ports CLR of the counters 41-43, and the clock CLK is input to the input port CLK of the counters 41-43. The OR gate 44 receives a signal output from the test mode signal TM and the output port Roc of the counter 41. The OR gate 44 OR-processes the signals received through the two input ports. To the input port (ENT, ENP) of the counter 42. In addition, a signal output from the test mode signal TM and the output port Roc of the counter 42 is input to the OR gate 45, and the OR gate 45 ORs the signals applied through the two input ports. Arithmetic processing is performed and output to the input port (ENT, ENP) of the counter 43.

카운터 회로(40)는 정상적인 상태에서는 12비트 카운터로서의 동작을 수행하고, 테스트 모드상태에서는 각 카운터(41-43)가 독립된 4비트 카운터로서의 동작을 수행하게 되는데, 이와같은 동작은 OR게이트(44,45)에 의하여 구현 가능하게된다.The counter circuit 40 performs an operation as a 12-bit counter in a normal state, and each counter 41-43 performs an operation as an independent 4-bit counter in a test mode state. 45) can be implemented.

정상상태에서(테스트 모드신호(TM)가 로우레벨 인경우), 멀티플렉서(30)는 입력포트(S)에 로우레벨의 모드선택신호(TM)가 인가됨에 따라 기본클럭(CLK1)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 카운터 회로(40)가 12비트 카운터로서의 동작을 수행하게 한다. 리세트신호가 하이레벨로 입력된후 클럭을 15번 인가하면 카운터(41)의 출력포트(QA-QD)는 0으로부터 F(16진수)로 변화되어 출력되며, 15번째 클럭에서 카운터(41)의 출력포트(QA)가 로우레벨로 부터 하이레벨로 변화되는 시점에서 카운터(41)의 출력포트(Roc)를 통해 출력된 신호가 카운터(42)의 입력포트(ENT,ENP)에 입력되어 카운터(42)를 인에이블 시킴으로써 카운터(42)가 동작 하게된다. 이상과 같이 계속 인가하면 카운터(43)의 최종 출력포트(QD)가 로우레벨로 부터 하이레벨로 변화하게 된다.In the normal state (when the test mode signal TM is low level), the multiplexer 30 selects the basic clock CLK1 by applying the low level mode selection signal TM to the input port S. It is applied to the input port CLK side of the counters 41-43 to cause the counter circuit 40 to operate as a 12-bit counter. When the clock is applied 15 times after the reset signal is input to the high level, the output port QA-QD of the counter 41 is changed from 0 to F (hexadecimal) and outputted. The counter 41 at the 15th clock is output. When the output port QA is changed from the low level to the high level, a signal output through the output port Roc of the counter 41 is input to the input ports ENT and ENP of the counter 42, The counter 42 is operated by enabling the 42. If the application is continued as described above, the final output port QD of the counter 43 is changed from the low level to the high level.

테스트 모드상태에서(테스트 모드신호(TM)가 하이레벨 인경우), OR게이트(44,45)는 하이레벨신호를 출력하여 카운터(42,43)를 독립된 4비트 카운터로서의 동작을 할수있도록 하여 준다. 이때 멀티플렉서(30)는 입력포트(S)에 하이레벨의 모드선택신호(TM)가 인가됨에 따라 클럭체배부(20)로 부터의 클럭(CLK2)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 각 카운터(41-43)를 정상시 보다 2배 빠른 속도로 동작 시킨다.In the test mode (when the test mode signal TM is high level), the OR gates 44 and 45 output high level signals to allow the counters 42 and 43 to operate as independent 4-bit counters. . At this time, the multiplexer 30 selects the clock CLK2 from the clock multiplier 20 as the high level mode selection signal TM is applied to the input port S to input the counters 41-43. It is applied to the port CLK to operate each counter 41-43 at a speed twice as fast as normal.

즉, 제6도에 도시된 바와같이, 로우레벨의 테스트 모드신호(TM)가 인가되는 정상상태에서는 멀티플렉서(30)는 입력포트(S)에 로우레벨의 모드선택신호(TM)가 인가됨에 따라 기본클럭(CLK1)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 카운터 회로(40)가 12비트 카운터로서의 동작을 수행하여 결과출력(OT)를 출력하게 한다. 또한, 하이레벨의 테스트 모드신호(TM)가 인가되는 테스트 모드에서는 OR게이트(44,45)가 하이레벨신호를 출력하여 카운터(42,43)를 독립된 4비트 카운터로서의 동작을 할수있도록 하여주어 각 카운터(41-43)가 독립된 4비트 카운터로서의 동작을 할수있도록 하여주며, 멀티플렉서(30)는 입력포트(S)에 하이레벨의 모드선택신호(TM)가 인가됨에 따라 클럭체배부(20)로 부터의 클럭(CLK2)을 선택하여 각 카운터(41-43)의 입력포트(CLK)측에 인가하여 각 카운터(41-43)를 정상시 보다 2배 빠른 속도로 동작 시킴으로써 결과출력(OT)를 출력하게 되는데, 카운터 회로(40)에 대한 테스트는 8개의 기본클럭(CLK1)이 인가되는 시간동안 수행된다. 시험 작업자는 결과출력(OT)를 확인하여 카운터 회로(40)의 정상동작 여부를 확인 할수있게 된다.That is, as shown in FIG. 6, in the normal state in which the low level test mode signal TM is applied, the multiplexer 30 is applied as the low level mode selection signal TM is applied to the input port S. FIG. The basic clock CLK1 is selected and applied to the input port CLK side of each counter 41-43 so that the counter circuit 40 performs the operation as a 12-bit counter to output the result output OT. In addition, in the test mode to which the high level test mode signal TM is applied, the OR gates 44 and 45 output the high level signals so that the counters 42 and 43 can operate as independent 4-bit counters. The counters 41-43 can operate as independent 4-bit counters, and the multiplexer 30 is supplied to the clock multiplier 20 as a high level mode selection signal TM is applied to the input port S. Selects the clock CLK2 and applies it to the input port CLK side of each counter 41-43 to operate each counter 41-43 at a speed twice as fast as normal. The test on the counter circuit 40 is performed during the time that the eight basic clocks CLK1 are applied. The test operator can check whether the counter circuit 40 operates normally by checking the result output OT.

이상 설명한 바와같이, 종래에는 ASIC의 카운터 회로를 테스트하는 경우 기본클럭을 4096개 만큼 인가해야 하므로 ASIC의 카운터 회로를 테스트하는 데에있어 많은 시간이 소요되어 대량의 ASIC을 생산하는 경우 생산성이 저하되는 문제점이 있었으나, 본발명은 ASIC의 카운터 회로를 테스트하는 경우 기본클럭을 8개만 인가하면 되므로 ASIC의 카운터 회로를 고속으로 테스트 할수있어 대량의 ASIC을 생산하는 경우 생산성을 향상 시킬수 있게 된다.As described above, when testing the counter circuit of the ASIC, as many as 4096 basic clocks should be applied, it takes a lot of time to test the counter circuit of the ASIC. Although the present invention has a problem, when testing the counter circuit of the ASIC, only eight basic clocks are required, so that the counter circuit of the ASIC can be tested at a high speed, thereby improving productivity when producing a large number of ASICs.

Claims

In the counter test apparatus of the ASIC for testing the normal operation of the counter provided in the ASIC, the first clock (CLK1) and the reset signal (RST) is applied to have a double speed than the first clock (CLK1) A clock multiplier 20 for outputting a second clock CLK2; The multiplexer 30 receives the first clock CLK1 and the second clock CLK2 and selects and outputs one of the first clock CLK1 and the second clock CLK2 according to a test mode signal TM. Wow; A counter circuit 40 in an ASIC configured to receive one of a normal operation and a test mode operation by receiving the test mode signal TM, a clock from the multiplexer 30, and the reset signal RST. Counter test apparatus of the ASIC, characterized in that.

The clock multiplication unit (20) of claim 1, further comprising: a delay unit (21) for delaying the applied first signal (SIG1) for a predetermined time; An inverter (22) for inverting the first signal (SIG1) applied from the delay unit (21) and outputting it as a second signal (SIG2); An XNOR gate 24 for performing an XNOR operation on the first clock CLK1 and the second signal SIG2 to output the second clock CLK2; The second signal SIG2 from the inverter 22 is applied to the input port D, and the second clock CLK2 from the XNOR gate 24 is applied to the input port CLK. And a D flip-flop 23 for receiving the reset signal RST to a port CLR and outputting a first signal SIG1 to the delay unit 21 through an output port Q. ASIC counter test device.

The counter test apparatus according to claim 2, wherein the delay unit (21) is configured by connecting a plurality of inverters (INV) in series.

The counter circuit 40 of the ASIC is configured to perform an OR operation on the test mode signal TM and the signal applied from the output port Roc of the front end counter. An ASIC counter test apparatus, comprising one OR gate output to the ENP side between each counter.