KR100442202B1 - Application specific integrated circuit to reduce test cost caused by high frequency test - Google Patents
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Abstract
Description
본 발명은 응용주문형집적회로(application specific integrated circuit; ASIC)에 관한 것으로서, 구체적으로는 정상적인 동작시에는 고주파수로 동작하나 저주파수로 테스트가 가능한 응용주문형집적회로에 관한 것이다.BACKGROUND OF THE
현재 응용주문형집적회로가 고집적, 고속화됨에 따라 실제 동작주파수에서 테스트하기 위해서는 응용주문형집적회로를 고주파수로 테스트할 수 있는 고가의 테스트 장비를 구비하여야 하므로 추가적으로 테스트 비용이 소요되어 응용주문형집적회로의 원가 상승 요인으로 작용하여 경쟁력이 떨어지는 원인이 되었다. 또한 고속으로 테스트를 하게 되면 양산시 장비를 조금만 잘 못 측정하면 수율이 저하되는 문제가 있었다.As the current application-specific integrated circuit is highly integrated and high speed, expensive test equipment for testing the application-specific integrated circuit at high frequency is required to test at the actual operating frequency. Therefore, the cost of the application-specific integrated circuit increases due to additional test cost. It acted as a factor, causing a drop in competitiveness. In addition, the test at high speed had a problem in that the yield was reduced if the equipment was measured incorrectly in mass production.
만약, 응용주문형집적회로의 설계시에 지연(delay)이 가장 긴 신호의 임계패스(Critical Path)를 분석하여 이 패스에 의한 지연을 응용주문형집적회로의 외부 핀으로 테스트 할 수 있다면 저주파수로 테스트하더라도 고주파수 테스트를 한 것과 동일한 효과를 얻을 수 있으므로 종래의 저주파수 테스트 장비로 고주파수로 동작하는 응용주문형집적회로를 테스트 할 수 있을 것이다. 이러한 경우, 고주파수 테스트에 따른 테스트 비용을 절감할 수 있게 되며, 응용주문형집적회로칩 양산의 안정화를 기할 수 있을 것이다.When designing an application specific integrated circuit, if it is possible to test the critical path of the signal with the longest delay and test the delay by this external pin of the application specific integrated circuit, Since the same effect as the high frequency test can be obtained, it is possible to test the application-specific integrated circuit operating at high frequency with the conventional low frequency test equipment. In this case, it is possible to reduce the test cost according to the high frequency test, and stabilize the mass production of the application-specific integrated circuit chip.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 저주파수의 테스트 장비로도 고주파수 응용주문형집적회로를 테스트 할 수 있는 응용주문형집적회로를 제공하는데 있다.Accordingly, it is an object of the present invention to provide an application-specific integrated circuit that can test a high frequency application-specific integrated circuit even with low frequency test equipment as proposed to solve the above problems.
도 1은 본 발명의 바람직한 실시예에 따른 저주파수 테스트 회로가 응용주문형직접회로의 임계패스에 연결되어 있는 것을 보여주는 회로도; 그리고1 is a circuit diagram showing that a low frequency test circuit according to a preferred embodiment of the present invention is connected to a critical path of an application specific integrated circuit; And
도 2는 도 1에 도시된 주요부분의 동작 타이밍도이다.FIG. 2 is an operation timing diagram of main parts shown in FIG. 1.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
12, 16 : D플립플롭 14 : 조합로직12, 16: D flip-flop 14: Combination logic
22, 24 : 인버터 26, 28 : 멀티플렉서22, 24: inverter 26, 28: multiplexer
32, 34 : 출력패드 42 : 레지스터32, 34: output pad 42: register
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 응용주문형집적회로는: 상기 응용주문형집적회로의 내부클럭신호를 반전하여 출력하는 제 1 반전수단과; 상기 제 1 반전수단의 출력과, 상기 응용주문형집적회로가 정상동작시 출력되는 제 1 정상출력신호를 입력받아 선택적으로 출력하는 제 1 선택출력수단과; 상기 응용주문형집적회로의 특정부분에 구성된 임계패스(Critical Path)를 통해 출력되는 데이터를 반전하여 출력하는 제 2 반전수단과; 상기 제 2 반전수단의 출력과, 상기 응용주문형집적회로가 정상동작시 출력되는 제 2 정상출력신호를 입력받는 제 2 선택출력수단과; 외부로부터 제공된 선택신호를 상기 제 1 및 제 2 선택출력수단의 선택단자로 입력하는 선택신호입력수단을 포함하여, 상기 응용주문형집적회로의 저주파수 테스트시 상기 클럭신호가 상기 제 1 선택출력수단을 통해 제 1 출력패드로 출력되고, 상기 임계패스를 통해 출력되는 데이터가 상기 제 2 선택출력수단을 통해 제 2 출력패드로 출력되어 저주파수 테스트가 수행된다.According to a feature of the present invention for achieving the object of the present invention as described above, the application specific integrated circuit comprises: first inverting means for inverting and outputting an internal clock signal of the application specific integrated circuit; First selective output means for selectively receiving an output of the first inverting means and a first normal output signal outputted during normal operation of the application specific integrated circuit; Second inverting means for inverting and outputting data output through a critical path configured in a specific portion of the application specific integrated circuit; Second selective output means for receiving an output of said second inverting means and a second normal output signal outputted during normal operation of said application specific integrated circuit; And a selection signal input means for inputting a selection signal provided from an external device to the selection terminals of the first and second selection output means, wherein the clock signal is transmitted through the first selection output means in a low frequency test of the application specific integrated circuit. The low frequency test is performed by outputting the data to the first output pad and the data output through the threshold path to the second output pad through the second selective output means.
이 실시예에 있어서, 상기 제 1 및 제 2 반전수단은 인버터로 구성된다.In this embodiment, the first and second inverting means comprise an inverter.
이 실시예에 있어서, 상기 제 1 및 제 2 선택출력수단은 멀티플렉서로 구성되다.In this embodiment, the first and second selective output means are constituted by a multiplexer.
이 실시예에 있어서, 상기 선택신호입력수단은 1 비트 레지스터로 구성된다.In this embodiment, the selection signal input means is constituted by one bit register.
이상과 같은 본 발명에 의하면, 상기 응용주문형집적회로는 저주파수로 테스트 시에 상기 레지스터에 '1'을 설정하여 상기 제 1 및 제 2 멀티플렉서를 통해 상기 클럭신호와 상기 조합로직의 출력이 각각 제 1 및 제 2 출력패드로 출력되어 저주파수 테스트를 할 수 있다. 그리고 상기 응용주문형집적회로가 정상적으로 동작하는 경우는 상기 레지스터가 '0'으로 설정되어 정상적인 출력신호가 각각 상기 제 1 및 제 2 멀티플렉서를 통하여 상기 제 1 및 제 2 출력패드로 각각 출력된다. 그러므로 종래의 저주파수 테스트 장비로 고주파수로 동작하는 응용주문형집적회로를 테스트 할 수 있다. 따라서 고주파수 테스트에 따른 테스트 비용을 절감할 수 있게 되며, 응용주문형집적회로칩 양산의 안정화를 기할 수 있다.According to the present invention as described above, the application-specific integrated circuit is set to '1' in the register when the test at a low frequency, the output of the clock signal and the combination logic through the first and second multiplexers, respectively, the first And a second output pad to output a low frequency test. When the application specific integrated circuit operates normally, the register is set to '0' so that a normal output signal is output to the first and second output pads through the first and second multiplexers, respectively. Therefore, it is possible to test the application-specific integrated circuit operating at high frequency with the conventional low frequency test equipment. Therefore, it is possible to reduce the test cost according to the high frequency test, and stabilize the mass production of the application-specific integrated circuit chip.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따른 저주파수 테스트 회로가 응용주문형직접회로의 임계패스에 연결되어 있는 것을 보여주는 회로도이고, 그리고 도 2는 도 1에 도시된 주요부분의 동작 타이밍도이다.FIG. 1 is a circuit diagram showing that a low frequency test circuit according to a preferred embodiment of the present invention is connected to a critical path of an application specific integrated circuit, and FIG. 2 is an operation timing diagram of the main part shown in FIG.
도 1에 도시된바와 같이, 본 발명의 신규한 응용주문형집적회로는 제 1 및 제 2 인버터(22, 24)와, 제 1 및 제 2 멀티플렉서(26, 28)와, 1비트의 레지스터(42)를 구비한다. 이 실시예에서는 상기 응용주문형집적회로에 구비되는 제 1 D플립플롭(12)을 통해 입력되는 데이터가 소정의 임계패스를 갖는 조합로직(14)으로 입력되며, 이의 출력이 제 2 D플립플롭(16)을 통해 출력되는 경우를 예를 들어 설명한다.As shown in FIG. 1, the novel application-specific integrated circuit of the present invention includes first and
상기 제 1 인버터(22)는 상기 제 1 및 제 2 D플립플롭(12, 16)으로 입력되는 내부클럭신호(CLK)를 반전하여 상기 제 1 멀티플렉서(26)로 입력한다. 상기 제 2 인버터(24)는 상기 조합로직(14)을 통해 출력되는 데이터(CPD_OUT)를 반전하여 상기 제 2 멀티플렉서(28)로 입력한다.The
상기 제 1 멀티플렉서(26)는 상기 클럭신호(CLK)와 정상적인 출력신호(OUT1)를 입력받고, 상기 레지스터(42)에 설정된 값에 따라 선택적으로 제 1 출력패드(32)로 출력한다. 상기 제 2 멀티플렉서(28)는 상기 조합로직(14)을 통해 출력되는 데이터(CPD_OUT)와, 정상적인 출력신호(OUT2)를 입력받고 상기 레지스터(42)에 설정된 값에 따라 선택적으로 제 2 출력패드(34)로 출력한다. 그리고 상기 레지스터(42)의 설정은 외부로부터 입력되는 선택신호(S)에 의해 설정된다. 상기 선택신호(S)는 MCI(Micro Controller Interface)를 통해 입력되어 상기 레지스터(42)가 설정된다.The
이상과 같이, 상기 응용주문형집적회로는 저주파수로 테스트시에 상기 레지스터(42)에 '1'을 설정하여 상기 제 1 및 제 2 멀티플렉서(26, 28)를 통해 상기 클럭신호(CLK)와 상기 조합로직(14)의 출력이 각각 제 1 및 제 2 출력패드(32, 34)로 출력되어 저주파수 테스트를 할 수 있다. 그리고 상기 응용주문형집적회로가 정상적으로 동작하는 경우는 상기 레지스터(42)가 '0'으로 설정되어 정상적인 출력신호(OUT1, OUT2)가 각각 상기 제 1 및 제 2 멀티플렉서(26, 28)를 통하여 상기 제 1 및 제 2 출력패드(32, 34)로 각각 출력된다.As described above, the application specific integrated circuit sets the '1' in the
다시, 제 2도를 참조하여, 상기 조합로직(14)으로 입력된 데이터(CPD_IN)는 상기 조합로직(14)으로 입력된 소정의 인터페이스 신호와 조합되어 출력 데이터(CPD_OUT)가 출력된다. 이때 상기 조합회로(14)에 의한 임계패스 지연시간(tcpdly)을 상기 제 2 출력패드(34)에 연결된 외부핀으로 측정하여 어느 주파수까지 동작하는가를 알 수 있다.Referring again to FIG. 2, the data CPD_IN input to the
예를 들어, 상기 임계패스 지연시간(tcpdly)이 최대 9sec라고 하고, 상기 제1 D플립플롭(12)의 셋업타입(Setup Time)이 1sec라고 한다면 상기 응용주문형집적회로의 최대 동작 주파수는 1/(9+1nsec)이므로 100MHz라고 할 수 있다. 그리고 이를 필요한 낮은 주파수(예를 들면, 1MHz)에서 측정하여 검증할 수 있다. 한편, 상기 조합로직(14)의 임계패스에 의한 지연시간은 상기 인터페이스 신호에 의해 가변적이므로 상기 인터페이스 신호의 모든 경우에 대하여 테스트를 수행하여 최고 지연시간을 측정할 수 있다.For example, if the critical path delay time tcpdly is 9 sec at maximum and the setup time of the first D flip-
이상과 같이 상기 응용주문형집적회로를 동작시키면서 상기 제 1 및 제 2 출력패드(32, 34)를 통하여 상기 임계패스 지연시간(tcpdly)을 상기 응용주문형집적회로의 동작 주파수와 무관하게 쉽게 측정할 수 있다. 또한 상기 제 1 및 제 2 출력패드로 출력되는 신호들(OUT1/CLK, OUT2/CPD_OUT)의 타이밍 에러(timing error)를 없애기 위하여 동일한 인버터, 멀티플렉서, 출력패드를 사용하여 상기 제 1 및 제 2 출력패드로 출력되는 신호의 지연시간 tckdly, tcdply가 동일하게 되도록 한다.As described above, the critical path delay time tcpdly is easily measured through the first and
이상과 같은 본 발명에 의하면, 응용주문형집적회로의 설계시에 지연(delay)이 가장 긴 신호의 임계패스(Critical Path)를 분석하여 이 패스에 의한 지연을 응용주문형집적회로의 외부 핀으로 테스트 할 수 있도록 하여 저주파수로 테스트하더라도 고주파수로 테스트를 한 것과 동일한 효과를 얻을 수 있다. 그러므로 종래의 저주파수 테스트 장비로 고주파수로 동작하는 응용주문형집적회로를 테스트 할 수 있다. 따라서 고주파수 테스트에 따른 테스트 비용을 절감할 수 있게 되며, 응용주문형집적회로칩 양산의 안정화를 기할 수 있다.According to the present invention as described above, when designing the application specific integrated circuit, the critical path of the signal having the longest delay is analyzed and the delay caused by this path can be tested by the external pin of the application specific integrated circuit. Even if you test at low frequencies, you get the same effect as you did at high frequencies. Therefore, it is possible to test the application-specific integrated circuit operating at high frequency with the conventional low frequency test equipment. Therefore, it is possible to reduce the test cost according to the high frequency test, and stabilize the mass production of the application-specific integrated circuit chip.
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Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970048289A KR100442202B1 (en) | 1997-09-23 | 1997-09-23 | Application specific integrated circuit to reduce test cost caused by high frequency test |
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Application Number | Priority Date | Filing Date | Title |
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KR1019970048289A KR100442202B1 (en) | 1997-09-23 | 1997-09-23 | Application specific integrated circuit to reduce test cost caused by high frequency test |
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Publication Number | Publication Date |
---|---|
KR19990026235A KR19990026235A (en) | 1999-04-15 |
KR100442202B1 true KR100442202B1 (en) | 2004-12-17 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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KR (1) | KR100442202B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05134014A (en) * | 1991-10-18 | 1993-05-28 | Yokogawa Electric Corp | Application specific integrated circuit |
KR930007518Y1 (en) * | 1991-08-10 | 1993-11-03 | 경동산업 주식회사 | Securing device for retaining clousure member |
US5546406A (en) * | 1992-06-29 | 1996-08-13 | Tandem Computers, Inc. | Cell architecture for built-in self-test of application specific integrated circuits |
KR0157771B1 (en) * | 1995-03-08 | 1998-11-16 | 이홍순 | Counter test device of asic |
-
1997
- 1997-09-23 KR KR1019970048289A patent/KR100442202B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR930007518Y1 (en) * | 1991-08-10 | 1993-11-03 | 경동산업 주식회사 | Securing device for retaining clousure member |
JPH05134014A (en) * | 1991-10-18 | 1993-05-28 | Yokogawa Electric Corp | Application specific integrated circuit |
US5546406A (en) * | 1992-06-29 | 1996-08-13 | Tandem Computers, Inc. | Cell architecture for built-in self-test of application specific integrated circuits |
KR0157771B1 (en) * | 1995-03-08 | 1998-11-16 | 이홍순 | Counter test device of asic |
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KR19990026235A (en) | 1999-04-15 |
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