KR0156921B1

KR0156921B1 - 집적된 서비스 디지탈 네트워크의 스피드적용 처리 및 스피드 적용을 위한 모노리드식 집적장치

Info

Publication number: KR0156921B1
Application number: KR1019900017513A
Authority: KR
Inventors: 델로로 앤날리사; 코라쪼 풀비오; 토그니니 피에트로; 코네지안 스테파노
Original assignee: 루이기 론치,에마뉴엘리 바고; 에스지에스-톰슨 마이크로일렉트로닉스 에스.알.엘
Priority date: 1989-10-31
Filing date: 1990-10-31
Publication date: 1998-11-16
Also published as: IT1236730B; EP0426623A2; KR910009004A; EP0426623A3; IT8983645A1; DE69024754T2; US5177738A; JP2971125B2; IT8983645A0; DE69024754D1; EP0426623B1; JPH03155243A

Abstract

중간수신블럭에 의해 수행된 속도의 적용, 한 집적된 장치속도 적용, 집적된 서비스 디지털 네트워크(ISDN)에 대한 CCITT V.110 스탠다드에 따른 동기식, 비동기식 적용을 위한 팔정수-행 비트로 조직된 동기화 및 비동기식 프레임의 분해처리로서, 8비트 쉬프트레지스터에서 한번에 한 팔중수를 저장하므로써 그리고 각 비동기식 프레임내 각 팔중수의 현재위치를 저장하기 위해 계수기를 사용하며 다른 계수기에 의해 각 팔중수의 관련비트를 인식하므로써 수행되면, 각 팔중수의 관련비트가 네트워크로부터 단말기로 자료의 직렬흐름관리 및 제어를 위해 각 요소로 저장되고 스위치 된다. 이로부터 한 구조가 유래되며, 이는 전체 프레임을 저장하는 대신 한번에 단 하나의 팔중수를 저장해야 하는 레지스터의 크기를 재조정하므로써 간단해진다. 또한 블럭에 의해 전달시 자료에 의해 받게되는 지연이 단일 팔중수의 이동을 위해 필요한 지연으로 줄어든다. 사실 종래 타입의 구조에 따라 필요하였던 바 두 개의 프레임 또는 한 개의 프레임대신 당해 블럭내에 한번에 두 팔중수보다 많은 팔중수가 담기게 되지는 않을 것이다. 두 개의 PLA 각각은 자신의 클럭과 함께 적용하며 동기화, 프레임의 팔중수로의 분해 그리고 비트의 주소를 관리하고 제어하며, 그리고 상기 스텐다드와 관련해서 입력에서 자료의 흐름을 블럭으로 그리고 출력에서 자료의 흐름을 블럭으로부터 각각 관리하고 제어한다.

Description

집적된 서비스 디지털 네트워크(ISDN)의 스피트적용 처리 및 스피드 적용을 위한 모노리드식 집적장치

제1도는 속도적용을 위한 시스템 수신블럭의 사극부분을 나타낸 도면.

제2도는 본 발명에 따라 만들어진 ISDN 에 대한 속도적용을 위한 모노리드식 장치의 블럭도표.

제3도는 전송블럭과 수신블럭으로 기능적으로 나뉘어진 제2도 블럭도표의 중간블럭 RA1을 단단하게 도시한 도표.

제4도는 본 발명의 목적인 구조로 만들어진 수신블럭의 간단하게 도시된 기능도표.

본 발명은 현재의 CCITT 시리즈 X 및 V 내역에 적합시킨 동기식 및 비동기식 단말기 집적된 서비스 디지털 네트워크(ISDN)에 연결시키기 위한 스피드 어댑터에 관한 것이다. 이같은 시스템은 관련된 CCITT V.110 스탠다드에 의해 요구된 기능을 수행하며 시리즈 X21, X21b, V24 및 RS 232 의 동기식 단말기와 시리즈 X.20, X.20b, V.24 및 RS 232 의 비동기식 단말기 적용을 위한 것이다.

속도적용의 기술은 단말기를 통신네트워크와 접속시키는데에 특히 중요하다. 특히, 새로운 집적된 서비스 디지털 네트워크(ISDN)의 소개는 저속단말기를 ISDN의 B 채널과 접속시키도록 하였으며, 이때의 B 채널을 CCITT 시리즈 I 스탠다드에 의하여 64킬로비트/초 속도의 특징을 갖는다.

ISDN 문맥내의 속도적용은 CCITT V.110 요구의 실행에 의해 효과적으로 수행할 수 있으며, 이는 사전에 결정된 포맷의 매트릭스 또는 프레임의 논리합성 및 분해에 기초를 두고 있다.

네트워크의 수신위상에서, 입력자료는 동기화 자료를 담고있는 각기 다른 길이의 비동기식 프레임내에 함께 모아진 필중수(바이트)내에 만들어진 비트들이다. 따라서 먼저 프레임 동기화를 찾아보고 다음에 사전에 만들어진 매트릭스내의 예정위치에서 수신된 팔중수를 배치함이 필요하다. 따라서 구성된 매트릭스는 자료비트와 제어블럭으로 스위치될 다른 추가정보를 담게될 것이며, 단일자료비트는 적절한 속도로 그러나 입력속도보다는 느린 속도로 출력으로 보내질 것이다. 간단하긴 하지만 이같은 설명은 동기화를 제공해야할 필요성과 비동기식 프레임의 합성/분해의 필요성을 설명해준다.

속도의 적용은 물론 두방향으로 동시에 수행되며, 이는 전송과 수신으로 각각 규정될 수 있다. 수신모드에서 이는 요구되는 프레임의 동기화와 분해이며, 전송모드에서 프레임 합성의 반대동작과 동기화 비트의 발생된다.

이같은 시스템 문맥내에서, 네트워크의 비동기식 단말기의 연결을 위해 프레임의 동기화와 분해의 기능을 실시하는 수신블럭은 매우 중요하다.

제1도에서 개략적으로 도시된 바와 같이 수신 블럭은 DATAIN 자료흐름을 DATAOUT 자료흐름내로 적용시켜야 하며 이들 모두는 각 CKIN 및 CKOUT 클럭신호화 직렬이며 동기식이다.

상기 언급된 스탠다드에 따라 CKIN 과 CKOUT 의 비는 하기 테이블 1에서 설명한 바와 같이 5/3 또는 4/3 이다.

상기 설명된 스탠다드 비율크기에 따라, 전송중인 프레임이 합성되며 뒤에 하기에 나타내진 각기 다른 두 개의 매트릭스 구조에 따라 분해된다.

두 매트릭스는 유사한 구조를 가지면 크기(행 숫자)가 기본적으로 다르다.

두 매트릭스내 정보의 조직은 각각 다음과 같다.

[매트릭스 1의 정보필드]

행 0 과 열 1 : 동기화 패턴

행 5 : 마이크로프로세서(E 비트)용 정보

열 8 : 제어비트(S, X 비트)

남아있는 비트(D 비트)는 OUTPUT 라인을 통해 전송될 자료비트이다. 80 비트의 프레임.

[매트릭스 2의 정보필드]

열 1 : 동기화 패턴

열 8 : 제어비트

남아있는 비트(D 비트 )는 OUTPUT 라인을 통해 전송될 자료비트이다. 32 비트의 프레임.

따라서, 수신위상에서, 시스템 프레임의 동기화와 분해를 위한 관련된 회로블럭이 DATAIN 입력라인을 통해 자료프레임 각각의 사작과 끝에서 어떤 명백한 정보없이 CKIN 클럭신호에 의해 고정된 속도로 직렬자료흐름을 수용하며, 따라서 한 프레임의 동기화와 논리분해의 작업이 다음의 작업에 의해 일어나야만 한다.

1. 동기화 패턴을 찾는다.

동기화 패턴이 프레임 시작의 확인을 위한 논리요소이며, 따라서 매트릭스내 올바른 위치에 수신된 비트의 위치를 정함을 가능하게 한다. 직렬프레임내 동기화 패턴을 찾아냄은 작업이 시작하는 때에 수행되며 수신된 각 프레임에 따라 조종된다.

2. 프레임의 합성

이같은 작업은 매트릭스내 올바른 위치에 비트의 위치를 정하는 것으로 이해되어야 하는데, 이때 매트릭스는 매트릭스타입 1 (80 비트)이거나 매트릭스 타입 2 (32 비트)이다.

3. 비트의 선택

따라서 합성된 매트릭스로부터, DATAOUT 출력으로 전송되는 자료비트, 제어라인을 통해 전송되어질 제어비트 그리고 감독 마이크로프로세서를 위하도록된 감독비트가 선택된다.

4. 프레임 분해

이같은 표현은 비트의 스위칭으로 이해되어야 하며 따라서 각각의 라인으로 선택된다.

5. 동기화의 제어

동기화 패턴의 제어는 각 프레임으로 수행된다. 네가티브 결과의 경우에, 즉, 동기화의 분실이 일어난 경우에, 변칙의 상태가 신호되며 시스템은 포인트 1 로 복귀하여 다시 설명된 동작순서를 수행하도록 한다.

이같은 시스템을 만들기 위한 표준적인 해결은 프레임 전체를 처리하는데 있으며, 즉 80 비트(또는 32)를 저장시키고 한 이동 레지스터내로 입력되는 동기화 비트가 매트릭스내 이들을 위하도록 된 위치에 도달한 때 완전한 프레임을 인식하는데 있는 것이다. 일단 프레임의 구성이 인식되기만 하면, 제2레지스터내에 저장될 수 있으며, 입력흐름이 제 1 레지스터내로 계속해서 이동하게 된다. 제1상태머신은 적절한 시기에 제1레지스터내 프레임의 합성을 조종할 수 있도록 하며 프레임의 동기화를 유지시킬 수 있도록 하고 그리고 적절한 시기에 제2레지스터내에서 합성된프레임의 적재를 조정할 수 있도록 한다.

상태머신의 측에서 동기화 인식의 제1단계이후에 80 번째(혹은 32) 비트 수행뒤에 상태머신으로 새로운 입력프레임이 제1레지스터에서 끝났음을 알리게될 한 계수기를 사용함이 가능할 것이다. 동기식 작어단계에서, 처음에 동기화를 찾아나섰던 상태머신은 계수기의 주행직후 동기화 패턴의 정확도를 조종하고 제2레지스터내 프레임 적재를 명령할 것이다.

이같은 리셉션 블럭으로부터 출력내 자료의 관리는 자료출력과 같은 클럭으로 작용하는 제 2 상태머신에 의해 수행될 수 있다.

제2레지스터내에 전체 프레임을 갖는 제2상태머신이 여러 가지 방향으로 전송될 비트를 이들의 매트릭스내 위치로부터 직접 취하여 선택할 수 있을 것이다. 특히, 자료비트를 출력에서 하적시킬 제 2 이동레지스터내로 적재시킴이 가능할 것이다. 자료와 관련해서 분리하여 감독 마이크로프로세서에서 사용되도록된 팔정수를 주소함이 가능할 것이며, 상기 설명된 스탠다드의 요구조건에 따라 출력에서 유사한 방법으로 제어라인의 자료를 주소시킴이 가능할 것이다.

32비트의 제2타입 프레임의 경우에, 물론 시스템이 단지 그 일부를 사용하면서 같은 구조를 사용함이 가능할 것이다.

이같은 당해 기술의 현재 상태와 비교에서, 본 발명의 목적은 동기화의 다른 한 처리 그리고 비동기식 프레임의 합성/분해인 것이며, 이는 자료 전체 프레임을 저장하고 처리하는 필요성을 도외시하며, 상기 스탠다드에 의해 정해진 영향을 전적으로 인정하고 한 완전한 프레임에 아닌 팔정수인 직렬흐름내 자료조직의 기본요소에 그리고 전체 시스템을 집적시킨 관련 모노리식 장치에 영향을 미치며 이때의 모노리식 장치는 CCITT V.110 스탠다드에 따른 동기식 및 비동기식 단말기의 적용을 위해 집적된 서비스 디지털 네트워크(ISDN)를 위한 속도적용을 위한 것이다.

기본적으로, 시스템은 팔정소에 영향을 미치며, 자료의 직렬흐름이 구조되고, 간단한 계수기의 사용에 의해 프레임내 이들 각각의 위치를 확인하며 명세내역에 의해 요구된 것에 따라 각 팔정수내에서 획득한 자료를 관리한다.

이같은 시스템구조의 중요한 장점은 그 복잡함을 감소시키어 따라서 비용과 차지면적을 감소시키게 되는 것이다.

사실, 전체프레임(혹은 적어도 그 절반프레임에서) 저장장치 및 처리를 기초로한 종래의 해결방안과 비교해서, 레지스터의 크기를 줄이는 장점이 얻어졌으며, 이는 적어도 1배 팔정수로 이루어진 프레임을 저장시키는 대신에 한번에 단하나의 팔정수만을 저장해야 한다.

본 발명에 따라 만들어진 장치의 구조는 복잡한 주조발생기와 때때로 프레임내의 관련된 팔정수를 선택하기 위한 멀티플렉서가 종래의 해결방안의 경우에서처럼 더 이상 필요하지 않게되며, 다만 정해진 레지스터에 존재하는 단하나의 팔정수 적재를 명령하는 것으로 충분하다.

수진블럭의 입력과 동블럭으로부터의 출력사이 자료가 적게되는 지연은 본 발명에 따라 만들어진 장치에서 크게 줄어들게 된다. 사실, 종래 타입의 시스템에서 발생된 지연은 입력내 전체 프레임 혹은 바-프레임을 이전에 이동시키므로써 동기화의 인식과 동인식의 전속이 단하나의 팔정수자료를 이동시킴에 기인하는 지연으로 줄어들게 되며 다른 조건들은 같은 상태로 있게 된다. 본 발명의 시스템에서는 종래 타입의 시스템 경우에서처럼 두 개의 프레임 또는 하나의 프레임이 존재하는 대신 수신블럭내에 두 개가 넘는 팔정수는 결코 존재하지 않게될 것이다.

입력내 그리고 스탠다드에 의해 정해진 출력내 자료를 위한 클럭사이의 특수한 관계 역시 개선된 방법에서 이용된다.

하기에서는 첨부도면을 참조하여 본 발명을 상세히 설명한다.

본 발명에 따라 만들어진 IBRA 장치가 비록 다른 형태로 만들어지기도 하나 PLCC 타입의 44개 다리가 있는 패키지내에 CMOS VLSI 기술로 통상 생산되며, 한 버스구조로 연결되어 PABX 라인카드에서 통상 요구되는 바와 같이 멀티플 단말기를 위한 어댑터의 기능을 실시하도록 한다.

본 발명에 따라 만들어진 장치의 일반적인 구조가 제 2 도의 블럭도표에 도시되며, 이들 블럭들간의 각 주요한 연결과 기본적인 블럭이 도시되어 있다. 기능적인 측면을 고려한다면, 모노리드식 장치는 스탠다드 자료전송장치(DTE) 혹은 자료전송장치(DCE)의 접속장치로의 실제적인 연결을 위해 이용가능하며 다음과 같이 확인되는 네트워크(ISDN)로의 연결을 위해 이용가능한 일정한 숫자의 다리를 갖는다.

DTE/DCE 접속장치

유형 기능 스텐다드

X21 V24/X21b

RTS I 전송요구 C 105

DTR_C I 자료단말기

준비제어/상태 C 108

TXC I 자료전송 T 103

RXD O 자료수신 R 104

CKT I 커럭기준신호

DSR_I O 자료세트

준비상태표시 I 107

CTS O 전송지움 I 106

접속장치

CLK I 클럭기준신호. 클럭주파수는 프로그램된 방식(PCM/SSI, GCI)

에 따라, SDR 및 SDX에서의 자료속도와 같거나 그 배이다.

FSC I 프레임 동기화 클럭. 이는 SDR 및 SDX에 대한 기준신호이다.

집적된 장치에 프레임 동기화신호를 공급하기 위해 8 kHz 클럭

이 필요하다.

SDR I TTL 또는 CMOS 스탠다스 수준으로 네트워크로부터 수신중인

직렬자료 내부의 풀-엎회로가 아무런 외부저항없이 오픈-드레

인(또는 오픈-콜랙터)의 원시 상태 연결을 가능하게 한다.

SDX O TTL 또는 CMOS 스탠다스 수준으로 네트워크의 전송중인 직렬

자료

전체 집적장치에는 인디케이터와 제어신호를 위한 다수의 다기능 입출력다리 및 다른 다리외에도 전원, 클럭신호 주파수 제어를 위한 수정연결, 감독 마이크로프로세서로 당해 장치로부터의 자료 및 명령을 주소하기 위한 버스연결을 위해 다른 외부의 다리들이 물론 제공될 것이다.

당해 기술분야에서 숙련된 자에게 기본적으로 명백한 특성에 대한, 특히 첨부된 청구범위에서 기재된 바와 같이 청구된 바의 본 발명을 특징짓는 것에 대한 설명에 관련되지 않는 다량의 정보로 당해 설명을 어렵게 하지 않도록 하기 위해 되도록 간단히 도시된 도표에서는 설명되지 않는다.

제2도에서 도시된 바와 같이, IBRA는 출발/정지포맷 특성의 흐름(라인 TXD 에 의해 DTE/DCE 접속장치로부터 발생되는)을 초당 600 비트 2ⁿ배 속도의 동기식 비트흐름으로 변환활 수 있는 비동기식/동기식 변환기 블록 RAO를 포함하도록 만들어지며, n 는 크기 0, 1, 2, 3, 4, 5 또는 6 이고 그 역변환도 가능하다. 입력에서의 자료의 비동기식 속도는 300, 600, 1200, 2400, 4800, 9600, 19200 및 38400 비트/초이다. 이 모든 속도들은 동기화되며 가장 낮은 속도를 제외하고는 같은 속도를 유지시키며, 이같은 가장 낮은 속도는 (높은 수준의) 정지비트를 갖는 문자들 사이에서 빈시간을 채우므로써 600 비트/초로 상승된다. 두 방향으로의 비동기식 속도는 같다. 단말기 DTE 또는 DCE 는 문자 또는 인터럽션을 송신하거나 높은 휴지수준을 유지시킨다. 이같은 문자는(저수준의) 출발비트, M 자료비트 및 1 또는 2 정지비트에 의해 형성된다. 인터럽션은 출발과 정지비트를 포함하는 문자의 지속기간과 적어도 같은 지속기간의 낮은 수준의 신호이다. 비동기식 접속장치는 M 거리를 둔 낮은 수준의 출발비트와 높은 수준의 출발비트와 높은 수준의 정지비트를 인식하므로써 한 문자를탐지하며, M 는 마이크로프로세서에 의해 정해진 문자의 자료비트숫자이다. 입력에서의 자료는 정상적인 자료클럭 CKO 보다 16배 빠른 클럭 CKT로 판독된다. 일정한 범위의 허용오차내에서 만들어진 단말기의 비동기식 전송속도가 전송된 문자들 사이에 여분의 정지비트를 삽입시키거나 정지비트를 제거시키므로써 변환기에 의해 자동으로 보상되어진다.

단말기로부터의 자료의 전송과 네트워크로부터의 자료의 수신 각각의 두 방향에 대해 블럭 RAO 로부터 그리고 동 RAO 로 장치내의 자료의 직렬흐름은 두 개의 각각의 라인 IODX 및 IORX 에 의해 발생된다.

속도의 적용을 위한 중간블럭 RA1 는 다음의 기능을 각각 수행한다.

[단말기로부터 네트워크로의 자료전송방향기능]

단말기 DTE 가 48 kH 의 속도이거나 CCITT V.110 스탠다드에 의해 요구되는 다른 속도조건에서 80 비트의 매트릭스를 갖는 프레임 속도를 갖는다. 입력다리 DTR_C 및 TRS 는 조종되며 기존자료가 상기 스탠다드에 의해 규정된 주파수를 갖는 한 프레임내에서 전송된다.

자료비트(D)의 삽입은 단말기 DTE의 접속장치로부터 혹은 반복이 있거나 없는 비동기식/동기식 변환기 RAO 로부터 발생된다.

상태비트의 삽입 이들 비트들은 마이크로프로세서로부터 발생되거나 X.30 또는 V.110 에 따라 예를 들어, 상기 설명된 프레임의 비트 S1, S3, S4-S9인 특정 샘플링 포인트에서 단말기의 상호교환회로의 상태에 대해 알리도록 한다. X 비트의 삽입은 감독 마이크로프로세서로부터 혹은 단말기 DTE 및 E비트의 접속장치로부터 발생되며, 그중 6개가 마이크로프로세서로부터 발생되며 7개 (상기 설명된 80 비트를 갖는 프레임 E7)가 중간 블럭 RA1 의 전송블럭에 의해 자동으로 발생된다.

[ISDN 네트워크의 자료수진단계의 기능]

제2도에서 속도 RA1의 적용을 위해 중간블럭을 구성시키는 관련수신 서브블럭으로부터의 수신단계에서 수행되는 기능이 본원 설명과정에서 상세히 설명될 것이다.

블럭 RA2 는 동기식 네트워크 접속장치를 구성시킨다. 라인 I1DX(중간유닛 RA1 으로부터 발생되는 자료의 입력)과 SDX (ISDN 네트워크로 전송된 자료흐름의 출력) 및 라인 SDR (ISDN 네트워크로부터 발생되는 자료의 입력)과 I1RX (속도 RA1 의 적용을 위해 중간블럭으로의 수신시 자료의 이동)은 두 방향에서의 각각의 자료흐름경로를 구성한다.

블럭 RA2 는 중간속도를 변환시킨다. 즉, 8 킬로비트/초 16킬로비트/초 또는 32 킬로비트/초를 전송시 64 킬로비트/초의 캐리어 속도를 변환시키며 수신시는 그 역으로 변환시킨다. 블럭 RA2는 만약 그 속도가 38400 비트/초와 같거나 크면 명료하게 그와 같은 자료를 통과시킨다.

접속장치는 13개 라인이 제공된 8-비트 병렬접속장치이며 멀티플렉스 주소/자료-버스타입의 마이크로프로세서와 직접 호환성이 있다.

이같은 블럭은 집적된 회로의 프로그래밍 초기단계중에 감독 마이크로프로세서와 접속되며 회로가 인터럽트 또는 마이크로프로세서를 필요로 하는 매 경우 자신의 병렬버스에 의해 ISDN 네트워크로 (또는 로부터) 자료를 전송 및/또는 수신한다.

이같은 블럭이 각각 RAM 및 GI 라 불려지는 두 개의 주요한 부분에 의해 구성된다. 서브블럭 RAM은 바람직한 구조로 집적된 장치를프로그램하기 위해 필요한 모든 기록레지스터를 포함하며, 집적된 회로로부터 정보를 모으기 위해 마이크로프로세서를 허용하기 위한 레지스터를 판독한다. 블럭 GI는 특별한 인터럽트신호의 변화를 판독하며 만약 관련인터럽트가 마스크된다면 이같은 정보를 저장하고 혹은 관련인터럽트가 마스크되지 않는다면 즉시 마이크로프로세서로 인터럽트를 제공한다.

필요한 마스크된 인터럽트가 마스크를 상실하자마자 이들은 즉시 마이크로프로세서로 공급된다.

블럭 DPLL 은 FSC 네트워크 기준블럭에 의해 동기화된 프로그램 가능한 클럭발생기이며, 예를 들어, 10.752 MHz ± 100 ppm 에서 외부전원에 의해 움직여진다. 블럭은 각기 다른 기능블럭(RAO, RA1 및 RQ2)에 의해 사용된 클럭신호 CK0, CK1 및 DK2를 제공한다.

이같은 장치의 코어는 속도 RA1의 적용을 위해 중간블럭에 의해 구성되며, 제3도에서 설명된 바와 같이 2 세미-블럭 : RA1TX 및 RA1RX 로 합성되고, 전자는 단말기 DTE/DCE 로부터 ISDN 네트워크로부터 단자 DTE/DEC 로 자료의 수신단계에서 동작한다. 제3도내 두 블럭 RA1TX 및 RA1RX 의 사극설명에서, 이들은 전체로서 제2도의 도표와 관련 이미 설명된 제어신호의 각 라인과 마이크로프로세서로( 및 로부터)의 감독신호 각 라인뿐 아니라 제2도에서 도표와 관련해서 이미 설명된 자료흐름라인에 추가해서 전체로서 표시된다.

지금까지의 관련도면의 설명은 이들 시스템들과 관련해서 당해 기술의 상태에 속하는 것으로 쉽게 인식될 수 있는 것을 나타낸 것이며, 따라서 이들 일반적 기능적 도표의 보다 상세한 설명은 불필요한 것으로 여겨진다.

모두 본 발명의 목적이기도한 혁신적인 방법과 이같은 방법을 실시하기 위한 관련된 구조가 제2도에서 설명된 일반 시스템의 속도 RA1 적용을 위해 중간블럭의 상기 수신 반-블럭 RA1RX에서 기본적으로 이용하여진다.

동기화의 본래 처리와 비동기식 프레임이 분해 그리고 이를 실시하는 하드웨어의 구조는 모두 보다 간단히 설명되기도 하며 제4도에서 블럭도표를 참고로 하여 표시될 수도 있고, 이때의 블럭도표는 본 발명에 따라 상기 수신블럭 RA1RX의 내부구조를 도시한다.

제4도에서 라인 I1RX, I0RX, CK1 및 CK0 는 제3도내 유사한 라인과 일치하며, 제3도내 다른 라인들은 라인 다중도를 나타내고, 이같은 다중도가 제4도내 상세한 블럭도표내 이들의 특정확인과 관련해서 설명된다.

제4도에서 도시된 바와 같이, 수신블럭 RA1RX 로의 입력에서의 라인은 다음과 같다.

CK1 = 입력에서의 자료를 위한 클럭.

I1RX = 입력에서의 자료.

RST1 = 블럭 리세트.

SYO = 팔정수 동기화(32 비트 프레임만을 위해 사용된).

VEL = 프레임 타입의 선택(80 비트 또는 32 비트).

NFR(7:0) = 프레임의 숫자로서 이들 사이에서 동기화가 상실된 뒤 이들 동기화를 회복함이 찾아져야 한다.

TEST11 = 특별한 기능을 시험하기 위해 사용된 라인.

TEST12 = 특별한 기능을 시험하기 위해 사용된 라인.

DLL = 제어라인발생의 특별한 방법선택.

CKO = 출력에서의 자료를 위한 클럭;

상기 블럭으로부터의 출력에서의 라인은 다음과 같다:

RE(7:1) = E 비트가 마이크로프로세서의 부분에서 판독을 위해 이용가능해진다.

RSS = 마이크로프로세서로 전송된 동기화 회복 인터럽트.

FSL = 마이크로프로세서로 전송된 동기화 상실 인터럽트.

RSI = NFR 프레임후 동기화 불가능성 인터럽트.

I = DDL 에 의해 선택된 제어라인.

S107 = 제어라인.

RX = 제어라인.

RSB = 제어라인.

I0RX = 출력에서의 자료.

구조적으로, 본 발명 장치의 수신블럭 RA1RX 는 자료전달구조를 포함하며 이는 제1의 8-비트 쉬프트 레지스터 RSC8에 의해 형성되고 이는 자료입력라인 I1RX에 의해 제2도에서의 도표내 동기식 네트워크 접속장치블럭 RA2 로부터 발생되는 중간속도로 직렬자료의 동기식 흐름을 수신한다. 이같은 제1의 8-비트 쉬프트 레지스터는 라인 SY1 에 의해 출력에서 모든 제로에 의해 구성된 팔정수 레지스터내 존재에 대한 정보를 제공한다. 7비트 RSD 의 제2레지스터는 상기 제1쉬프트 레지스터 RSC8과 관련해서 기능적으로 직렬로 연결되며 지시를 받자마자 팔정수의 관련된 6개 중앙자료비트와 레지스터 RSC8 로부터의 한 제어라인을 적재시킨다. 6비트 RSC6 의 제3쉬프트 레지스터는 상기의 제2레지스터 RSD 와 관련해서 기능적으로 직렬로 연결되며 지시를 받자마자 레지스터로부터의 관련된 6 관련 자료비트와 관련된 라인 I0RX 를 통해 출력에서 자료비트를 제공한다.

감독자료를 스위치하기 위한 구조는 상기 제1쉬프트레지스터 RSC8 과 관련해서 기능적으로 직렬로 연결된 그리고 지시를 받자마자 라인 RE(7:1) 에 의해 마이크로프로세서의 부분에서 판독을 위해 이용가능해지도록된 E 감독비트를 적재시킨다.

관리를 위한 그리고 동기화 처리의 제어와 프레임 분해의 제어를 위한 제1구조가 8비트 RSA를 위한 제1계수기를 포함하며, 이는 전체 팔정수가 입력된 때 정보를 발생시키고 제1쉬프트 레지스터 RSC8 내로 이동하면서 선택된 프레임의 크기에 따라 10 또는 4 비트에 대한 제2의 프로그램가능한 계수기를 포함하고, 이는 한 프레임의 팔정수 숫자를 계수하며 출력에서 프레임 단부에서 도달된 제1의 정보편과 제1쉬프트 레지스터내 E 감독비트의 팔정수 존재에 대한 제2의 정보편을 제공하며 E 비트의 동팔정수를 7비트 RER 레지스터로 스위치함을 가능하게 한다. 입력에서 자료를 위한 클럭신호 CK1 과 함께 동작하는 상태머신 RS2 는 집적구조 PLA 에 의해 구성되며, 이는 블럭의 입력과 관련해서 동기화, 팔정수의 주소 및 동기화 기능의 단계에서 동기화 유지의 제어를 관리한다. 상태머신 RS2 는 계수기 RSA 이 시작하자마자 존재하는 팔정수 타입에 따라 그리고 계수기 RSB 에 의해 표현된 크기로부터 획득된 정보를 사용해서 동시에 팔정수 계수기를 증가시키도록 하면서 8 비트 RSA 를 위한 계수기의 재출발을 명령한다. 제 3 계수기 CT80 는 동기화가 상실된 때 상태머신 RS2 에 의해 시작된다. 이같은 계수기는 스탠다드에 의해 규정된 것에 따라 프레임비트를 계수하고 각 계수의 끝에서 연속된 프레임의 비트계수를 재개하기 전에 네 번째 계수기 CTNFR 을 증가시키면서 예정된 숫자의 프레임 NFR 이동을 계수한다.

출력의 관리 및 제어를 위한 제2의 구조는 제2의 프로그램 가능한 상태머신 RS9를 포함하며, 이는 출력에서의 자료를 위한 제2클럭신호 CKO와 함께 기능하는 집적된 구조 PLA 에 의해 구성되며, 이때의 제2클럭신호는 입력 CK1 내 자료를 위한 클럭과 관련해서 기본적을 더욱 느리다. 첫 번째 지연블럭 RS7 은 제1상태머신 RS2 에 의해 전송된 출력제어를 위한 구조의 출반신호를 지연하도록 한다. 제2의 지연블럭 RIT 는 이들이 출력에서 정확한 순간에 출력블럭 FILI-CONTR 의 수단에 의해 CCITT V.110 스탠다드 필요조건에 따라 동시에 제공될 수 있도록 도달하는 떼 제어라인의 신호를 저장하며, 상기 출력블럭은 제2의 프로그램가능한 상태머신에 의해 제어된다.

내부연결이 상기에서 이미 설명된 입력라인중 하나 또는 출력 라인중 하나로 되지 않는 때 제4도에서의 도표에서 도시된 블럭의 내부연결 또는 라인, 그리고 이들의 각 기능은 설명의 편의를 위해 다음과 같이 목록된다 :

C7 = 8 계수기의 시작

SC7 = 8 계수기의 정지

INZ = 계수기 RSB 의 제로-셋팅

C0 = 계수기 RSB 의 증가

SCO = 프레임 앤드

SC5 = E 비트를 담고 있는 6번째 팔정수의 확인

SC2 = 32-비트 프레임내 각기 다른 동기화 비트로 두 번째 팔정수 확인

SC80 = 증분계수 CTNFR

SL = 블럭 RSC8 로부터 블럭 RSD 로 자료의 적재

SL1 = 블럭 RSC8 로부터 블럭 RER 로 자료의 적재

SY1 = 팔정수 0 의 인식

SY2 = 동기화 비트(제1칼럼)

RIN(7:1) = 동기화 비트(제1칼럼)없이 블럭 RSC8 내에 존재하는 팔정수

RD(6:1) = 팔정수로부터 끌어내진 자료의 6개 한벌

RD7 = 팔정수로부터 끌어내진 제어라인

X7 = S1, S3, S6, S9 비트

X6 = X 비트

X9 = S2, S8 비트

LA = 블럭 RS9 의 시작

SL2 = 블럭 RSC6 내 자료의 적재 또는 이동을 수행할 것인가를 나타낸다.

CL = 블럭 RSC6 에 대한 작업을 명령한다.

C11 = S1, S3, S6, S9 비트의 적재

C12 = X 비트의 적재

C13 = S2, S8 비트의 적재

Claims

중간수신블럭에 의해 수행된 속도의 적용, 한 집적된 장치속도 적용, 집적된 서비스 디지털 네트워크(ISDN)에 대한 CCITT V.110스탠다드에 따른 동기식, 비동기식 적용을 위한 팔정수-행 비트로 조직된 동기화 및 비동기식 프레임의 분해처리로서, 네트워크로부터 자료의 수신모드에서 프레임 동기화 자료를 담고 있는 각기 다른 길이의 비동기식 프레임내에 함께 모아진 팔정수로 만들어진 입력내 자료를 사용할 수 있으며, 그같은 처리가 동기화 비트, 단말기 출력 접속장치를 위한 제어비트, 감독 마이크로프로세서를 위한 정보비트 그리고 필요하면 반복되며 81트 쉬프트 레지스터에 의해 한번에 한 팔정수를 저장시키고 따라서 각 비동기식 프레임내에 저장된 각 팔정수의 현재위치를 저장시키기 위해 제1의 계수기를 사용하므로써 상기 스탠다드에 따라 배치되는 자료비트를 담고있는 상기 비동기식 프레임을 분해 시키고, 상기의 제1계수기와 이같은 계수기에 의해 각 팔정수의 관련비트를 인식하며, 따라서 각 팔정수에 대해 인식된 비트를 전달 및 저장하고, 그리고 따라서 인식된 그리고 저장된 비트를 네트워크로부터 상기 단말기로 자료의 직렬흐름관리 및 제어를 위한 각각의 요소로 스위치함을 포함함을 특징으로 하는 집적된 서비스 디지털 네트워크의 스피드 적용처리.
수신모드로 프레임 동기화 자료를 담고있는 각기 다른 길이의 비동기식 프레임내에 함께 모아진 팔정수내에 만들어진 입력에서의 자료를 사용할 수 있으며, 비동기식/동기식 변환기(RA0)를 포함하고 이같은 변환기가 출발/정지 포맷트 문자의 흐름을 600 비트/초 2ⁿ배 속도의 비동기식 비트흐름으로 변환시킬 수 있고, 이때 n가 송신단계에서 0-6 의 크기를 갖고 수신단계에서 그 역으로 되며, 속도의 적용을 위한 첫 번째 중간블럭(RA1)이 중간속도로 그리고 기본적으로 상기 중간블럭을 통해 자료의 직렬흐름 정규클럭신호 주파수보다 높은 주파수를 갖는 제1클럭신호의 제어하에 동작하고 상기 스탠다드에 따라 80 또는 32 비트의 비동기식 프레임을 전송단계에서는 합성시키고 수신단계에서는 동기화하고 분해시킬 수 있으며, 동기식 네트워크 접속블럭(RA2)이 상기 중간속도를 64 킬로비트/초의 캐리어 속도로 그리고 그 역으로도 변환시킬 수 있고, 적어도 전술한 제1중간블럭이 수신(RA1RX)를 위한 제1서브로크에 의해 대체되고 전송(RA1TX)를 위한 제2의 서브로크에 의해 대체되며, 각각이 단말기의 부분에서 네트워크로부터 자료를 수신하는 동안과 단말기의 부분에서 네트워크로 자료를 송신시키는 동안에 각각 동작되고, 마이크로프로세서를 위한 접속장치(접속장치)가 장치의 초기 구성을 위한 기록 레지스터와 집적된 장치로부터 정보를 탐지하기 위한 판독레지스터를 담고 있으며, 프로그램 가능한 클럭발생기(DPLL)가 네트워크 기준클럭에 의해 동기화되고 외부주파수 신호에 의해 구동되고, 이같은 발생기가 집적된 장치의 각기 다른 기능블럭에 의해 사용된 각 클럭신호를 발행시킬 수 있는, CCITT V.110 스탠다드에 따라 동기식 및 비동기식 단말기의 적용을 위한 집적된 서비스 디지털 네트워크(ISDN) 속도적용을 위한 모노리드식 장치에 있어서, 수신(RA1RX)을 위한 상기 제1의 중간서브로크가 직렬자료의 동기식 흐름을 수신할 수 있으며 모든 제로에 의해 구성된 팔정수 레지스터내에 존재하는 출력정보에서 발생할 수 있는 수단이 제공된 제1의 8-비트 쉬프트 레지스터, 상기 제1레지스터와 관련하여 기능적으로 직렬로 연결되며 지시를 받아 상기 제1레지스터로부터의 한 팔중수와 한 제어라인 신호의 과련된 6개의 중앙자료비프를 적재시킬 수 있는 7비트의 제2레지스터, 그리고 상기 제2레지스터와 기능적으로 직렬로 연결되며 상기 제2쉬프트 레지스터로부터 관련된 6개 자료비프를 적재하고 관련된 한 자료라인을 통해 출력에서 상기의 자료비트를 제공할 수 있는 6비트 (RSC6)의 제3 쉬프트 레지스터, 상기 제1레지스터와 관련해서 기능적으로 직렬로 연결되며 지시를 받아 E 감독비트를 적재시킬 수 있으며 이같은 감독비트로부터 감독 마이크로프로세서에 의해 판독되는, 7비트 레지스터(RER)에 의해 구성된 감독자료를 스위치하기 위한 구조, 관리 및 제어를 위한 구조로서 8비트용 제1계수기(RSA), 프레임의 크기에 따라 10 또는 4 비트용 제2프로그램가능 계수기, 제3계수기(CT80)으로 구성되며, 제1계수기가 한 전체 팔중수가 입력되는 때 상기 제1레지스터(RSC8) 내로 이동하면서 정보를 발생시킬 수 있으며, 제2계수기가 프레임의 8중주 숫자를 계수할 수 있으며 출력에서 한 프레임의 끝이 도달하였는지에 대한 제1의 정보편과 7비트의 레지스터(RER)로 E 비트의 동 팔중수를 스위치할 수 있도록 하기 위해 상기 제1쉬프트 레지스터(RSC8)내 E 감독비트 팔중수 존재에 대한 제2정보편을 제공하고, 제1클럭신호로 동작하는 제1상태머신(RS2)이 집적된 구조 PLA 에 의해 구성되며, 이같은 구조가 입력과 관련해서 동기화, 팔중수 주소를 관리할 수 있으며 동기식 작용의 단계에서 상기 계수기(RSB)로부터 획득된 정보를 사용하여 상기 계수기가 끝나자마자 존재하는 팔중수의 종류에 따라 동기화 유지의 제어 및 명령을 관리할 수 있고, 제3계수기가 동기화가 분실되는 때 상기 상태머신(RS2)에 의해 시작되고, 이는 상기 스탠다드에 의해 규정된 프레임 숫자(NFR)의 이동을 계수할 수 있으며, 프레임 비트를 계수할 수 있고 각 계수가 끝나는 곳에서 연속적 프레임 비트의 계수를 재개하기 전에 4번째 계수기(CTNFR)를 증가시킬 수 있는 한 구조, 출력의 제어를 위한 구조로서 제2프로그램가능 상태머신(RS9), 제1지연블럭(RS7), 제2지연블럭(RIT)를 포함 하며, 제2상태머신이 출력에서 자료를 위한 제2클럭신호와 함께 동작하는 집적된 구조 PLA 에 의해 구성되며, 이때의 신호가 상기 제1상태머신(RS2)의 제1클럭신호와 관련 기본적으로 느리게 되며, 제1지연블럭이 상기 제1상태머신(RS2)에 의해 전송된 출력의 제어를 위한 구조의 블럭출발신호를 지연시킬 수가 있고, 제2지연블럭이 제어라인신호의 출력블럭(FILI CONR.)에 의해 상기 CCITT V.110 스탠다드 요구조건에 따라 정확한 순간에 출력에서 동시에 제공될 수 있도록 하기 위해 이들이 도달하는 때 제어라인의 신호들을 저장할 수 있는 한 구조를 포함함을 특징으로 하는 집적된 서비스 디지털 네트워크의 스피드 적용을 위한 모노리드식 집적장치