JP2971125B2 - 統合サービス・デシタル・ネットワークのためのスピード適合用モノリチック集積デバイス及び同期化及び分解方法 - Google Patents
統合サービス・デシタル・ネットワークのためのスピード適合用モノリチック集積デバイス及び同期化及び分解方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電流CCITTシリーズＸ及びＹ仕様に適合す
る同期及び非同期ターミナルの統合サービス・デジタル
・ネットワーク（ISDN）に接続するためのスピード適合
に関する。このシステムはX21、X21b、V24及びRS232シ
リーズの同期ターミナル及びX20、X20b、V24及びRS232
シリーズの非同期ターミナルの適合のための適切なCCIT
T・V110標準により要求される機能を行うことを意図し
ている。
る同期及び非同期ターミナルの統合サービス・デジタル
・ネットワーク（ISDN）に接続するためのスピード適合
に関する。このシステムはX21、X21b、V24及びRS232シ
リーズの同期ターミナル及びX20、X20b、V24及びRS232
シリーズの非同期ターミナルの適合のための適切なCCIT
T・V110標準により要求される機能を行うことを意図し
ている。
（従来技術） スピード適合の技術は電気通信ネットワークを有する
ターミナルのインターフェイスのために特に重要性があ
る。特に新規な統合サービス・デジタル・ネットワーク
（ISDN）の導入は低スピードのターミナルを、CCITTシ
リーズＩ標準による64キロビット／秒のスピードにより
特徴付けられるISDNのＢチャンネルとインターフェイス
させることを必要としている。
ターミナルのインターフェイスのために特に重要性があ
る。特に新規な統合サービス・デジタル・ネットワーク
（ISDN）の導入は低スピードのターミナルを、CCITTシ
リーズＩ標準による64キロビット／秒のスピードにより
特徴付けられるISDNのＢチャンネルとインターフェイス
させることを必要としている。
ISDN文脈中のスピード適合は、予備設定されたフォー
マットのマトリクス又はフレームの論理合成及び分解を
基礎とするCOITT・V110の実行により効果的に行うこと
ができる。
マットのマトリクス又はフレームの論理合成及び分解を
基礎とするCOITT・V110の実行により効果的に行うこと
ができる。
ネットワークのレセプションフェーズでは、入力デー
タは同期データを含み異なった長さの非同期フレーム中
に組み入れられたオクテット中に組織されたビットであ
る。従って第１にフレームの同期を見つけだし、結果的
に予備形成されたマトリクス内の予備決定された位置の
中に受け入れられるオクテットをアレンジすることが必
要である。このように構成されたマトリクスはコントロ
ールブロックにスイッチされる「データビット」と他の
付加的な情報を含み、一方単一のデータビットは入力は
スピードより小さい好適なスピードで出力に伝えられ
る。簡単であるがこの記載は非同期フレームの同期化及
び合成／分解の必要性を示している。
タは同期データを含み異なった長さの非同期フレーム中
に組み入れられたオクテット中に組織されたビットであ
る。従って第１にフレームの同期を見つけだし、結果的
に予備形成されたマトリクス内の予備決定された位置の
中に受け入れられるオクテットをアレンジすることが必
要である。このように構成されたマトリクスはコントロ
ールブロックにスイッチされる「データビット」と他の
付加的な情報を含み、一方単一のデータビットは入力は
スピードより小さい好適なスピードで出力に伝えられ
る。簡単であるがこの記載は非同期フレームの同期化及
び合成／分解の必要性を示している。
スピード適合は勿論同時にそれぞれ「伝送」及び「レ
セプション」として定義されることのできる両方向に対
して意図される。レセプションモードではフレームの同
期化と分解が必要とされ、一方伝送モードではフレーム
の合成と同期ビットの発生の逆の動作が必要とされる。
セプション」として定義されることのできる両方向に対
して意図される。レセプションモードではフレームの同
期化と分解が必要とされ、一方伝送モードではフレーム
の合成と同期ビットの発生の逆の動作が必要とされる。
このようなシステムの文脈内では、ネットワークに非
同期ターミナルを接続するためのフレームの同期化及び
分解の機能を行う「レセプション」ブロックが主要な重
要性を有している。
同期ターミナルを接続するためのフレームの同期化及び
分解の機能を行う「レセプション」ブロックが主要な重
要性を有している。
第１図に概略的に示すように「レセプション」ブロッ
クはDATAINデータをDATAOUTデータに適合させなければ
ならず、両者ともそれぞれのCKIN及びCKOUTのクロック
シグナ ルに対してシリアルで同期的である。
クはDATAINデータをDATAOUTデータに適合させなければ
ならず、両者ともそれぞれのCKIN及びCKOUTのクロック
シグナ ルに対してシリアルで同期的である。
上述に標準に述べたように、CKIN及びCKOUTクロック
シグナルの比は上記の第１表に示すように5/3又は4/3で
なければならないことは注目しなければならない。
シグナルの比は上記の第１表に示すように5/3又は4/3で
なければならないことは注目しなければならない。
更に上述の標準によるとこの比の値に従って伝送のフ
レームは下記に示す２種の異なったマトリクス構造に従
って合成されかつ分解される。
レームは下記に示す２種の異なったマトリクス構造に従
って合成されかつ分解される。
この２種類のマトリクスは類似の構成を有しディメン
ジョンで基本的に異なっている（縦の数）。
ジョンで基本的に異なっている（縦の数）。
マトリクス１の情報フィールド 縦１及び横1;同期化パターン 縦5:マイクロプロセッサ（Ｅビット）用の情報 横8:コントロールビット（Ｓ、Ｘビット） 残りのビット（Ｄビット）はOUTPUTラインに伝達され
るデータビットである。80ビットのフレーム。
るデータビットである。80ビットのフレーム。
マトリクス２の情報フィールド 横1:同期化パターン 横8:コントロールビット 残りのビット（Ｄビット）はOUTPUTラインに伝達され
るデータビットである。32ビットのフレーム。
るデータビットである。32ビットのフレーム。
従ってレセプションフェーズでは、システムのフレー
ムの同期化及び分解のための適切な回路ブロックが、デ
ータの各フレームの最初及び最後における明らかな情報
なしにCKINクロックシグナルにより固定されるスピード
でDATAIN入力ライン上のシリアルなデータフローを受け
取り、従ってフレームの同期化及び論理分解の動作は次
の動作によって起こらなければならない。
ムの同期化及び分解のための適切な回路ブロックが、デ
ータの各フレームの最初及び最後における明らかな情報
なしにCKINクロックシグナルにより固定されるスピード
でDATAIN入力ライン上のシリアルなデータフローを受け
取り、従ってフレームの同期化及び論理分解の動作は次
の動作によって起こらなければならない。
1.同期化パターンを見つけ出すこと 同期化パターンはフレームの最初を特定するための論
理素子であり従ってマトリクス中の正確な位置に受け入
れられるビットを位置させることを可能にする。シリア
ルなフレーム中に同期化パターンを見つけることは動作
の当初に行われかつ受け入れられる各フレームによりコ
ントロールされる。
理素子であり従ってマトリクス中の正確な位置に受け入
れられるビットを位置させることを可能にする。シリア
ルなフレーム中に同期化パターンを見つけることは動作
の当初に行われかつ受け入れられる各フレームによりコ
ントロールされる。
2.フレームの合成 この動作は、マトリクスが（80ビットの）タイプ１の
マトリクス又は（32ビットの）タイプ２のマトリクスで
あると問わず、該マトリクス中の正確な位置にビットを
位置させるものと理解されるべきである。
マトリクス又は（32ビットの）タイプ２のマトリクスで
あると問わず、該マトリクス中の正確な位置にビットを
位置させるものと理解されるべきである。
3.ビットの選択 このように構成されたマトリクスから、データ人はDA
TAOUT出力に伝達され、そのコントロールビットはコン
トロールライン上に伝達され、かつ監視マイクロプロセ
ッサ用に意図された監視ビットも選択される。
TAOUT出力に伝達され、そのコントロールビットはコン
トロールライン上に伝達され、かつ監視マイクロプロセ
ッサ用に意図された監視ビットも選択される。
4.フレームの分解 この表現はこのようにそれぞれのラインに選択された
ビットのスイッチングとして理解されるべきである。
ビットのスイッチングとして理解されるべきである。
5.同期化のコントロール 同期化パターンのコントロールは各フレームにより行
われる。負の結果の場合つまり同期化ができない場合に
は例外的な状態であることがシグナルされ、上述の順序
で動作を再度行うためにシステムをポイント１に戻す。
われる。負の結果の場合つまり同期化ができない場合に
は例外的な状態であることがシグナルされ、上述の順序
で動作を再度行うためにシステムをポイント１に戻す。
このようなシステムを形成するための模範的な解決法
は、フレームをそのまま処理しつまり80ビット（又は32
ビット）を記憶させ、シフトレジスタ中に入る同期化ビ
ットがマトリクス中のそれらのために意図している位置
に着いたときに完全なフレームを識別することから成っ
ている。フレームのコンフィギュレーションが一度識別
されると、それは第２のレジスタにセーブ（記憶）され
ることができ、一方入力フローは第１のレジスタ中へシ
フトし続ける。第１の状態マシーンは、適切な時期に第
１のレジスタ中でのフレームの合成をコントロールする
ためにかつフレーム同期化の維持のためにそして適切な
時期に第２のレジスタ中に構成されるフレームの負荷を
コントロールするために用意される。
は、フレームをそのまま処理しつまり80ビット（又は32
ビット）を記憶させ、シフトレジスタ中に入る同期化ビ
ットがマトリクス中のそれらのために意図している位置
に着いたときに完全なフレームを識別することから成っ
ている。フレームのコンフィギュレーションが一度識別
されると、それは第２のレジスタにセーブ（記憶）され
ることができ、一方入力フローは第１のレジスタ中へシ
フトし続ける。第１の状態マシーンは、適切な時期に第
１のレジスタ中でのフレームの合成をコントロールする
ためにかつフレーム同期化の維持のためにそして適切な
時期に第２のレジスタ中に構成されるフレームの負荷を
コントロールするために用意される。
状態マシーンの一部における同期化の識別の第１フェ
ーズの後に、80番目（又は32番目）のビットのランアウ
トの後に新しく入ってくるフレームが第１レジスタで完
全にされているという情報を状態マシーンに伝えるカウ
ンタを使用することが可能になる。同期機能フェーズ
は、当初は同期化を見つけ出していた状態マシーンがカ
ウンタのランアウトの後に同期化パターンの正確性をコ
ントロールしかつ第２レジスタ中のフレームの負荷を指
令する。
ーズの後に、80番目（又は32番目）のビットのランアウ
トの後に新しく入ってくるフレームが第１レジスタで完
全にされているという情報を状態マシーンに伝えるカウ
ンタを使用することが可能になる。同期機能フェーズ
は、当初は同期化を見つけ出していた状態マシーンがカ
ウンタのランアウトの後に同期化パターンの正確性をコ
ントロールしかつ第２レジスタ中のフレームの負荷を指
令する。
このようなレセプションブロックからの出力中のデー
タの管理は、データ出力と同じクロックで機能する第２
の状態マシーンにより行うことができる。第２のレジス
タ中の全フレームを利用できるこの第２の状態マシーン
は種々の方向に伝達されるべきビットを選択できる位置
にあり、マトリクス中のそれらの位置から直接それらを
取り出す。特に出力ではそれらに負荷を掛けない第３の
シフトレジスタ中へデータビットを負荷することが可能
になる。データに関して別個に監視マイクロプロセッサ
ように意図されたオクテットをアドレスすることが可能
になり、一方上述の標準の要求に従って出力中で同様に
してコントロールラインのデータをアドレスすることが
可能になる。
タの管理は、データ出力と同じクロックで機能する第２
の状態マシーンにより行うことができる。第２のレジス
タ中の全フレームを利用できるこの第２の状態マシーン
は種々の方向に伝達されるべきビットを選択できる位置
にあり、マトリクス中のそれらの位置から直接それらを
取り出す。特に出力ではそれらに負荷を掛けない第３の
シフトレジスタ中へデータビットを負荷することが可能
になる。データに関して別個に監視マイクロプロセッサ
ように意図されたオクテットをアドレスすることが可能
になり、一方上述の標準の要求に従って出力中で同様に
してコントロールラインのデータをアドレスすることが
可能になる。
32ビットの第２のタイプのフレームの場合には勿論シ
ステムのために同じ構造を使用しその一部分のみを使用
するようにすることが可能である。
ステムのために同じ構造を使用しその一部分のみを使用
するようにすることが可能である。
（発明の構成） この従来技術と比較して、本発明の対象は、前記標準
により生ずるその結果を充分尊重しかつ１個の完全なフ
レームよりむしろオクテットであるシリアルなフロー中
のデータの組織の基本素子、及びCCITT・V110標準に依
る同期及び非同期ターミナルの適合のための統合サービ
ス・デジタル・ネットワーク（ISDN）用のCCITT適合の
ための全システムを統合する適切なモノリチックデバイ
スに作用しながら、データの全フレームを記憶し取り扱
うことを考慮することの必要性を都合良く取り除いた、
同期化と、非同期フレームの合成及び分解を行うための
異なったプロセスである。
により生ずるその結果を充分尊重しかつ１個の完全なフ
レームよりむしろオクテットであるシリアルなフロー中
のデータの組織の基本素子、及びCCITT・V110標準に依
る同期及び非同期ターミナルの適合のための統合サービ
ス・デジタル・ネットワーク（ISDN）用のCCITT適合の
ための全システムを統合する適切なモノリチックデバイ
スに作用しながら、データの全フレームを記憶し取り扱
うことを考慮することの必要性を都合良く取り除いた、
同期化と、非同期フレームの合成及び分解を行うための
異なったプロセスである。
基本的には本システムは、その中にデータのシリアル
なフローが形成されるオクテットに作用し、簡単なカウ
ンタを使用することによりフレーム中のそれぞれの位置
を特定し、仕様により要求されることに従って各オクテ
ット中で得られるデータを管理する。
なフローが形成されるオクテットに作用し、簡単なカウ
ンタを使用することによりフレーム中のそれぞれの位置
を特定し、仕様により要求されることに従って各オクテ
ット中で得られるデータを管理する。
このシステム構造の主要な利点は、複雑性を減少させ
たこと、従って占有する空間とコストを減少させたこと
に起因して生ずる。
たこと、従って占有する空間とコストを減少させたこと
に起因して生ずる。
実際全フレーム（又は少なくともセミフレーム）の記
憶と取扱いに基づく従来の解決法に関連して少なくとも
10オクテットから成るフレームの記憶に換えて一度に１
個のオクテットのみを記憶すれば良いレジスタの都合の
良い再寸法化が行われる。
憶と取扱いに基づく従来の解決法に関連して少なくとも
10オクテットから成るフレームの記憶に換えて一度に１
個のオクテットのみを記憶すれば良いレジスタの都合の
良い再寸法化が行われる。
本発明に従って形成されるデバイスの構成は、複雑な
アドレス発生器と、従来タイプの解決法のようにフレー
ムに関するオクテットをときどき選択するマルチプレク
サを最早必要としないため、そしてその逆に与えられた
レジスタ中に存在する単一のオクテットの負荷をときど
き指令すれば充分であるため、コントロールブロックも
簡略化されるような構造である。
アドレス発生器と、従来タイプの解決法のようにフレー
ムに関するオクテットをときどき選択するマルチプレク
サを最早必要としないため、そしてその逆に与えられた
レジスタ中に存在する単一のオクテットの負荷をときど
き指令すれば充分であるため、コントロールブロックも
簡略化されるような構造である。
レセプションブロックの入力とレセプションブロック
からの出力間のデータにより生ずる遅れも本発明に従っ
て形成されるデバイス中でかなり減少する。実際従来タ
イプのシステム中で同期化の識別とそれの伝送の前に入
力の全フレーム又はセミフレームのシフトにより生ずる
遅れは、他の条件が同じとして、データの単一のオクテ
ットのシフトに起因する遅れに実質的に減少する。実際
に本発明のシステムでは、従来のタイプのシステムの場
合のように、２個のフレーム又は１個のフレームの存在
の代わりに、レセプションブロック内に一度に２個を越
えるオクテットが存在することがない。
からの出力間のデータにより生ずる遅れも本発明に従っ
て形成されるデバイス中でかなり減少する。実際従来タ
イプのシステム中で同期化の識別とそれの伝送の前に入
力の全フレーム又はセミフレームのシフトにより生ずる
遅れは、他の条件が同じとして、データの単一のオクテ
ットのシフトに起因する遅れに実質的に減少する。実際
に本発明のシステムでは、従来のタイプのシステムの場
合のように、２個のフレーム又は１個のフレームの存在
の代わりに、レセプションブロック内に一度に２個を越
えるオクテットが存在することがない。
前記標準により生ずる入力及び出力のデータのための
クロック間の特別な関係も、改良された手法で改善され
る。
クロック間の特別な関係も、改良された手法で改善され
る。
本発明とその利点をより良く例示しかつ当業者にその
実施の要領を迅速に与える目的で、本発明により「レセ
プション」ブロック構造を有するIBRAと呼ばれるモノリ
チック集積デバイスを引続き説明する。
実施の要領を迅速に与える目的で、本発明により「レセ
プション」ブロック構造を有するIBRAと呼ばれるモノリ
チック集積デバイスを引続き説明する。
第１図は、既に説明したスピード適合用のシステムの
「レセプション」ブロックの等価な四極子の図であり、 第２図は、本発明に従って形成されたISDN用のスピー
ド適合のためのモノリチックデバイスの簡略化されたブ
ロックダイアグラムであり、 第３図は、伝送ブロックとレセプションブロックとに
機能的に細分された第２図中のブロックダイアグラムの
中間ブロックRAIの簡略化したダイアグラムであり、 第４図は、本発明の対象である構成に従って形成され
たレセプションブロックの簡略化された機能的ダイアグ
ラムである。
「レセプション」ブロックの等価な四極子の図であり、 第２図は、本発明に従って形成されたISDN用のスピー
ド適合のためのモノリチックデバイスの簡略化されたブ
ロックダイアグラムであり、 第３図は、伝送ブロックとレセプションブロックとに
機能的に細分された第２図中のブロックダイアグラムの
中間ブロックRAIの簡略化したダイアグラムであり、 第４図は、本発明の対象である構成に従って形成され
たレセプションブロックの簡略化された機能的ダイアグ
ラムである。
本発明に従って形成されるIBRAデバイスは他の手法に
よっても製造できるが、通常はPLCCタイプの44脚のパッ
ケージ中でCMOS・VLSI技術により製造され、PABXライン
カードで通常要求されるように多ターミナル用アダプタ
（Adapter far Multiple terminals）の機能を行うため
にバス・コンフィギュレーションで接続されることがで
きる。
よっても製造できるが、通常はPLCCタイプの44脚のパッ
ケージ中でCMOS・VLSI技術により製造され、PABXライン
カードで通常要求されるように多ターミナル用アダプタ
（Adapter far Multiple terminals）の機能を行うため
にバス・コンフィギュレーションで接続されることがで
きる。
本発明に従って形成されたデバイスの一般的な構造
は、第２図の簡略化されたブロックダイアグラムに示さ
れ、第２図には基本的なブロックとそれらの間のそれぞ
れの主要な接続が例示されている。これらの接続は略号
で特定されている。機能的には、モノリチックデバイス
は、標準データ伝送装置（DTE）及びデータコミニュケ
ーション装置（DCE）のインターフェイスとの物理的接
続のため及びネットワーク（ISDN）との接続のために利
用できるある数の脚を有し、これらは以下に特定する通
りである。
は、第２図の簡略化されたブロックダイアグラムに示さ
れ、第２図には基本的なブロックとそれらの間のそれぞ
れの主要な接続が例示されている。これらの接続は略号
で特定されている。機能的には、モノリチックデバイス
は、標準データ伝送装置（DTE）及びデータコミニュケ
ーション装置（DCE）のインターフェイスとの物理的接
続のため及びネットワーク（ISDN）との接続のために利
用できるある数の脚を有し、これらは以下に特定する通
りである。
集積デバイスは全体として勿論、多数の多機能入力及
び出力脚及びインディケータ及びコントロールシグナル
用の他の脚に加えて、パワーサプライ用、クロックシグ
ナルの周波数のコントロールのための結晶の接続用、デ
バイスから監視マイクロプロセッサ及びその逆のデータ
及びコマンドを ISDN INTERFACE CLK Ｉ クロック参照シグナル。クロック周波数はプ
ログラムモードに（PCM/SSI,GCI）従ってSDR及びSDX上
のデータスピードと等しいか２倍である。
び出力脚及びインディケータ及びコントロールシグナル
用の他の脚に加えて、パワーサプライ用、クロックシグ
ナルの周波数のコントロールのための結晶の接続用、デ
バイスから監視マイクロプロセッサ及びその逆のデータ
及びコマンドを ISDN INTERFACE CLK Ｉ クロック参照シグナル。クロック周波数はプ
ログラムモードに（PCM/SSI,GCI）従ってSDR及びSDX上
のデータスピードと等しいか２倍である。
FSC Ｉ フレーム同期クロック。これはSDR及びSDX用
の参照フレームシグナルである。８キロヘルツクロック
がフレーム同期化シグナルを集積デバイスに供給するた
めに必要である。
の参照フレームシグナルである。８キロヘルツクロック
がフレーム同期化シグナルを集積デバイスに供給するた
めに必要である。
SDR Ｉ TTL又はCMOS標準レベルのネットワークから受
け入れられるシリアルデータ。都合の良いことに外部抵
抗を必要とすることなく内部プルアップ回路はオープン
−ドレン（又はオープン−コレクタ）タイプのパイロッ
ト段の接続を可能にする。
け入れられるシリアルデータ。都合の良いことに外部抵
抗を必要とすることなく内部プルアップ回路はオープン
−ドレン（又はオープン−コレクタ）タイプのパイロッ
ト段の接続を可能にする。
SDX Ｉ TTL又はCMOSレベルのネットワークへ伝送され
るシリアルデータ。
るシリアルデータ。
アドレスするためのバスコネクション用の外部脚を有し
ていてもよいが、これらは当業者にとって明白な特性で
あり多量の情報を説明する煩雑さを避けるためそして何
よりも特許請求の範囲で定義された本発明を特徴付ける
説明には適していないため簡略化された添付図面には示
していない。
ていてもよいが、これらは当業者にとって明白な特性で
あり多量の情報を説明する煩雑さを避けるためそして何
よりも特許請求の範囲で定義された本発明を特徴付ける
説明には適していないため簡略化された添付図面には示
していない。
第２図に示されているように、IBRAはスタート／スト
ップ定様式特性（ラインTXDによりDTE/DCEインターフェ
イスから生ずる）を600ビット／秒の2n倍（ｎは０、
１、２、３、４、５又は６である）の速度で（ラインI0
DX上の）ビットの同期フローに変換しあるいはその逆を
行うことのできる非同期／同期コンバータブロックRA0
を含んで成るように構成される。入力のデータの可能な
非同スピードは、300、600、1200、2400、4800、9600、
19200及び38400ビット／秒である。（高レベルの）スト
ップビットの特性間の空時間を充足することにより600
ビット／秒に上昇する最低スピードの例外の除いてこれ
らの全てのスピードは同じスピードを維持するよう同期
化される。両方向の非同期スピードは同じである。ター
ミナルDTE又はDCEは特性又は割り込みを伝送し又は高い
ポーズレベルを維持することができう。この特性は、Ｍ
データビットの及び１又は２のストップビットにより形
成される。この割り込みは、スタート及びストップビッ
トを含む特性のそれと少なくとも等しい持続時間を有す
る低レベルのシグナルである。非同期インターフェイス
は距離Ｍ（Ｍはマイクロプロセッサにより固定される特
定のデータビットの数である）の（低レベル）のスター
トビット及び（高レベルの）ストップビットを識別する
ことにより特性を検知する。入力のデータは名目データ
クロックCK0より16倍速いクロックCKT16で読みだされ
る。ある耐性範囲内で構成されるターミナルの非同期伝
送スピードは、伝送される特性間に付加的なストップビ
ットを挿入することにより又はストップビットの除去に
よりコンバータによって自動的に補償される。
ップ定様式特性（ラインTXDによりDTE/DCEインターフェ
イスから生ずる）を600ビット／秒の2n倍（ｎは０、
１、２、３、４、５又は６である）の速度で（ラインI0
DX上の）ビットの同期フローに変換しあるいはその逆を
行うことのできる非同期／同期コンバータブロックRA0
を含んで成るように構成される。入力のデータの可能な
非同スピードは、300、600、1200、2400、4800、9600、
19200及び38400ビット／秒である。（高レベルの）スト
ップビットの特性間の空時間を充足することにより600
ビット／秒に上昇する最低スピードの例外の除いてこれ
らの全てのスピードは同じスピードを維持するよう同期
化される。両方向の非同期スピードは同じである。ター
ミナルDTE又はDCEは特性又は割り込みを伝送し又は高い
ポーズレベルを維持することができう。この特性は、Ｍ
データビットの及び１又は２のストップビットにより形
成される。この割り込みは、スタート及びストップビッ
トを含む特性のそれと少なくとも等しい持続時間を有す
る低レベルのシグナルである。非同期インターフェイス
は距離Ｍ（Ｍはマイクロプロセッサにより固定される特
定のデータビットの数である）の（低レベル）のスター
トビット及び（高レベルの）ストップビットを識別する
ことにより特性を検知する。入力のデータは名目データ
クロックCK0より16倍速いクロックCKT16で読みだされ
る。ある耐性範囲内で構成されるターミナルの非同期伝
送スピードは、伝送される特性間に付加的なストップビ
ットを挿入することにより又はストップビットの除去に
よりコンバータによって自動的に補償される。
それぞれデータのターミナルからの伝送及びデータの
ネットワークからのレセプションのブロックRA0から及
びRA0へのデバイス中でのデータのシリアルなフロー
が、２種のそれぞれのラインI0DX及びI0RXにより起こ
る。スピード適合のための中間ブロックRA1それぞれ次
の機能を行う。
ネットワークからのレセプションのブロックRA0から及
びRA0へのデバイス中でのデータのシリアルなフロー
が、２種のそれぞれのラインI0DX及びI0RXにより起こ
る。スピード適合のための中間ブロックRA1それぞれ次
の機能を行う。
ターミナルからネットワークへのデータ伝送の方向の機
能 CCITT・V110標準により要求されるように、ターミナ
ルDTEが48キロヘルツのスピードを有する場合は32ビッ
トのマトリクスを有するフレーム、又は他のスピード条
件では80ビットのマトリクスを有するフレームを構成す
る。入力脚DTR−Ｃ及びRTSがコントロールされ、前記標
準により限定される周波数を有するフレーム中でデータ
を伝送する。
能 CCITT・V110標準により要求されるように、ターミナ
ルDTEが48キロヘルツのスピードを有する場合は32ビッ
トのマトリクスを有するフレーム、又は他のスピード条
件では80ビットのマトリクスを有するフレームを構成す
る。入力脚DTR−Ｃ及びRTSがコントロールされ、前記標
準により限定される周波数を有するフレーム中でデータ
を伝送する。
ターミナルDTEのインターフェイスから又は非同期／
同期コンバータRA0から生ずるデータビット（Ｄ）をそ
れを繰り返し又は繰り返すことなく挿入する。
同期コンバータRA0から生ずるデータビット（Ｄ）をそ
れを繰り返し又は繰り返すことなく挿入する。
状態ビットを挿入する。X30又はV110の推薦に従っ
て、これらのビットはマイクロプロセッサから来るか、
あるいは例えば前に例示したフレームのビットS1、S3、
S4からS9の特定のサンプリングポイントにおけるターミ
ナルの相互変換回路の状態を知らせる。それらのうちの
６個がマイクロプロセッサから来る第７のもの（上述の
80ビットを有するフレームのE7）が中間ブロックRA1の
伝送ブロックにより自動的に発生する、監視マイクロプ
ロセッサから、又はターミナルDTEの及びＥビットのイ
ンターフェイスから来るＸビットを挿入する。
て、これらのビットはマイクロプロセッサから来るか、
あるいは例えば前に例示したフレームのビットS1、S3、
S4からS9の特定のサンプリングポイントにおけるターミ
ナルの相互変換回路の状態を知らせる。それらのうちの
６個がマイクロプロセッサから来る第７のもの（上述の
80ビットを有するフレームのE7）が中間ブロックRA1の
伝送ブロックにより自動的に発生する、監視マイクロプ
ロセッサから、又はターミナルDTEの及びＥビットのイ
ンターフェイスから来るＸビットを挿入する。
ISDNネットワークからのデータのレセプションフェーズ
の機能 第２図のスピード適合用中間ブロックRA1を構成する
適切なレセプションサブブロックからのレセプションフ
ェーズで行われる機能が本説明を通して詳細に例示され
る。
の機能 第２図のスピード適合用中間ブロックRA1を構成する
適切なレセプションサブブロックからのレセプションフ
ェーズで行われる機能が本説明を通して詳細に例示され
る。
ブロックRA2は実質的に同期ネットワークインターフ
ェイスを構成する。ラインI1DX（中間ユニットRA1から
来るデータの入力）及びSDX（ISDNネットワークへ伝送
されるデータのフローの出力）及びラインSDR（ISDNネ
ットワークから来るデータの入力）及びI1RX（スピード
適合用中間ブロックRA1へ受け入れられるデータの転
送）は２方向のデータフローのそれぞれのルートを構成
する。
ェイスを構成する。ラインI1DX（中間ユニットRA1から
来るデータの入力）及びSDX（ISDNネットワークへ伝送
されるデータのフローの出力）及びラインSDR（ISDNネ
ットワークから来るデータの入力）及びI1RX（スピード
適合用中間ブロックRA1へ受け入れられるデータの転
送）は２方向のデータフローのそれぞれのルートを構成
する。
ブロックRA2は中間スピードを変換する。つまり伝送
では８キロビット／秒、16キロビット／秒又は32キロビ
ット／秒を64キロビット／秒のキャリアスピードに変換
し、レセプションではその逆の変換を行う。ブロックRA
2は、データのスピードが38400ビット／秒より大きいか
等しい場合にデータをそのまま通過させる。
では８キロビット／秒、16キロビット／秒又は32キロビ
ット／秒を64キロビット／秒のキャリアスピードに変換
し、レセプションではその逆の変換を行う。ブロックRA
2は、データのスピードが38400ビット／秒より大きいか
等しい場合にデータをそのまま通過させる。
μＰ−INTERFACEは13個のラインを有するマイクロプ
ロセッサのための８ビット平行インターフェイスであ
り、かつ多重アドレス／データバスタイプのマイクロプ
ロセッサと直接交換できる。
ロセッサのための８ビット平行インターフェイスであ
り、かつ多重アドレス／データバスタイプのマイクロプ
ロセッサと直接交換できる。
集積回路のプログラムの初期フェーズの間及び回路が
割り込みを要求し又はマイクロプロセッサがそれ自身の
平行なバスによりISDNネットワークへの又はからのデー
タを伝送し及び／又は受け入れるときは常に、このブロ
ックは監視マイクロプロセッサとインターフェィスす
る。
割り込みを要求し又はマイクロプロセッサがそれ自身の
平行なバスによりISDNネットワークへの又はからのデー
タを伝送し及び／又は受け入れるときは常に、このブロ
ックは監視マイクロプロセッサとインターフェィスす
る。
このブロックはそれぞれ「RAM」及び「GI」と呼ばれ
る２種の主要部から構成されている。サブブロックRAM
は、所望のコンフィギュレーションの集積デバイスをプ
ログラムするために必要な全ての書込みレジスタと、マ
イクロプロセッサが集積回路からの情報を集めるように
するための書込みレジスタを含んでいる。ブロックGI
は、割り込みがマスクされていると特別の割り込みシグ
ナルの変化を検出しかつこの情報を記憶し、又割り込み
がマスクされていない場合には直ちにマイクロプロセッ
サへ割り込みを提供する。
る２種の主要部から構成されている。サブブロックRAM
は、所望のコンフィギュレーションの集積デバイスをプ
ログラムするために必要な全ての書込みレジスタと、マ
イクロプロセッサが集積回路からの情報を集めるように
するための書込みレジスタを含んでいる。ブロックGI
は、割り込みがマスクされていると特別の割り込みシグ
ナルの変化を検出しかつこの情報を記憶し、又割り込み
がマスクされていない場合には直ちにマイクロプロセッ
サへ割り込みを提供する。
必要なマスクされた割り込みがマスクされなくなると
直ちにそれらはマイクロプロセッサへ供給される。
直ちにそれらはマイクロプロセッサへ供給される。
ブロックDPLLは、FSCネットワーク参照クロックによ
り同期化されかつ例えば10.752メガヘルツ±100ppmの外
部ソースで駆動されるプログラムできるクロック発生器
である。該ブロックは、異なった機能ブロック（RA0、R
A1及びRA2）で使用されるクロックシグナルCK0、CK1及
びCK2を提供する。
り同期化されかつ例えば10.752メガヘルツ±100ppmの外
部ソースで駆動されるプログラムできるクロック発生器
である。該ブロックは、異なった機能ブロック（RA0、R
A1及びRA2）で使用されるクロックシグナルCK0、CK1及
びCK2を提供する。
デバイスのコアは、第３図に示すように２個のセミブ
ロックRA1TX及びRA1RXから構成されるスピード適合中間
ブロックRA1により形成され、RA1TXはデータのターミナ
ルDTE/DCEからISDNネットワークへの伝送のフェーズで
動作し、RA1RXはデータのISDNネットワークからターミ
ナルDTE/DCEへのレセプションのフェーズで動作する。
第３図の２個のブロックRA1TX及びRA1RXの「四極子」の
例示では、それらは、マイクロプロセッサから及びへの
コントロールシグナル及び監視シグナルのそれぞれのラ
インだけでなく、第２図のダイアグラムに関して既に述
べたデータフローラインに加えて、全体として示されて
いる。
ロックRA1TX及びRA1RXから構成されるスピード適合中間
ブロックRA1により形成され、RA1TXはデータのターミナ
ルDTE/DCEからISDNネットワークへの伝送のフェーズで
動作し、RA1RXはデータのISDNネットワークからターミ
ナルDTE/DCEへのレセプションのフェーズで動作する。
第３図の２個のブロックRA1TX及びRA1RXの「四極子」の
例示では、それらは、マイクロプロセッサから及びへの
コントロールシグナル及び監視シグナルのそれぞれのラ
インだけでなく、第２図のダイアグラムに関して既に述
べたデータフローラインに加えて、全体として示されて
いる。
この時点までの適切な図面の説明は、これらのタイプ
のシステムに関する技術の現状に属するものとして容易
に識別できるものを表し、従って当業者はそれを識別す
るためにこれらの一般的な機能的ダイアグラムの詳細を
説明することは完全に余分であると思われる。
のシステムに関する技術の現状に属するものとして容易
に識別できるものを表し、従って当業者はそれを識別す
るためにこれらの一般的な機能的ダイアグラムの詳細を
説明することは完全に余分であると思われる。
両者とも本発明の対象である革新的なプロセスとこの
ようなプロセスを実行するために適切な構造は、第２図
に例示された一般的システムのスピード適合中間ブロッ
クRA1の前記レセプションセミブロックRA1RX中に実質的
に含まれる。
ようなプロセスを実行するために適切な構造は、第２図
に例示された一般的システムのスピード適合中間ブロッ
クRA1の前記レセプションセミブロックRA1RX中に実質的
に含まれる。
非同期フレームの同期化及び分解のオリジナルプロセ
ス及びそれを実行するためのハードウエアの構造の両者
が第４図のブロックダイアグラムを参照することによ
り、より簡単に説明されかつ示される。第４図は本発明
による前記レセプションブロックRA1RXの組織つまり内
部構造を示している。
ス及びそれを実行するためのハードウエアの構造の両者
が第４図のブロックダイアグラムを参照することによ
り、より簡単に説明されかつ示される。第４図は本発明
による前記レセプションブロックRA1RXの組織つまり内
部構造を示している。
第４図のラインI1RX、I0RX、CK1及びCK0は第３図の類
似のラインに対応し、他のラインは第４図の詳細なブロ
ックダイアグラム中のそれらの特別な同一性に関して説
明されている多重ラインを示している。
似のラインに対応し、他のラインは第４図の詳細なブロ
ックダイアグラム中のそれらの特別な同一性に関して説
明されている多重ラインを示している。
第４図に示すように、レセプションブロックRA1RMへ
の入力のラインは次の通りである。
の入力のラインは次の通りである。
CK1＝入力のデータ用のクロック I1RX＝入力のデータ RST1＝ブロックリセット SYO＝（32ビットのフレーム用のみに使用される）同期
化オクテット VEL＝（80ビット又は32ビット）のフレームのタイプの
選択 NFR（7:0）＝それが失われた後にその間で同期を回復す
るために探されなければならないフレームの数 TEST11＝特別の機能をテストするために使用されるライ
ン TEST12＝特別の機能をテストするために使用されるライ
ン DLL＝コントロールラインの発生の特別の方法の選択 CK0＝出力のデータ用クロック そしてブロックからの出力のラインは次の通りであ
る。
化オクテット VEL＝（80ビット又は32ビット）のフレームのタイプの
選択 NFR（7:0）＝それが失われた後にその間で同期を回復す
るために探されなければならないフレームの数 TEST11＝特別の機能をテストするために使用されるライ
ン TEST12＝特別の機能をテストするために使用されるライ
ン DLL＝コントロールラインの発生の特別の方法の選択 CK0＝出力のデータ用クロック そしてブロックからの出力のラインは次の通りであ
る。
RE（7:1）＝マイクロプロセッサの部分上での読みだし
用に利用されるＥビット RSS＝マイクロプロセッサへ伝送される同期回復割り込
み FSL＝マイクロプロセッサへ伝送される同期遺失割り込
み RSI＝NFRフレーム後の同期不能割り込み Ｉ＝DLLにより選択されたコントロールライン S107＝コントロールライン RX＝コントロールライン RSB＝コントロールライン I0RX＝出力のデータ 構造的には、本発明のデバイスのレセプションブロッ
クRA1RXは、第２図のダイアグラム中の同期ネットワー
クインターフェイスブロックRA2から来る中間スピード
のシリアルデータの同期フローをデータ入力ラインI1RX
により受け取る第１の８ビットシフトレジスタRSC8によ
り形成されるデータ転送構造を含んで成っている。この
第１の８ビットシフトレジスタは出力に、ラインSY1に
より全てがゼロであるオクテットのレジスタに存在する
情報を提供する。第２の７ビットレジスタRSDは前記第
１のシフトレジスタRSC8にカスケード状に機能的に接続
され、指令によってオクテットの適切な６セントラルデ
ータビット及びレジスタRSC8からのコントロールライン
を負荷する。第３の６ビットシフトレジスタRSC6は前記
第２のレジスタRSDにカスケード状に機能的に接続さ
れ、指令によって第２レジスタからの適切な６データビ
ットを負荷しかつ適切なラインI0RX上の出力にデータビ
ットを提供する。
用に利用されるＥビット RSS＝マイクロプロセッサへ伝送される同期回復割り込
み FSL＝マイクロプロセッサへ伝送される同期遺失割り込
み RSI＝NFRフレーム後の同期不能割り込み Ｉ＝DLLにより選択されたコントロールライン S107＝コントロールライン RX＝コントロールライン RSB＝コントロールライン I0RX＝出力のデータ 構造的には、本発明のデバイスのレセプションブロッ
クRA1RXは、第２図のダイアグラム中の同期ネットワー
クインターフェイスブロックRA2から来る中間スピード
のシリアルデータの同期フローをデータ入力ラインI1RX
により受け取る第１の８ビットシフトレジスタRSC8によ
り形成されるデータ転送構造を含んで成っている。この
第１の８ビットシフトレジスタは出力に、ラインSY1に
より全てがゼロであるオクテットのレジスタに存在する
情報を提供する。第２の７ビットレジスタRSDは前記第
１のシフトレジスタRSC8にカスケード状に機能的に接続
され、指令によってオクテットの適切な６セントラルデ
ータビット及びレジスタRSC8からのコントロールライン
を負荷する。第３の６ビットシフトレジスタRSC6は前記
第２のレジスタRSDにカスケード状に機能的に接続さ
れ、指令によって第２レジスタからの適切な６データビ
ットを負荷しかつ適切なラインI0RX上の出力にデータビ
ットを提供する。
監視データをスイッチするための構造は、前記第１の
シフトレジスタRSC8に対してカスケード状に機能的に接
続されかつ指令を受けてラインRE（7:1）によりマイク
ロプロセッサの一部上で読みだすために利用されたＥ監
視ビットを負荷する７ビットのレジスタRERにより構成
されている。
シフトレジスタRSC8に対してカスケード状に機能的に接
続されかつ指令を受けてラインRE（7:1）によりマイク
ロプロセッサの一部上で読みだすために利用されたＥ監
視ビットを負荷する７ビットのレジスタRERにより構成
されている。
フレームの同期化及び分解のプロセスの管理及びコン
トロールのための第１の構造は、完全なオクテットが入
ったときに第１のシフトレジスタRSC8にシフトする情報
を発生する８ビットの第１のカウンタRSA、及びＥビッ
トの同じオクテットを７ビットの前記レジスタRERへス
イッチすることを可能にするために、フレームのオクテ
ットの数をカウントしかつ到達したフレームの最後で第
１の情報片を出力に、又第１のシフトレジスタRSC8のＥ
監視ビットのオクテットに存在する第２の情報片を提供
する、選択されたフレームのディメンジョンに応じて10
又は４ビットである第２のプログラムできるカウンタを
含んで成っている。入力のデータ用のクロックシグナル
CK1で動作する状態マシーンRS2は、ブロックの入力に関
して、同期化、オクテットのアドレス、及び同期化の機
能フェーズでは同期化の維持のコントロールを管理する
集積構造PLAにより構成されている。カウンタRSAのラン
アウト後に存在するオクテットのタイプに従ってかつカ
ウンタRSBにより表される値から得られる情報を使用し
て、それは８ビットカウンタRSAの再スタートを指令し
て、オクテットカウンタRSBを同時に増加させるよう作
用する。同期が失われた際に第３のカウンタCT80は状態
マシーンRS2によりスタートされる。このカウンタは前
記標準により生ずるものに従ってフレームNFRの予備設
定された数のシフトをカウントし、連続するフレームの
ビットのカウントを再開する前にフレームビットをカウ
ントしかつ各カウントの最後に第４のカウンタCTNFRを
増加させる。
トロールのための第１の構造は、完全なオクテットが入
ったときに第１のシフトレジスタRSC8にシフトする情報
を発生する８ビットの第１のカウンタRSA、及びＥビッ
トの同じオクテットを７ビットの前記レジスタRERへス
イッチすることを可能にするために、フレームのオクテ
ットの数をカウントしかつ到達したフレームの最後で第
１の情報片を出力に、又第１のシフトレジスタRSC8のＥ
監視ビットのオクテットに存在する第２の情報片を提供
する、選択されたフレームのディメンジョンに応じて10
又は４ビットである第２のプログラムできるカウンタを
含んで成っている。入力のデータ用のクロックシグナル
CK1で動作する状態マシーンRS2は、ブロックの入力に関
して、同期化、オクテットのアドレス、及び同期化の機
能フェーズでは同期化の維持のコントロールを管理する
集積構造PLAにより構成されている。カウンタRSAのラン
アウト後に存在するオクテットのタイプに従ってかつカ
ウンタRSBにより表される値から得られる情報を使用し
て、それは８ビットカウンタRSAの再スタートを指令し
て、オクテットカウンタRSBを同時に増加させるよう作
用する。同期が失われた際に第３のカウンタCT80は状態
マシーンRS2によりスタートされる。このカウンタは前
記標準により生ずるものに従ってフレームNFRの予備設
定された数のシフトをカウントし、連続するフレームの
ビットのカウントを再開する前にフレームビットをカウ
ントしかつ各カウントの最後に第４のカウンタCTNFRを
増加させる。
オクテットの管理及びコントロールの第２の構造は、
入力CK1のデータ用クロックに対して実質的に遅い出力
のデータ用の第２のクロックシグナルCK0で機能する集
積構造PLAで構成される第２のプログラムできる状態マ
シーンRS9を含んで成っている。第１の遅延ブロックRS7
は第１の状態マシーンRS2により伝送される出力コント
ロール用の構造のスタートシグナルを遅れさせるよう作
用する。第２の遅延ブロックRITは、第２のプログラム
できる状態マシーンRS9によりコントロールされる出力
ブロックFILI−CONTRにより前記標準の要求に従って、
それらが到達するままコントロールラインのシグナルを
記憶して正確な時期に同期に出力に提供されることがで
きるようにする。
入力CK1のデータ用クロックに対して実質的に遅い出力
のデータ用の第２のクロックシグナルCK0で機能する集
積構造PLAで構成される第２のプログラムできる状態マ
シーンRS9を含んで成っている。第１の遅延ブロックRS7
は第１の状態マシーンRS2により伝送される出力コント
ロール用の構造のスタートシグナルを遅れさせるよう作
用する。第２の遅延ブロックRITは、第２のプログラム
できる状態マシーンRS9によりコントロールされる出力
ブロックFILI−CONTRにより前記標準の要求に従って、
それらが到達するままコントロールラインのシグナルを
記憶して正確な時期に同期に出力に提供されることがで
きるようにする。
第４図のダイアグラムに示された内部接続又はライン
及びそれらの機能は、それらが入力ラインのいずれかに
又は既に述べた出力ラインのいすれかに導かれないの
で、下記の通り明示する。
及びそれらの機能は、それらが入力ラインのいずれかに
又は既に述べた出力ラインのいすれかに導かれないの
で、下記の通り明示する。
C7＝X8カウンタのスタート SC7＝X8カウンタのランアウト INZ＝カウンタRSBのゼロセット C0＝カウンタRSBの増加 SC0＝フレームの最後 SC5＝Ｅビットを含む第６のオクテットの同一性 SC2＝32ビットフレーム中の異なった同期化のビットを
有する第２のオクテットの同一性 SC80＝増加カウンタCTNFR SL＝ブロックRSC8からブロックREDへのデータの負荷 SL1＝ブロックRSC8からブロックRERへのデータの負荷 SY1＝オクテット０の識別 SY2＝同期化ビット（第１の縦列） RIN（7:1）＝同期化ビットなしにブロックRSC8中に存在
するオクテット（第１の縦列） RD（6:1）＝オクテットから取り出されるデータのセク
ステット RD7＝オクテットから取り出されるコントロールライン X7＝S1、S3、S6、S9ビット X6＝Ｘビット X9＝S2、S8ビット LA＝ブロックRS9のスタート SL2＝ブロックRSC6中のデータの負荷を行うかシフトを
行うかの表示 C1＝ブロックRSC6への動作の指令 C11＝S1、S3、S6、S9ビットの負荷 C12＝Ｘビットの負荷 C13＝S2、S8ビットの負荷
有する第２のオクテットの同一性 SC80＝増加カウンタCTNFR SL＝ブロックRSC8からブロックREDへのデータの負荷 SL1＝ブロックRSC8からブロックRERへのデータの負荷 SY1＝オクテット０の識別 SY2＝同期化ビット（第１の縦列） RIN（7:1）＝同期化ビットなしにブロックRSC8中に存在
するオクテット（第１の縦列） RD（6:1）＝オクテットから取り出されるデータのセク
ステット RD7＝オクテットから取り出されるコントロールライン X7＝S1、S3、S6、S9ビット X6＝Ｘビット X9＝S2、S8ビット LA＝ブロックRS9のスタート SL2＝ブロックRSC6中のデータの負荷を行うかシフトを
行うかの表示 C1＝ブロックRSC6への動作の指令 C11＝S1、S3、S6、S9ビットの負荷 C12＝Ｘビットの負荷 C13＝S2、S8ビットの負荷
第１図は、スピード適合用のシステムの「レセプショ
ン」ブロックの四極子を示す図、第２図は、本発明に従
って形成されたISDN用のスピード適合用デバイスの簡略
化されたブロックダイアグラム、第３図は、伝送ブロッ
クとレセプションブロックとに機能的に細分された第２
図中のブロックダイアグラムの中間ブロックRAIの簡略
化したダイアグラム、第４図は、本発明の対象である構
成に従って形成されたレセプションブロックの簡略化さ
れた機能的ダイアグラムである。
ン」ブロックの四極子を示す図、第２図は、本発明に従
って形成されたISDN用のスピード適合用デバイスの簡略
化されたブロックダイアグラム、第３図は、伝送ブロッ
クとレセプションブロックとに機能的に細分された第２
図中のブロックダイアグラムの中間ブロックRAIの簡略
化したダイアグラム、第４図は、本発明の対象である構
成に従って形成されたレセプションブロックの簡略化さ
れた機能的ダイアグラムである。
フロントページの続き (72)発明者 ステファノ コネギアン イタリア国 ノバ ミラネーゼ 20054 ピアツァ マルコニ ４ 審査官 矢頭 尚之 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/02
Claims (2)
- 【請求項１】ネットワークからのデータのレセプション
モードで、フレーム同期データを含む異なった長さの非
同期フレーム中に共に組み入れられたオクテット構造の
入力のデータを使用できる統合サービス・デジタル・ネ
ットワーク（ISDN）のCCITT・V110標準に従って、同期
及び非同期ターミナルの適用のための集積デバイスの中
間レセプションブロックにより行われるスピード適用の
ために、オクテットのビットに組織された非同期フレー
ムの同期化及び分解方法において、 第１のカウンタのランアウト後に存在するオクテットタ
イプに従って第２のカウンタから得られる情報を使用し
て第１のカウンタの再スタートを指令し、かつ第２のカ
ウンタを同時に増加することによって同期化を行い、 ８ビットシフトレジスタにより一時に１個のオクテット
を記憶し、それぞれの非同期フレーム内にこのように記
憶された各オクテットの位置を記憶するために第１のカ
ウンタを使用することにより、同期化ビット、ターミナ
ル出力インターフェイス用のコントロールビット、監視
用マイクロプロセッサのための情報ビット、及び必要な
らば繰り返して前記標準によりアレンジされたデータビ
ットを含む前記同期フレームを分解し、 前記第１のカウンタにより前記オクテットを、そして第
２のカウンタにより各オクテットのビットを識別し、 各オクテットの識別されたビットを転送、かつ記憶し、
かつ このように識別されかつ前記ネットワークから前記ター
ミナルへのデータのシリアルな流れの管理及びコントロ
ールのためにそれぞれの素子に記憶されたビットをスイ
ッチすることを含んで成ることを特徴とする方法。 - 【請求項２】トランスミッションフェーズで600ビット
／秒の2n倍（ｎが０から６の値を有する）のスピードで
スタート／ストップの様式を有する特性のフローをビッ
トの同期フローに変換しかつレセプションフェーズでそ
の逆に変換できる同期／非同期コンバータ（RA0）；前
記中間ブロックを通してのデータのシリアルなフローの
ノミナルなクロックシグナルの周波数より実質的に高い
周波数の第１のクロックシグナルのコントロール下でか
つ中間スピードで動作し、かつ前記標準に従って80又は
82ビットの非同期フレームをトランスミッションフェー
ズでは構成しかつレセプションフェーズでは同期化しか
つ分解できるスピード適用のための第１の中間ブロック
（RA1）；前記中間スピードを64キロビット／秒のキャ
リアスピードに変換できかつその逆の変換を行うことの
できる同期ネットワークインターフェイスブロック（RA
2）；デバイスの初期のコンフィギュレーション用の書
込みレジスタと集積デバイスからの情報を検出するため
の読み取りレジスタを含むマイクロプロセッサ用のイン
ターフェイス（μＰ−INTERFACE）；ネットワーク参照
クロックにより同期化されかつ情報デバイスの異なった
機能性ブロックにより使用されるそれぞれのクロックシ
グナルを発生させることのできる外部周波数シグナルに
より駆動されるプログラムできるクロック発生器（DPL
L）を含んで成り、少なくとも前記第１の中間ブロック
が、それぞれターミナルの一部分上のネットワークから
のデータのレセプションの間及びターミナルの一部分上
のネットワークへのデータの伝送の間に動作する第１の
レセプション用サブブロック及び第２の伝送用サブブロ
ックにより構成されている、 フレーム同期化データを含む異なった長さの非同期フレ
ーム中に共に組み入れられたオクテットの構造の入力の
データをレセプションモードで、同期及び非同期ターミ
ナルの適用のために、CCITT・V110標準に従って使用で
きる統合サービス・デジタル・ネットワーク（ISDN）用
のスピード適用のためのモノリチックなデバイスにおい
て、 前記レセプション用の第１の中間サブブロックが、 前記したシリアルなデータの同期的フローを受け取るこ
とができかつ全てのゼロにより構成されるオクテットの
レジスタ中に存在する情報を出力で発生させることので
きる第１の８ビットシフトレジスタ（RSC8）、前記第１
のレジスタに対して機能的にカスケード状に連結されか
つ指令の後にオクテットの適切な６セントラルデータビ
ットと前記第１のレジスタからのコントロールラインシ
グナルを負荷できる第２の７ビットレジスタ（RSD）、
及び前記第２のレジスタに対して機能的にカスケード状
に連結されかつ指令の後に前記第２のシフトレジスタか
らの適切な６データビットを負荷できかつ適切なデータ
ライン上の出力に前記データビットを提供できる第３の
６ビットシフトレジスタ（RSC6）により形成されるデー
タ転送構造； 前記第１のレジスタに対して機能的にカスケード状に連
結され、かつ指令の後に、それからそれらが監視マイク
ロプロセッサにより読み出されるＥ監視ビットを負荷で
きる７ビットのレジスタ（RER）により構成される監視
データをスイッチする構造； 完全なオクテットが入ったときに第１のシフトレジスタ
（RSC8）にシフトする情報を発生する８ビットの第１の
カウンタ（RSA）；及びＥビットの同じオクテットを７
ビットの前記レジスタ（RER）へスイッチすることを可
能にするために、フレームのオクテットの数をカウント
しかつ到達したフレームの最後で第１の情報片を出力
に、又第１のシフトレジスタ（RSC8）のＥ監視ビットの
オクテットに存在する第２の情報片を提供できる、フレ
ームのディメンジョンに応じて10又は４ビット用である
第２のプログラムができるカウンタ；第１のクロックシ
グナルで動作し、入力に関して同期化、オクテットのア
ドレス、及び同期化機能のフェーズでは同期化の維持の
コントロールを管理できる集積構造PLAにより構成さ
れ、かつ前記カウンタ（RSA）のランアウト後に存在す
るオクテットのタイプに従って前記カウンタ（RSB）か
ら得られる情報を使用して前記８ビットカウンタの再ス
タートを指令しかつオクテットカウンタ（RSB）を同時
に増加させる第１の状態マシーン（RS2）； 同期化が失われた際に前記状態マシーン（RS2）により
スタートされ、前記標準により生ずるフレームの数（NF
R）のシフトをカウントでき、フレームビットをカウン
トし、連続するフレームのビットのカウントを再開する
前の各カウントの最後に第４のカウンタ（CTNFR）を増
加させることのできる第３のカウンタ（CT80）により構
成される管理及びコントロールのための構造； 前記第１の状態マシーン（RS2）の第１のクロックシグ
ナルに対して実質的に遅い出力のデータ用の第２のクロ
ックシグナルで動作する集積構造PLAにより構成される
第２のプログラムできる状態マシーン（RS9）；前記第
１の状態マシーン（RS2）により伝送される出力のコン
トロール用の構造のブロックのスタートシグナルを遅れ
させることのできる第１の遅延ブロック（RS7）；第２
のプログラムできる状態マシーン（RS9）によりコント
ロールされるコントロールラインシグナルの出力ブロッ
ク（FILI−CONTR）により前記CCITT・V110標準の要求に
従って正確な時期に出力に同時に提供されることができ
るようにするためにそれらが到達したままコントロール
ラインのシグナルを記憶できる第２の遅延ブロック（RI
T）を含んで成る出力コントロール用構造； を含んで成ることを特徴とする構造。
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