KR0156308B1

KR0156308B1 - 액티브 어드레스 디스플레이의 평균 연산율 최소화 장치 및 방법

Info

Publication number: KR0156308B1
Application number: KR1019950704747A
Authority: KR
Inventors: 배리 더블유 헤롤드
Original assignee: 존 에이취. 무어; 모토롤라 인크.
Priority date: 1993-04-26
Filing date: 1994-03-28
Publication date: 1998-12-15
Also published as: CA2161439A1; CN1060865C; CA2161439C; EP0696376A1; EP0696376A4; US5481651A; AU6552594A; CN1100526A; WO1994025955A1; KR960702141A

Abstract

다수의 전극(104, 106)을 갖는 디스플레이(100)를 구동시키기 위한 데이타 프레임에 대해 액티브 어드레싱 연산을 수행하는 처리 시스템(510)에서의 평균 연산율을 최소화시키는 장치. 본 장치는 처리되어 표시되어져야 하는 데이타의 프레임의 픽셀값을 모니터하기 위한(1506) 모니터(700), 및 모니터된 인접한 픽셀값들을 비교하여(1508) 데이타의 해상도를 판정하는(1510) 비교기(720)를 포함한다. 본 장치는 또한 디스플레이를 구동시키는 구동기와, 처리 시스템(510)을 제어하여(1610, 1612, 1614), 정해진 해상도에 따라 액티브 어드레싱 연산을 변경시킴으로써 평균 연산율을 최소화시키는 제어기(622)를 포함한다.

Description

[발명의 명칭]

액티브 어드레스 디스플레이의 평균 연산율 최소화 장치 및 방법

[발명의 상세한 설명]

[발명의 분야]

본 발명은 일반적으로 전자 디스플레이에 관한 것으로, 보다 상세하게는 전력 소비를 감소시키기 위해서 액티브 어드레스, RMS 응답 디스플레이 시스템의 평균 연산율을 최소화하는 방법 및 장치에 관한 것이다.

[발명의 배경]

다이렉트 멀티플렉스, RMS 응답 전자 디스플레이 예로서는 잘 알려진 액정 디스플레이(LCD)가 있다. 이러한 디스플레이에 있어서는 두개의 평행한 유리판 사이에 네마틱 액정 물질을 배치하고, 이 액정 물질이 접촉하고 있는 유리판의 면 각각에는 다수의 전극들을 형성하고 있다. 통상, 한쪽 판 상에서는 전극들을 수직한 컬럼들로 배치하고, 다른 판 상에서는 수평한 로우들로 배치하여, 컬럼과 로우 전극이 겹치는 곳의 픽셀(pixel)을 구동시키고 있다. 포터블 랩탑 디스플레이에서 모니터용으로 사용되는 디스플레이와 같은 고도의 정보 내용 디스플레이는 임의의 패턴의 정보를 표시하기 위해서 상당한 량의 픽셀들을 필요로 한다. 현재, 480 로우 및 640 컬럼을 구비하여 307,200 픽셀을 형성하고 있는 매트릭스 LCD는 컴퓨터에서 폭 넓게 사용되고 있으며, 수백만개의 픽셀을 구비한 매트릭스 LCD가 곧 나올 것으로 예상된다.

소위 RMS 응답 디스플레이에 있어서, 픽셀의 광학 상태는 픽셀에 인가되는 전압의 제곱승, 즉 이 픽셀의 상호 대향하는 측들 상의 전극들에 인가되는 전압들차에 실제적으로 응답한다. LCD들은 픽셀에 인가된 전압을 변경함으로서, 광학상태가 수정되었던 이후에 픽셀의 광학 상태가 평형 상태로 되돌아가는데 필요한 시간으로 특정지워지는 고유 시정수를 갖고 있다. 최근에 기술이 진보함에 따라 대다수 비디오 디스플레이에서 사용되는 프레임 주기(대략 16.7msec)에 접근하는 시정수를 갖춘 LCD들이 제작되었다. 이와 같이 시정수가 짧음으로 인해서 LCD는 신속하게 응답할 수 있고, 표시된 영상에서 감지될 정도의 스미어(smear) 없이 움직임을 묘사하는 데 특히 이점이 있는 것이다.

종래의 LCD를 위한 다이렉트 멀티플렉스 어드레싱 방법에 있어서는 디스플레이 시정수가 프레임 주기에 다가갈 때 문제에 직면하게 된다. 문제가 발생되는 것은 종래의 다이렉트 멀티플렉스 어드레싱 방법들이 프레임 당 한번 짧은 구간동안 각각의 픽셀에 선택 펄스를 가하기 때문이다. 통상 선택 펄스의 전압 레벨은 프레임 주기에 걸쳐 평균한 RMS 전압보다도 7-13배 더 크다. 짧은 시정수를 갖는 LCD 내의 픽셀의 광학 상태는 선택 펄스들간 간격 동안에 평형 상태로 되돌아 가려하기 때문에, 결과적으로 이미지의 콘트라스트를 저하시키는 결과를 초래한다. 왜냐하면, 사람의 눈은 인지된 중간 레벨에서 합성 밝기 순간들을 종합하기 때문이다. 더욱이, 선택 펄스의 레벨이 높으면 어떤 LCD 타입에 있어서는 정렬 불안정성이 야기될 수 있다.

상기 언급한 문제점들을 극복하기 위해서, 액티브 어드레싱 방법이 개발되었다. 액티브 어드레싱 방법은 프레임 주기에 대응하는 코먼(common) 주기 T의 주기적인 펄스 트레인 신호들을 사용하여 로우 전극들을 연속적으로 구동한다. 로우 신호들은 디스플레이되는 화상과는 관계가 없으며, 직교(Orthogonal) 및 정규화, 즉 오소노말(orthonormal)한 것이 바람직하다. 직교라는 용어는 로우들 중 한 로우에 인가된 신호의 진폭과 로우 중 다른 로우에 인가된 신호의 진폭을 곱하였을 경우, 프레임 주기에 걸쳐 이러한 곱을 적분한 것이 제로인 것을 나타낸다. 정규화라는 용어는 모든 로우 신호들이 프레임 주기 T에 걸쳐 적분된 동일 RMS 전압을 갖는 것을 나타낸다.

각각의 프레임 주기 동안 컬럼 전극들에 대한 복수의 신호들은 연산되어 각각의 컬럼들 내의 픽셀들이 모인 상태에서 발생된다. 프레임 주기 동안의 임의의 시간 t에서의 컬럼 전압은 컬럼 내의 각각의 픽셀을 고려하여 시간 t에서 그 픽셀의 로우 신호값을 광학 상태(-1은 완전히 온된 것을 나타내며, +1은 완전히 오프된 것을 나타내고, -1과 +1 사이의 값들은 비례적으로 대응하는 그레이 새이드(gray shade)들을 나타낸다)를 나타내는 픽셀값에 곱하고, 이와 같이 하여 구한 곱을 합값에 가산함으로써 구한 합에 비례한다. 직교 로우 신호들이 단지 두개의 로우 전압 레벨들(+1 및 -1)간에 전환되는 경우, 상기 합은 제1로우 전압레벨을 갖는 로우들에 대응하는 픽셀값들의 합에서 제2로우 전압 레벨를 갖는 로우들에 대응하는 픽셀값들의 합을 감하여 나타낼 수 있다.

상기 기술된 액티브 어드레싱 방식으로 구동된 경우, 프레임 주기에 걸쳐 평균된 RMS 전압이 디스플레이의 각 픽셀에 인가되는 것, 및 프레임 동안 RMS 전압이 픽셀에 비례함을 수학적으로 보일 수 있다. 프레임 주기 동안 각 픽셀에 높은 레벨의 단일 선택 펄스를 인가하는 대신에 프레임 주기 전체에 걸쳐 훨씬 낮은 레벨(RMS 전압의 2-5배)의 복수의 선택 펄스들을 액티브 어드레싱에서 인가하므로 디스플레이된 이미지에 높은 콘트라스트를 복구시킨다고 하는 액티브 어드레싱의 이점이 있다. 더욱이, 훨씬 낮은 레벨의 선택 펄스들은 정렬 불안정성 발생 확률을 실제적으로 감소시킨다.

액티브 어드레싱에서의 문제점은 초당 필요한 연산량이 많은 것에서 비롯된다. 예를 들면, 480 로우 및 640 컬럼 및 초당 60 프레임의 프레임 속도를 갖는 그레이 스케일 디스플레이의 경우, 초당 100억번 정도에 이르는 연산이 필요하다. 물론 오늘날의 기술로 이러한 속도로 연산을 수행할 수 있겠으나, 액티브하게 어드레스되는 디스플레이용으로 사용된 연산 엔진(engine)에 대해 이전에 제안된 구조에 있어서는 전원 소비를 최소화하도록 최적화되어 있지 않았다. 전원 소비 문제는 밧데리 수명이 주요 설계 사항이 되는 밧데리 전원 사용 랩탑 컴퓨터 등의 포터블 제품에서 특히 중요한 것이다.

따라서, 평균 연산율을 최소화하여 이에 따라 필요 연산 엔진의 전력 소비 또한 최소화하도록 하는 액티브 어드레스 방식의 디스플레이를 제어 및 구동하는 방법 및 장치가 필요한 것이다.

[발명의 요약]

본 발명의 특징은 복수의 액티브 어드레싱 시간 슬롯동안 액티브 어드레스 디스플레이를 구동하기 위한 구동 신호들을 발생하는 처리 시스템의 전력 소비를 최소화 하는 장치이다. 디스플레이는 복수의 전극을 가지며, 구동 신호들은 처리 시스템이 수신한 전기 신호들 중에서 파생된다. 전기 신호들은 액티브 어드레스 디스플레이에 의해서 표시된 화상의 픽셀들에 대한 광학 상태를 나타내는 수신한 데이타 프레임을 포함한다. 본 장치는 처리 및 표시될 수신한 데이타 프레임 내의 화소값들을 모니터하기 위한 해상도 모니터와, 이 해상도 모니터에 결합되며 수신한 데이타 프레임의 해상도를 측정하기 위해서 동일 길이로 그룹화된 모니터된 인접 화소값들을 비교하는 비교기를 포함한다. 본 장치는 제어기에 결합되며 액티브 어드레스 디스플레이를 구동하는 제어기를 더 포함하며, 이 제어기는 비교기에 결합되고, 측정된 해상도에 따라 디스플레이를 구동하는데 이용되는 액티브 어드레싱 연산들을 수정하여 감소된 구동 신호 수 및 이에 따라 감소된 액티브 어드레싱 필요 연산 수를 사용할 수 있게 함으로써 처리 시스템의 전력 소비를 줄인다. 이것은 액티브 어드레싱 연산들을 수정하여도 표시된 화상의 해상도에 영향을 미치지 않게 되는 수신 데이타 프레임의 해상도에 응답하여 행해진다. 제어기는 수신한 데이타 프레임에 대해 측정한 해상도에 따라 복수의 전극을 인접한 전극들로 그룹화하는 그룹퍼를 포함하며, 이러한 그룹화는 수신한 데이타 프레임 전체를 표시하는데 이용되고, 상기 제어기는 상기 그룹퍼에 결합되고 액티브 어드레스 디스플레이를 구동하기 위한 복수의 코먼 구동 신호를 발생하기 위해서 구동기에 복수의 전극의 인접 전극들을 그룹화 한 것을 로딩하는 구동 매니저를 또한 포함한다.

[도면의 간단한 설명]

제1도는 종래의 액정 디스플레이의 일부를 도시한 정면 정사도이다.

제2도는 종래의 액정 디스플레이의 일부를 도시한 제1도의 2-2라인을 따라 취한 단면 정사도이다.

제3도는 본 발명의 실시예에 따른 월쉬 함수들의 8×8 매트릭스를 나타낸 것이다.

제4도는 본 발명의 실시예에 따라 제3도의 월쉬 함수들에 대응하는 구동 신호들을 도시한 것이다.

제5도는 본 발명의 실시예에 따른 디스플레이 시스템에 대한 블록도이다.

제6도는 본 발명의 실시예에 따른 디스플레이 시스템의 처리 시스템에 대한 블록도이다.

제7도는 본 발명의 실시예에 따른 처리 시스템의 RMS 보정 팩터 연산기 및 해상도 모니터에 대한 블록도이다.

제8도는 본 발명의 실시예에 따른 처리 시스템의 연산 엔진에 대한 블록도이다.

제9도는 본 발명의 실시예에 따른 처리 시스템의 제어기에 대한 블록도이다.

제10도는 본 발명의 실시예에 따른 개인용 컴퓨터에 대한 블록도이다.

제11도는 본 발명의 실시예에 따른 개인용 컴퓨터에 대한 정면 정사도이다.

제12도는 본 발명의 실시예에 따른 디스플레이 시스템의 동작을 설명하는 흐름도이다.

제13도는 본 발명의 실시예에 따른 RMS 보정 팩터 연산기의 동작을 설명하는 흐름도이다.

제14도는 본 발명의 실시예에 따른 연산 엔진의 동작을 설명하는 흐름도이다.

제15도는 본 발명의 실시예에 따른 해상도 모니터의 동작을 설명하는 흐름도이다.

제16도는 본 발명의 실시예에 따라 해상도를 정하기 위해서 해상도 모니터가 픽셀값들을 군으로 형성하는 방식을 설명하는 픽셀값 군을 나타낸 도면이다.

제17도는 본 발명의 실시예에 따른 제어기의 동작을 설명하는 흐름도이다.

제18도는 본 발명의 실시예에 따른 해상도 모니터 내의 펌웨어 도시한 것이다.

제19도는 본 발명의 또 다른 실시예에 따른 해상도 모니터의 동작을 설명하는 흐름도이다.

[양호한 실시예의 설명]

제1도 및 제2도는 종래의 액정 디스플레이(LCD;100)의 일부를 정면에서 단면으로 도시한 정사도로서, 제1 및 제2투명 기판(102, 206)과, 이들 사이에 액정 물질층(202)이 채워지는 공간을 도시하고 있다. 주변 실(seal)(204)은 액정 물질이 LCD(100)으로부터 누출되는 것을 방지하는 것이다. LCD(100)은 복수의 투명 전극들을 더 포함하며, 이들 전극들은 제2투명 기판(206) 상에 배치된 로우 전극들(106), 및 제1투명 기판(102) 상에 배치된 컬럼 전극들(104)를 포함한다. 겹침부(108)와 같이 컬럼 전극들(104)이 전극들(106)과 겹치는 각 점에서 상기 겹치게 된 전극들(104, 106)에 인가된 전압들은 전극들 간의 액정 물질(202)의 광학적인 상태를 제어할 수 있어, 제어 가능한 픽셀을 형성하게 된다. LCD가 본 발명의 바람직한 실시예에 따른 바람직한 디스플레이 소자이나, 다른 형태의 디스플레이 소자들도 마찬가지로 이들이 LCD의 RMS 응답에 유사하게 각 픽셀에 인가된 전압의 제곱승에 응답하는 광학 특성을 나타낸다면, 이들을 사용할 수 있다는 것이 생각될 것이다.

제3도 및 제4도는 월쉬(Walsh) 함수(300)의 8×8행렬(3차) 및 본 발명의 실시예에 따라 대응하는 월쉬 파형(400)을 도시한 것이다. 월쉬 함수들은 직교하며 따라서 본 발명에 대한 배경 설명에서 논한 바와 같이 액티브하게 어드레스되는 디스플레이 시스템에서 사용하는 데 바람직하다. 이러한 디스플레이 시스템에서 사용될 때, 월쉬 파형들(400)에 의해서 표현된 레벨들을 갖는 전압들은 LCD(100)의 선택된 복수의 전극들에만 인가된다. 예를 들면, 월쉬 파형들(404, 406, 및 408)은 제1, 제2, 및 제3로우 전극들(106) 등에 각각 인가될 수 있을 것이다. 이러한 방식으로 해서 각각의 월쉬 함수들(400)은 로우 전극들(106)의 대응하는 전극에만 인가될 것이다. LCD 제품에 월쉬 파형(402)을 사용하는 것은 좋지 않다. 왜냐하면 월쉬 파형(402)은 LCD를 소망하지 않는 DC 전압으로 바이어스할 것이기 때문이다.

각각의 시간 슬롯 t 동안 월쉬 파형들(400)의 값들은 일정하다는 것에 유념하는 것이 중요하다. 8개의 월쉬 파형(400)에 대한 시간 슬롯 t의 기간은 월쉬 파형들(400)의 시작점(410)에서 끝점(412)까지 하나의 완전한 사이클 기간의 1/8이 된다. 디스플레이를 액티브하게 어드레싱하기 위한 월쉬 파형들을 사용할때, 월쉬 파향들(400)의 하나의 완전한 사이클의 기간은 프레임 구간, 즉 디스플레이(100)의 모든 픽셀들(108)을 제어하기 위한 하나의 완전한 데이타 세트를 수신하는 데 걸리는 시간과 동일하게 설정된다.

8개의 월쉬 파형들(400)은 8개의 로우 전극들(106)(월쉬 파형(402)이 사용되지 않으면 7개)까지 유니크하게 구동할 수 있다. 디스플레이는 실제적으로 상당히 많은 로우들을 갖고 있다고 생각될 것이다. 오늘날 널리 사용되는 랩탑 컴퓨터들의 디스플레이는 예를 들면, 480 로우 및 640 컬럼을 갖는다. 월쉬 함수 행렬들은 2의 지수승에 의해 결정된 완전한 세트로 이용할 수 있고, 직교성(orthnomality) 요구 조건에 의해서 한 전극 이상이 각각의 윌쉬 파형으로부터 구동될 수 없기 때문에, 480 로우 전극들(106)을 갖는 디스플레이를 구동하는 데에는 512×412(2⁹×2⁹) 월쉬 함수 행렬이 필요하게 될 것이다. 이 경우, 시간 슬롯 t의 기간은 프레임 기간의 1/512가 된다. 480 월쉬 파형들은 480 로우 전극들(106)을 구동하는 데 사용될 것이며, 반면 바람직하기로는 DC 바이어스를 갖는 제1월쉬 파형(402)을 포함하는 나머지 32개는 사용되지 않는다.

제5도는 본 발명의 바람직한 실시예에 따른 디스플레이 시스템(500)에 대한 블록도로서, 디스플레이될 데이타의 프레임들을 수신하는 바람직하게 8비트 폭의 데이타 입력 라인(508)에 결합된 다수의 처리 시스템들(510)을 포함하고 있다. 각각의 처리 시스템(510)에 있어서 요구되는 연산량을 줄이기 위해서 LCD(100)는 8개의 영역(511)으로 분할되었으며, 각 영역은 처리 시스템(510) 중 하나가 맡고 있으며, 각 영역은 160개 컬럼 전극(104)과 240개 로우 전극(106)을 포함한다.

처리 시스템(510)은 컬럼 출력 라인들(512)에 의해서 바람직하게는 8비트 폭으로 비디오 디지탈 아날로그 변환기(DAC)들에 결합되며, DAC로서는 이를 테면 소니사에서 제작한 CXD1178Q DAC 모델이 사용되며, 이를 사용하여 처리 시스템(510)의 디지탈 신호들을 대응하는 아날로그 컬럼 구동 신호들로 변환한다. DAC들(502)은 아날로그 컬럼 구동 신호들을 사용하여 LCD(100)의 컬럼 전극들(104)을 구동하기 위해서, 세이코 엡슨사에서 제작한 모델 SED1779D0A 구동기와 같은 아날로그 타입의 컬럼 구동 소자들(504)에 결합된다. 처리 시스템(510) 중 두개는 소정 세트의 월쉬 파형들을 사용하여 상부 및 하부 LCD(100)의 로우 전극들(106)을 구동하기 위해서, 세이코 엡슨사에서 역시 제작한 모델 SED1704 구동기와 같은 디지탈 타입의 로우 구동 소자들(506)에 로우 출력 라인(514)에 의해서 결합된다. DAC(502), 컬럼 구동 소자들(504), 및 로우 구동 소자들(506)에 대해서 다른 유사 구성 성분들을 사용할 수 있음이 생각될 것이다.

컬럼 및 로우 구동 소자들(504, 506)은 시간 슬롯 t(제4도) 기간 동안 컬럼 및 로우 전극들(104, 106) 각각에 대해 의도된 일단(batch)의 구동 레벨 정보를 수신하여 저장한다. 이어서 컬럼 및 로우 구동 소자들(504, 506)은 수신된 구동 레벨 정보에 따라 컬럼 및 로우 전극들(104, 106) 각각에 대한 구동 레벨들을 거의 동시에 인가하여 이를 유지하며, 이는 다음 일단, 즉 다음 시간 슬롯 t에 대응하는 일단이 컬럼 및 로우 구동 소자들(504, 506)에 의해서 수신될 때까지 지속된다. 이러한 방식으로 해서, 모든 컬럼 및 로우 전극들(104, 106)에 대한 구동 신호들의 천이들은 거의 서로에 동기하여 발생한다.

제6도는 본 발명의 바람직한 실시예에 따른 디스플레이 시스템의 처리 시스템(510) 중 하나를 블록도로 도시한 것으로 블록은 제1 및 제2기입 제어 논리 소자들(602, 604)에 결합된 데이타 입력 라인(508)을 포함한다. 제1 및 제2기입 제어 논리 소자들(602, 604)은 종래의 직렬 병렬 변환기, 종래의 카운터, 및 종래의 랜덤 액세스 메모리(RAM) 제어 논리를 포함한다. 제1 및 제2기입 제어 논리 소자들(602, 604)의 기능은 데이타 입력 라인(508)으로부터 픽셀 상태들을 포함하는 데이타를 수신하고, 이를 데이타 바이트들로 변환하여 이들을 기억시키기 위해서 병렬 버스들(630)로 제1 및 제2버퍼 RAM(606, 608)으로 보내는 것이다. 제1 및 제2버퍼 RAM(606, 608) 내의 데이타 바이트들은 제1 및 제2기입 제어 논리 소자들(602, 604)에 의해서 다수의 블록들로 결합되며, 각 블록은 단일 그룹의 컬럼 전극들(104), 본 발명에 따라 결정되는 그룹의 크기, 및 처리 시스템(510)이 맡고 있는 영역(511) 내에 포함된 컬럼 전극들(104)에 의해 제어되는 거의 모든 픽셀들(108)에 대응한다.

제어기(622)는 제어 버스(624)에 의해서 제1 및 제2기입 제어 논리 소자들(602, 604)와 제1 및 제2버퍼 RAM(606, 608)에 결합되어, 이들의 동작을 제어한다. 제어기(622)는 제어 버스(624), 가상값 라인(636), 및 엔진부 인에이블 라인(639)에 의해서 제1 및 제2연산 엔진들(610, 612)에 더 결합되어, 이들을 제어한다. 제어기(622)는 제어 버스(624)에 의해 제1 및 제2로우 구동 시프트 레지스터(614, 616)에 더 결합되어, 마찬가지로 이들의 동작을 제어한다. 제어기(622)는 제어 버스(624)에 의해서 RMS 보정 팩터 연산기 및 해상도 모니터(632)에 또한 결합되어 RMS 보정 팩터 연산기 및 해상도 모니터(632)를 제어하며, 아울러 RMS 보정 팩터 연산기 및 해상도 모니터(632)에 의해서 결정되고 이들로부터 보내진 보정 팩터들 및 해상도 값들을 수신 및 저장한다. RMS 보정 팩터 연산기 및 해상도 모니터(632)는 또한 데이타 입력 라인(508)에 결합되어 데이타의 프레임들을 모니터하여 이로부터 보정 팩터들 및 데이타 해상도를 결정하며, 이에 대해서 제7도를 참조하여 이하 설명한다. 프레임 동기 라인(638) 및 클럭 라인(642)도 제어기(622)에 결합되어 제어기(622)의 입력 데이타에 동기화를 제공한다. 즉, 제1기입 논리 소자(602)는 데이타 프레임을 수신하여 이를 제1버퍼 RAM(606)에 전송한다. 이어서, 제2기입 제어 논리 소자(604)는 다음번 데이타 프레임을 수신하여 이를 제2버퍼 RAM(608)로 전송한다. 이어서 제1기입 제어 논리 소자(602)는 다음번 데이타 프레임을 수신하여 이를 제1버퍼 RAM(606)에 전송하고, 반복하여, 번갈아 데이타 프레임들을 수신 및 전송한다.

제1 및 제2버퍼 RAM(606, 608)은 병렬 데이타 버스들(634)에 의해서 제1 및 제2연산 엔진들(610, 612)에 결합되어 각각의 월쉬 파형 시간 슬롯 t 동안 컬럼 전극들(104)를 구동하기 위한 값들을 계산한다. 병렬 데이타 버스들(634)은 단일 그룹의 컬럼 전극들(104)에 의해서 제어되며 처리 시스템(510)이 맡고 있는 LCD의 영역(511) 내에 있는 실제적으로 모든 픽셀들(108)에 대해 동시에 픽셀값들을 전송할 만큼 충분한 크기이다. 예를 들면, 240 로우들을 담당하며 8비트 픽셀값들을 갖는 프로세서(510)에 있어서, 제1 및 제2병렬 데이타 버스들(634) 각각은 1920개의 병렬 경로들을 가져야 한다. 제1 및 제2연산 엔진(610, 612)의 구조 및 동작에 대해서 이하 상세히 설명한다.

제1 및 제2연산 엔진(610, 612)들은 또한 병렬 전송 버스(636)에 의해 제1 및 제2로우 구동 시프트 레지스터(614, 616)들에 결합되어, 월쉬 함수값을 제1 및 제2연산 엔진(610, 612)에 전송한다. 병렬 전송 버스(636)은 처리 시스템(510)에 의해 제공된 각각의 로우마다 1-비트 월쉬 함수값을 전송하기에 충분히 넓어야 한다. 예를 들면, 240개의 로우들을 제공하는 프로세서(510)에서, 병렬 전송 버스(636)은 240개의 병렬 경로들을 가져야 한다. 월쉬 함수가 바람직하지만, 연산을 수행하기 위해서 마찬가지로 제1 및 제2연산 엔진(610, 612)은 다른 직교 함수를 사용할 수 있을 것이다.

제1 및 제2로우 구동 시프트 레지스터(614, 616)의 기능은 각각의 시간 슬롯 t 동안 프로세서(510)에 의해 제공된 로우들에 대응하는 월쉬 함수값을 제어기(622)로부터 수신하는 것이다. 시간 슬롯 t 동안 월쉬 함수값을 수신하면, 제1 및 제2로우 구동 시프트 레지스터(614, 616)은 후술하는 바와 같이, 시간 슬롯 동안 컬럼 구동 신호를 연산하는데 사용하기 위해 시간 슬롯 t 동안 수신된 월쉬 함수값을 제1 및 제2로우 구동 시프트 레지스터(614, 616)에 전송한다. 제1 및 제2로우 구동 시프트 레지스터(614, 616)은 또한 각각의 시간 슬롯 t 동안 프로세서(510)에 의해 제공된 로우들에 대응하는 월쉬 함수값을 가지고 본 발명에 따른 제어기(622)에 의해 제어된 속도(rate)로 로우 출력 라인(514)를 구동시킨다.

제어기(622)는 제1 및 제2연산 엔진(610, 612)와 제1 및 제2로우 구동 시프트 레지스터(614, 616)의 동작을 조정 및 제어하여, 제1 및 제2버퍼 RAM(606, 608)로부터 판독된 프레임 데이타들을 처리할 시에 제1 및 제2연산 엔진(610, 612)와 제1 및 제2로우 구동 시프트 레지스터(614, 616)들이 교대로 동작하게 한다. 즉, 제1연산 엔진(610) 및 제1로우 구동 시프트 레지스터(614)는 프레임의 데이타를 처리하고 데이타에 대해 연산된 값에 따라 컬럼 출력 라인(512) 및 로우 출력 라인(514)을 구동시킨다. 그 다음, 제2연산 엔진(612)와 제2로우 구동 시프트 레지스터(616)은 다음 프레임의 데이타를 처리하고 데이타에 대해 연산된 값에 따라 컬럼 출력 라인(512) 및 로우 출력 라인(514)을 구동시킨다. 그다음, 제1연산 엔진(610) 및 제1로우 구동 시프트 레지스터(614)는 그 다음 프레임의 데이타를 처리하고 이 프레임의 데이타에 대해 연산된 값에 따라 컬럼 출력 라인(512) 및 로우 출력 라인(514)을 구동시키는데, 이렇게 계속해서 교호(alternate) 프레임의 데이타에 대해 처리한다.

처리 시스템(510) 내에서 교대로 처리되는 이유는 제1버퍼 RAM(606)이 새로운 프레임의 데이타를 수신하는 동안, 제2버퍼 RAM(608)에서는 이전에 수신된 프레임의 데이타를 제2연산 엔진(612)에 전달하여 출력할 수 있도록, 그리고 이와 반대로도 할 수 있게 하기 위한 것이다. 제1 및 제2연산 엔진(610, 612)와 제1 및 제2로우 구동 시프트 레지스터(614, 616) 각각이 교대 프레임 동안에만 동작하기 때문에, 제1 및 제2연산 엔진(610, 612) 중 하나와 제1 및 제2로우 구동 시프트 레지스터(614, 616) 중 하나는 제거될 수 있다는 것을 알 수 있다. 이는 물론, 단일 연산 엔진으로 하여금 제1 및 제2버퍼 RAM(606, 608)들 둘다로부터 교대로 데이타를 수신하도록 하기 위해 제어 및 데이타 루팅 회로를 추가로 필요로 할 것이다. 마찬가지 이유로, 제1 및 제2기입 제어 논리 소자(602, 604)는 단일 기입 제어 논리 소자로 통합될 수 있을 것이다. 그러나, 집적 회로 제조 때문에, 양호한 아키텍처는 제6도에 도시된 완전 2중 아키텍처이다.

제7도를 참조하면, 본 발명의 양호한 실시예에 따른 처리 시스템(510)의 RMS 보정 팩터 연산기 및 해상도 모니터(632)의 전기 블럭도는 입력 및 제어 신호를 수신하기 위한 데이타 입력 라인(508), 및 RMS 보정 팩터 연산기(701) 및 해상도 모니터(700)을 제어하기 위한 제어 버스(624)를 포함한다. 완전 오프 픽셀을 나타내기 위해서 +1을, 완전 온 픽셀을 나타내기 위해 -1을 사용하며, +1 및 -1만의 값을 갖는 월쉬 함수를 사용하는 디스플레이에 있어서, 디스플레이의 각각의 컬럼에 대한 보정 팩터는 다음과 같다.

여기에서 N은 실제 구동된 로우들의 수이고, Ii은 컬럼 중 i번째 로우에 있는 픽셀에 대한 픽셀값이다.

0-255 범위의 8-비트 픽셀값을 조정하고, 240개의 로우들이 구동된다고 가정하면, 식(1)은 다음과 같이 된다.

이는 다시 간략화되어,

대안적으로, 로우들의 수가 120개로 감소되면, 식(3)은 다음과 같이 된다:

이는 간략화되어,

RMS 보정 팩터 연산기(701)의 기능은 해상도 모니터(700)로부터 데이타 출력 라인(719)를 통해 도달하는 데이타로부터, 구동된 컬럼들의 각 그룹마다 상기 보정 팩터를 연산하는 것이다. 본 발명의 양호한 실시예에 따르면, 후술하는 바와 같이, 데이타 출력 라인(719) 상의 데이타는 데이타 입력 라인(508) 상의 데이타의 복사일 수 있거나, 이 데이타의 선정된 서브세트일 수 있다.

RMS 보정 팩터 연산기(701)은 수신된 픽셀값들을 합산하기 위해서 데이타 출력 라인(719)에 결합된 제1누산기(710)을 포함한다. 제1누산기(710)의 출력은 제1감산기(712)의 입력들 둘다에 결합되는데, 여기에서 피감수 입력 데이타는 좌측으로 8비트만큼 제1시프트되어, 피감수 입력 데이타를 256으로 승산시키므로써, 255 ΣI의 출력값을 생성한다.

데이타 출력 라인(719)는 또한 픽셀값의 제곱을 구하기 위해 제1룩업 테이블 소자(704)의 입력에 결합된다. 제1룩업 테이블 소자(704)의 출력은 픽셀값들의 제곱들을 합산하기 위해 제2누산기(706)의 입력에 결합된다. 제2누산기(706)의 출력은 제2감산기(708)의 감수 입력에 결합되는데, 여기에는 차 255 Σ I - Σ I²을 얻기 위해 피감수 입력에 제1감산기(712)의 출력이 결합된다. 제2누산기(708)의 출력은 제곱근 값을 구하기 위해 제2룩업 테이블 소자(714)에 결합된다.

제2룩업 테이블 소자(714)의 출력은 승산기 소자(716)의 입력에 결합된다. 승산기 소자(716)의 다른 입력은 2개의 정수값 K 중 하나에 대해서 프로그램 라인(721)에 의해 해상도 모니터(700)으로부터 프로그램된다. K의 값은 식(4)로부터 제산 팩터 1975를 제공하거나 식(6)으로부터 팩터 1397을 제공하는데, 이 값은 LCD(100)에 필요할 수 있는 소정의 다른 구동 레벨 조정과 마찬가지로, 후술하는 바와 같이 해상도 모니터(70)에 의해 판정된 해상도에 좌우된다. 승산기 소자(716)의 출력은 연산된 보정 팩터을 저장하기 위해 제어 버스(624)에 의해 제어기(622)에 결합된다. 산술 논리 유닛 또는 마이크로컴퓨터가 제1 및 제2룩업 테이블 소자(704, 714)와 승산기 소자(716) 중 일부 또는 전부를 대신할 수 있다는 것을 알 수 있다. 또한, 마이크로컴퓨터가 RMS 보정 팩터 연산기(701)의 모든 소자들을 대체할 수 있다는 것을 알 수 있다.

해상도 모니터(700)은 동작 데이타를 임시 저장하기 위한 RAM(717), 및 본 발명의 양호한 실시예에 따라 데이타의 해상도를 판정하기 위해 모니터된 인접 픽셀값들을 비교하기 위한 비교기(720)을 포함한다. 모니터 프로세서(716)은 픽셀값들을 갖는 데이타의 프레임들을 수신하기 위해 데이타 입력 라인(508)에 또한 결합된다. 제어 버스(624)에 의한 제어기(622)의 제어하에, 모니터 프로세서는 데이타 출력 라인(719)에 불변의 수신된 픽셀값을 출력할 수 있다. 대안적으로, 모니터 프로세서는 수신된 모든 제2픽셀값을 데이타 출력 라인(719)에 출력할 수 있으므로, RMS 보정 팩터 연산기(701)에 필요한 연산율을 반감시킨다. 본 발명에 따라 응용될 때 감소된 연산율은 RMS 보정 팩터 연산기(701)의 전력 소모를 충분히 감소시켜, 디스플레이 시스템(500)이 구비된 밧데리 작동 디바이스의 수명을 더 길게 한다.

비교기(720)은 업-초기화기(722), 해상도 판정기(724), 결정기(726), 업-체커(730) 및 할당된 프레임부 식별기(732)를 포함한다. 업-초기화기(722)는 픽셀값들의 연속 그룹들을 형성하는데 사용되며, 각각의 그룹은 인접 픽셀(108)들에 대응하는 시도 횟수(trial number)의 픽셀값들을 포함하고, 이 시도 횟수는 예를 들어, 그룹당 2개의 픽셀들인 선정된 초기값에서 개시한다. 그 다음, 해상도 판정기(724)는 각 그룹 내의 픽셀값들을 시험하고, 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹 내에서 서로 같다는 것을 알게 됨에 따라 픽셀 내에서 측정된 해상도가 최소한 시도 횟수와 같다는 것을 판정한다. 대안적으로, 결정기(726)은 모든 그룹들보다는 적은 각 그룹 내의 모든 픽셀값들이 서로 같다는, 즉 최소한 1개의 그룹이 서로 다른 픽셀값들을 포함한다는 것을 알게 됨에 따라, 해상도가 시도 횟수보다 작다는 것을 판정하는데 사용된다.

업-체커(730)은 거의 모든 그룹들 내에서 각 그룹 내의 모든 픽셀값들이 서로 같다는 것을 알게 됨에 따라, 각 그룹의 사이즈를 증가시켜, 더 큰 시도 횟수의 픽셀값들을 각자 갖는 소수의 그룹들을 형성한다. 업-체커(730)은 또한 시도 횟수를 선정된 최대값까지 시스템을 위해 증가시키는 동안, 또는 시도 횟수가 거의 모든 그룹들보다는 적은 각 그룹 내의 모든 픽셀값들이 서로 같게 되는 크기가 될 때까지 해상도 판정을 반복한다. 할당된 프레임부 식별기(732)는 LCD(100)의 영역(511), RMS 보정 팩터 연산기 및 해상도 모니터(632)가 처리를 책임질 수 있다는 것을 모니터 프로세서에 알린다.

제8도를 참조하면, 본 발명의 양호한 실시예에 따른 처리 시스템(510)의 연산 엔진(610, 612) 중 하나의 전기 블럭도에는 다수의 8-비트 배타적 OR(XOR) 소자(802, 806)들이 도시되어 있다. XOR 소자(802, 806)들은 제어기(622)의 제어하에, 버퍼 RAM(606, 608)들 중 하나로부터 픽셀값들을 수신하기 위해 병렬 데이타 버스(634)들에 결합된다. 또한, XOR 소자(802, 806)들은 제어기(622)의 제어하에, 로우 구동 시프트 레지스터(614, 616)들 중 하나로부터 월쉬 함수 로우 값들을 수신하기 위해 병렬 전송 버스(636)들에 결합된다. XOR 소자(802, 806)들의 기능은 대응하는 로우 값들이 논리 1(ONE)일 때마다 픽셀값들의 비트들을 보수로 만드는 것이고, 대응하는 로우 값들이 논리 0(ZERO)일 때마다 픽셀값들을 변경시키지 않고 그대로 두는 것이다. ONE의 값은 연산 엔진(610, 612)에 의해 누산된 합으로부터 픽셀값을 정확히 감산하기 위해서 각각의 보수 픽셀값(후술하는 바와 같은)에 가산되어야 한다.

XOR 소자(802, 806)들의 출력들은 서로 결합되어 있는 가산기 소자(804, 808)들에 결합되어, XOR 소자(802, 806)들에 의해 보수화되지 않은 픽셀값들의 합을 발생하고, 보수화된 픽셀값들의 합으로부터 감산한다. 제1가산기 소자(804)의 입력은 소자(816, 818, 820, 824)들을 포함하는 보정 팩터 조정 시스템의 출력(822)에 결합되어, 연산된 컬럼에 대응하는 가상 로우 소자에 대한 시간 슬롯 동안의 월쉬 함수값에 따라 보정 팩터의 부호를 조정하고, 보수화된 픽셀값들 각각에 ONE의 필요 조건값을 가산한다.

간략화를 위해, 가산기 소자(804, 808) 및 XOR 소자(802, 806)는 후술하는 바와 같이, 연산 엔진(610, 612)의 동작을 2개 레벨의 해상도로 적응시키기 위한 120개의 XOR 가산기 스테이지를 각자 갖는 2개의 스위치가능 분할부(850, 852)들로 그룹지워진다. 본 분야의 숙련자들은 추가 레벨의 해상도로 연산 엔진(610, 612)을 적응시키기 위해서 본 발명의 양호한 실시예에 따라 추가 스위치가능 분할부들이 제공될 수 있는 것을 알 수 있다. 예를 들면, 30, 추가 30, 추가 60 및 추가 120개의 XOR 및 가산기 소자들을 포함하는 스위치가능 분할부들은 4개 레벨들의 해상도, 즉 1, 2, 4 및 8개의 픽셀들의 해상도로 적응시키기 위해서 필요하게 된다.

로우 120을 제공하는 가산기 소자(804)의 출력은 제1전자 스위치(810)에 결합되는데, 이는 엔진부 인에이블 라인(639)에 의해 인에이블될 때, 로우 120을 제공하는 가산기 소자(804)를 로우 121을 제공하는 가산기 소자(808)의 입력에 결합시킨다. 대안적으로, 엔진부 인에이블 라인(639)에 의해 인에이블되지 않을 때, 제1전자 스위치(810)은 로우 120을 제공하는 가산기 소자(804)의 출력을 병렬 구동기(814), 양호하게는 8 비트 폭에 결합시켜, 컬럼 출력 라인(512)를 구동시킨다. 제2전자 스위치(812)는 엔진부 인에이블 라인(639)에 의해 인에이블될 때, 로우 240을 제공하는 가산기 소자(808)의 출력을 병렬 구동기(814)에 결합시킨다. 엔진부 인에이블 라인(639)는 또한 모든 XOR 소자(806)들과 모든 가산기 소자(808)들에 결합되어, 엔진부 인에이블 라인(639)의 상태에 따라 XOR 소자(806)들과 가산기 소자(808)들을 인에이블 및 디스에이블시킨다.

연산 엔진(610, 612)가 상술한 방식으로 스위치가능하게 분할되면, 연산 엔진(610, 612)는 1×1 픽셀 및 2×2 픽셀 둘다의 수신된 데이타 해상도에 따라 동작하도록 제어가능하다. 나중의 덜 상세한 해상도에서, 연산 엔진(610, 612)에서 필요한 연산율이 감소되어, 유리하게 전력 소모를 낮출 수 있다. 추후에 설명되는 바와 같이, 로우 구동 시프트 레지스터(614, 616)의 시프트 속도를 반감시키므로써, 감소된 수의 연산된 컬럼 구동 신호가 확장되어 연산 엔진(610, 612)에 의해 제공된 LCD(100)의 전체 영역(511)을 채우므로써, 수신된 데이타의 해상도에 대응하는 이미지 해상도를 생성한다.

보정 팩터 조정 시스템은 제어 버스(624)에 의해 제어기(622)에 결합된 XOR 소자(816)을 포함하여, 제어기(622)에 의해 RAM(906)에 이미 저장된 컬럼들의 그룹용으로 보정 팩터를 수신하고, 연산된 컬럼에 대응하는 가상 로우 소자용 월쉬 함수의 가상 로우 값을 가상 값 라인(636)을 통해 수신한다. XOR 소자(816)의 출력은 가산기 소자(818)의 입력에 결합된다. 가산기 소자(818)의 다른 입력은 가상 값 라인(636)에 결합된다. 그렇게 결합된 XOR 소자(816) 및 가산기 소자(818)의 기능은 가상 로우 값이 논리 ONE일 때마다 보정 팩터 값의 부호를 '-'로 만들고, 가상 로우 값이 논리 ZERO일 때마다 '+'로 만든다. 가산기(818)의 출력은 가산기(820)의 입력에 결합된다. 가산기(820)의 다른 입력은 제1시간 슬롯을 제외한 모든 시간 슬롯들 동안에 처리되는 로우들의 그룹들 수의 1/2과 같은 로우 보정값을 위해 제어 버스(624)를 통해 제어기(622)에 의해 프로그램되며, 가산기(820)은 제1시간 슬롯 동안 처리되는 로우들의 그룹들 수와 같은 로우 보정값을 위해 제어기(622)에 의해 프로그램된다. 프로그램된 값은 어드레스가능 레지스터(824)에 보유된다.

로우 보정 값을 가산하는 이유는 각각의 보수화된 픽셀값에 ONE를 필수적으로 추가하기 위한 것이다. 예를 들면, 로우들의 240개의 실제 그룹들을 위한 선정된 월쉬 팩터는, 240개의 논리 ONE들을 포함하는 제1시간 슬롯을 제외한 모든 시간 슬롯 동안에 정확히 120개의 논리 ONE들을 포함한다. 이것이 의미하는 것은 제1시간 슬롯을 제외한 모든 시간 슬롯 동안에, 연산 엔진(610, 612)의 XOR 소자(802, 806)에 의해 120개의 픽셀값들이 보수화된다는 것이다. 제1시간 슬롯에 있어서, 모든 240개의 픽셀값들이 보수화된다. 상술한 바와 같이, ONE의 값은 합으로부터 픽셀값들을 정확히 감산하기 위해서 보수화된 픽셀값들 각각에 가산되어야 한다. 가산기(820) 및 어드레스가능 레지스터(824)는 이를 달성한다.

제9도를 참조하면, 본 발명의 양호한 실시예에 따른 처리 시스템(510)의 제어기(622)의 전기 블럭도는 동작 시스템 펌웨어 소자들을 포함하는 ROM(902)에 결합된 마이크로프로세서(901)을 포함한다. ROM(902)는 데이타 프레임의 일부, 즉 제어기(622)를 포함하는 처리 시스템(510)이 프로세스에 지정되어 있는 LCD(100)의 영역(511)을 나타내는 할당된 프레임부 값(912)으로 미리 프로그램되어 있다. 또한, ROM(902)는 1개의 가상 로우 이외에, 로우 전극(106)들의 240개의 그룹들 각각을 구동하기 위해서 256 월쉬 함수 시간 슬롯 값들의 제1세트(904)를 포함한다. 또한, ROM(902)는 1개의 가상 로우 이외에, 로우 전극(106)들의 120개의 그룹들 각각을 구동하기 위해서 128 월쉬 함수 시간 슬롯 값들의 제2세트(914)를 포함한다.

또한, ROM(902)는 해상도 모니터(700)에 의해 판정된 바와 같이, 수신된 데이타의 해상도에 따라 다수의 전극(104, 106)들 중 인접한 것들을 그룹짓기 위해 그룹퍼 소자(grouper element;916)을 포함한다. 또한, ROM(902)는 다수의 컬럼 구동 신호들에 의해 다수의 전극(104, 106)들 중 그룹지워진 인접 전극들의 구동을 관리하기 위한 구동 매니저(918)가 있다. 또한, ROM(902)는 수신된 데이타의 해상도에 따라 액티브 어드레싱 시간 슬롯들의 최소 가능량을 선택하기 위한 시간 슬롯 최소화기(920)을 포함하는데, 시간 슬롯들의 수는 2×2 픽셀의 해상도를 위한 256, 및 1×1 픽셀의 해상도를 위한 128과 같다.

대안적으로, 수직 입도(granularity)를 증가시키지 않고도, 수평 입도는 예를 들어, 2개의 픽셀로 증가될 수 있다는 것을 알 수 있다. 예를 들면, 제어기(622)의 펌웨어에 대해 약간 수정을 가하면, 2×1 픽셀의 해상도는 컬럼 구동 연산들의 수를 반감시키므로써 달성될 수 있고, 반면에 완전(full) 1-픽셀 해상도에 대한 값에서 시간 슬롯들의 수를 유지한다. 이는 인접 컬럼들의 쌍들을 공통 컬럼 구동 신호에 의해 구동되게 하고, 반면에 개별 로우들은 개별 로우 구동 신호들에 의해 계속 구동되게 한다.

또한, 마이크로프로세서(901)은 상술한 바와 같이, 처리 시스템(510)의 소자들의 기능을 변경시키기 위한 함수 교호기(908)을 저장하기 위한 장소를 갖는 RAM(906)에 결합된다. RAM(906)은 또한, 제어 버스(624)를 통해 RMS 보정 팩터 연산기(701)로부터 수신된 80 내지 160 컬럼 보정 팩터(910)의 크기, 즉 수신된 데이타의 해상도에 따라 결정된 크기를 저장하기 위한 장소를 포함한다.

마이크로프로세서(901)는 프레임 동기 라인(638) 및 클럭 라인(642)에 더 결합되어 데이타 프레임 소스 즉 개인용 컴퓨터의 프로세서로부터 각각 프레임 동기 신호 및 클럭 신호를 각각 수신한다. 마이크로프로세서(901)는 제어 버스(624)에 의해 처리 시스템에 결합되고 처리 시스템(510)을 제어하기 위한 가상값 라인(636)에 결합된다.

제10도를 참조하면 본 발명의 양호한 실시예에 따른 개인용 컴퓨터(1000)의 전기적 블럭도로서 블럭은 마이크로컴퓨터(1002)로부터 데이타 프레임들을 수신하기 위해 데이타 입력 라인(508)에 의해 마이크로컴퓨터(1002)에 결합된 디스플레이 시스템(500)을 포함한다. 디스플레이 시스템(500)은 마이크로컴퓨터(1002)로부터 프레임 동기 신호 및 클럭 신호를 수신하기 위해 프레임 동기 라인(638) 및 클럭 라인(642)에 의해 마이크로컴퓨터(1002)에 더 결합된다. 마이크로컴퓨터(1002)는 사용자로부터의 입력을 수신하기 위해 키보드(1004)에 결합된다.

제11도는 본 발명의 양호한 실시예에 따라서 개인용 컴퓨터(1000)의 정면 정사도로서, 하우징(1102)에 의해 지지 및 보호된 디스플레이 시스템(500)을 도시한 것이다. 키보드(1004)가 또한 도시되었다. 흔히 이러한 개인용 컴퓨터(1000)는 휴대용 밧데리 전력 공급 유닛으로서 구축된다. 디스플레이 시스템(500)은 그런 밧데리 전력 공급 유닛에서 특히 유용한데, 이는 액티브 어드레싱 디스플레이에 있어서 종래의 처리 시스템과 비교하여 디스플레이 시스템(500)의 처리 시스템(510)의 연산율이 감소되어 전력 소비를 상당히 감소시키고 따라서 밧데리 수명을 증가시킨다.

디스플레이 시스템(500)의 동작을 논의하기 위한 목적으로, 몇가지 용어를 정의하는 것이 필요하다. 다음에 사용되는 용어 제1프로세서는 다수의 처리 시스템(510)의 제1부분을 지칭한다. 제1영역은 집합적으로 다수의 처리 시스템(510)의 제1기입 제어 논리 소자(602), 제1버퍼 RAM(606), 제1연산 엔진(610) 및 제1로우 구동 시프트 레지스터(614)를 포함한다. 여기 사용되는 용어 제2프로세서는 다수의 처리 시스템(510)의 제2부분을 지칭한다. 제2부분은 집합적으로 다수의 처리 시스템(510)의 제2기입 논리 소자(604), 제2버퍼 RAM(608), 제2연산 엔진(612) 및 제2로우 구동 시프트 레지스터(616)를 포함한다. RMS 보정 팩터 연산기(701), 해상도 모니터(700) 및 제어기(622)는 제1 및 제2프로세서에 모두 공통적이다. 부가하면 제12도∼제14도에 언급된 용어 컬럼 및 로우는 수신된 데이타의 해상도가 한 픽셀일 때 단일 컬럼 및 단일 로우를 의미한다. 두 픽셀 또는 그 이상의 해상도에서의 용어 컬럼 및 로우는 그룹 크기가 해상도와 동일하고 각각의 그룹에 공통인 모든 전극이 공통 전극 구동 신호에 의해 구동되는 컬럼 그룹과 로우 그룹을 지칭한다.

프레임 동기 신호가 수신됐을 때, 다수의 처리 시스템(510)의 각각의 제어기(622)는 할당된 프레임 영역값(912)로부터 제어기(622)를 포함하는 처리 시스템(510)이 데이타 프레임의 어느 영역을 처리하도록 배정될지를 결정하도록 시스템이 동작한다. 제어기(622)는 이후 데이타 프레임이 배정된 영역에 도달할 때까지 상응 처리 시스템(510)에 의한 처리 시작을 지연시킨다. 제어기(622)는 또한 제1과 제2프로세서 사이의 처리 기능 교대를 제어하기 위해서 함수 교호기(908)를 액세스한다.

제12도를 참조하면, 본 발명의 양호한 실시예에 따라서 디스플레이 시스템(500)의 작동을 도시한 흐름도가 제1 및 제2프로세서의 제어기(622)가 프레임 동기 신호를 기다리는 단계(1202)로부터 시작한다. 프레임 동기 신호가 도착했을때, 제1프로세서는 현재 데이타 프레임을 로드하고(1204), 한편 RMS 보정 팩터 연산기(632)는 RMS 보정 팩터 연산기(632) 각각에 상응한 개별 처리 시스템(510)에 배정된 데이타 프레임 영역에 대한 컬럼 보정 팩터를 연산한다. 이후 컬럼 보정 팩터(910)을 저장하기 위한 위치에서 RAM(906)의 제어기(622)에 의해 연산된 컬럼 보정 팩터의 저장이 이뤄진다.

한편 제2프로세서는 제어기(622)에 의해 제2로우 구동 시프트 레지스터(616)에 제공된 월쉬 함수값을 사용하여 제2버퍼 RAM(608)에 이전에 저장된 데이타 프레임으로부터 컬럼 신호를 제2연산 엔진(612)에서 동시에 연산한다(1206). 제2프로세서는 이후 각각 연산된 컬럼 신호 및 월쉬 함수값으로서 컬럼 출력 라인(512) 및 로우 출력 라인(514)를 구동한다. 제어기(622)는 처리 시스템(510)을 조정(coordinate)하여 데이타 프레임의 자신들의 개별 영역에 상응하는 정확한 시각에 컬럼 및 로우 출력 라인(512) 및 (514)를 연산하고 구동한다.

다음으로 제1 및 제2프로세서는 다시 프레임 동기 신호를 기다린다(1208). 프레임 동기 신호가 도착했을 때, 제1프로세서는 제어기(622)에 의해 제1로우 구동 시프트 레지스터(614)에 제공된 월쉬 함수값을 사용하여 제1버퍼 RAM(606)에 이전 저장된 데이타 프레임으로부터의 컬럼 신호를 제1연산 엔진(610)에서 연산한다(1210). 제1프로세서는 이후 각각 연산된 컬럼 신호 및 월쉬 함수값으로 컬럼 출력 라인(512) 및 로우 출력 라인(514)를 구동한다. 제어기(622)는 처리 시스템(510)을 조정하여 데이타 프레임의 자신의 개별 영역에 상응하는 정확한 시각에 컬럼 및 로우 출력 라인(512) 및 (514)를 연산하고 구동한다.

한편 제2프로세서는 동시에 현재 데이타 프레임을 로드하고, RMS 보정 팩터(632)는 RMS 보정 팩터 연산기(632)의 각각에 상응하는 개별 처리 시스템(510)에 할당된 데이타 프레임 영역에 대한 컬럼 보정 팩터를 연산한다. 이후 컬럼 보정 팩터(910)을 저장하는 위치에서 RAM(906) 내의 제어기(622)에 의해 연산된 컬럼 보정 팩터의 저장이 이뤄진다. 이 단계는 이후 단계(1202)로 복귀하고 처리는 반복된다. 처리 시스템(510)에서 데이타 프레임을 처리하기 전에 전(full) 데이타 프레임으로서 제1 및 제2버퍼 RAM(606) 및 (608)을 교대로 로드함으로써 디스플레이 시스템(500)은 유리하게도 데이타가 병렬 처리되도록 만들어 주고 이에 따라 종래의 액티브 어드레스된 디스플레이 시스템과 비교하여 예를 들어 240 만큼의 팩터만큼 연산율을 크게 감소시킨다. 상기 설명한 처리에 대해 전(full) LCD의 로우 수의 반을 갖는 8개 영역(511)으로 LCD(100)을 더 분할함으로써 처리 로드는 16 만큼의 부가 팩터만큼 줄어든다. 따라서 처리 시스템(510)은 분할하지 않았을 때 요구되는 40㎒ 클럭율에 비해 약 (2+1/2)㎒의 클럭율로 작동할 수 있다. 연산율의 감소는 디스플레이 시스템(500)의 전력 소비를 크게 감소시키고 따라서 디스플레이 시스템(500)을 포함한 휴대용 전자적 디바이스의 밧데리 수명을 크게 향상시켜 준다.

제13도를 참조하면 본 발명의 양호한 실시예에 따라서 RMS 보정 팩터 연산기(701)의 동작을 도시한 흐름도는 제어기(622)에 할당된 LCD(100)의 영역(511)에 대해 배정된 시작 처리 시간에 상응하는 프레임 동기 신호 후에 배정된 시간을 제어기(622)가 기다리는 것으로 시작한다(1302). 시작 처리 시각이 도달되었을 때 제1 및 제2누산기 소자(710) 및 (706)는 제어기(622)에 의해 영(zero)으로 초기화되고(1304), 모니터 프로세서(716)은 픽셀값을 RMS 보정 팩터를 연산기(701)로 전송하기 시작한다. 다음 제1룩업 테이블 소자(704)는 픽셀값을 제곱하고(1310), 제곱된 픽셀값은 이후 Σ I²을 도출하기 위해 제2누산기 소자(706)에 더해진다(1314). 동시에 픽셀값은 Σ I를 도출하기 위해 제1누산기 소자(710)에 더해진다(1312). 스텝 1316에서 연산된 컬럼의 모든 로우들에 대한 픽셀값이 수신되지 않았을 때, 처리 흐름은 스텝 1306으로 복귀하여 다음 픽셀값을 수신한다.

반면 스텝 1316에서 연산된 컬럼의 모든 로우들에 대한 픽셀값이 수신되었다면 이후 Σ I는 제7도의 논의에서 이미 설명했듯이 255를 곱한다(1318). 다음으로 Σ I²가 단계(1318)에서 획득된 값으로부터 감산되는데(1320), 이 감산은 제2감산기 소자(708)에 의해 수행된다. 스텝 1320에서 획득된 값의 제곱근 값은 제2룩업 테이블 소자에 의해 결정된다(1322). 스텝 1322에서 결정된 값은 모니터 프로세서(716)으로부터 수신한 값 K에 의해 승산기 소자(716)에서 곱해진다(716). 다음, 컬럼에 대한 컬럼 보정 팩터값이 제어 버스(624)를 통해 RMS 보정 팩터 연산기(701)로부터 제어기(622)로 전송된다. 이후 제어기(622)는 연산된 컬럼에 상응한 컬럼 보정 팩터(910)을 저장하는 위치에서 RAM(906) 내에 값을 저장한다(1324).

만약 스텝 1326에서 연산된 컬럼이 처리 시스템(510)에 배정된 마지막 컬럼이 아니라고 제어기(622)가 결정하면, 이후 제어기(622)는 다음 데이타 컬럼 처리를 시작하기 위해 RMS 보정 팩터 연산기(701)을 스텝 1304로 복귀시킨다. 반면에 만약 제어기(622)가 연산된 컬럼이 처리 시스템(516)에 배정된 마지막 컬럼이라고 결정하면, 이후 제어기(622)는 다음 시작 처리 시각이 도달될 때까지 기다리기 위해 RMS 보정 팩터 연산기(701)을 스텝 1302로 복귀시킨다.

제14도를 참조하면 본 발명의 양호한 실시예에 따라서 연산 엔진(610), (612)의 동작을 도시한 흐름도는 제어기(622)에 배정된 LCD(100)의 영역(511)에 상응하는 배정된 시작 처리 시간에 대한 프레임 동기 신호를 제어기(622)가 기다리는 단계로부터 시작한다(1402). 시작 처리 시각이 도달되었을 때 제어기(622)는 처리를 위한 다음의 시간 슬롯을 선택하고(1404), 시간 슬롯 동안 제어기(622)에 배정된 각각의 로우에 가상 로우를 합한 로우들에 대한 월쉬 함수값, 즉 해상도 모니터(700)에 의해 이전에 결정된 데이타 해상도에 따라서 시간 슬롯동안 121 또는 241개의 월쉬 함수값으로 로우 구동 시프트 레지스터(614)를 초기화한다.

이어서, 제어기(622)는 컬럼을 선택하고(1406), RAM(906)으로부터 불러내어 선택된 컬럼에 대해 이미 연산된 보정 팩터값을 연산 엔진(610) 및 (612)에 전송한다. 다음으로 제어기(622)는 버퍼 RAM(606) 및 (608)을 제어하여 선택된 컬럼의 로우에 상응한 픽셀값을 연산 엔진 (610) 및 (612)에 병렬로 전송한다(1408). 동시에, 연산 엔진(610) 및 (612)는 로우 구동 시프트 레지스터(614) 및 (616)으로부터 제어기(622)에 할당된 각각의 로우에 대한 시간 슬롯의 월쉬 함수값을 수신한다(1410). 연산 엔진(610) 및 (612)는 제8도를 참조하여 설명한 조정 기법에 따라서 선택된 컬럼 및 선택된 시간 슬롯에 대한 가상 로우 구동 신호에 따라서 보정 팩터값을 조정한다(1412).

다음으로 연산 엔진(610) 및 (612)는 조정된 보정 팩터값과 ONE인 로우 구동 신호를 갖는 로우에 상응한 선택된 컬럼의 픽셀값을 함께 합산하고(1414), 그 합에서 ZERO인 로우 구동 신호를 갖는 로우에 상응한 컬럼의 픽셀값을 감산함으로써 컬럼 구동 신호를 구동한다. 이후 연산 엔진(610) 및 (612) 및 로우 구동 시프트 레지스터(614) 및 (616)은 각각 (연산된) 컬럼 및 (선정된) 로우 구동 신호에 대한 시간 슬롯 동안 컬럼 및 로우 출력 라인(512) 및 (514)를 구동한다(1416).

스텝 1406, 1408, 1410, 1412 및 1414가 최적 연산 속도를 얻기 위해 양호하게는 실질적으로 동시에 그리고 병렬 수행된다는 것을 주의하는 것이 중요하다.

또, 제5도를 참고로 상술한 바와 같이 본 발명의 양호한 실시예에서는 처리 시스템(510)의 단지 두개만이 컬럼 구동 소자(506)를 구동하는데 사용된다. 단일 처리 시스템(510)만으로도 컬럼 구동 소자(506)를 구동하기에 충분하다는 것을 알 것이다. 이는 LCD(100)의 상하부 절반에 있는 240 컬럼 그룹의 각각에서 대응하는 컬럼에 대한 컬럼 구동 신호가 이미 결정되어 있고 서로 동일하기 때문이다.

스텝(1418)에서 제어기(622)는 마지막 로우가 선택된 타임 슬롯동안 처리되었는지를 검사한다. 처리되지 않았으면, 흐름은 다음 로우를 선택 및 처리하기 위해 스텝 1406로 복귀한다. 반면, 스텝 1418에서 선택된 타임 슬롯에 대해 마지막 로우가 처리되었다면, 제어기(622)는 데이타 프레임에 대한 마지막 타임 슬롯이 처리되었는지를 검사(1422)한다. 처리되지 않았으면, 흐름은 스텝 1404으로 복귀하며 여기서 제어기(622)는 처리를 위해 다음 타임 슬롯을 선택한다. 반면, 스텝 1422에서 데이타 프레임에 대한 마지막 타임 슬롯이 처리되었다면, 흐름을 단계(1402)로 복귀시킨다. 여기서, 제어기(622)는 데이타의 다음 프레임을 처리하기 위해 대기할 것이다.

본 발명의 양호한 실시예의 상술한 설명 및 분석은 8 비트 데이타로 표현되는 픽셀값에 적용된다. 본 발명은 더 많거나 적은 수의 비트로 표현되는 픽셀값, 예컨대 16 비트 또는 4 비트 픽셀을 수용하도록 조정될 수 있음을 인식할 것이다.

제15도에서 본 발명의 양호한 실시예에 따른 해상도 모니터(700) 동작을 도시하는 흐름도는 비교기(720)의 펌웨어 소자에 접근하는 모니터 프로세서(716)와 더불어 시도 횟수를 두 픽셀의 값으로 설정(1502)하기 시작한다. 그 후, 모니터 프로세서(716)는 할당된 프레임부 식별기(732)에 의해 식별되듯이 할당된 프레임부가 시작하기를 대기(1504)한다. 다음에, 모니터 프로세서(716)는 시도 횟수로 크기지어진 그룹에서 수신된 픽셀값을 시험한다(1506). 할당된 프레임부가 완료되면, 모니터 프로세서(716)는 시험된 그룹의 각각이 유사값의 픽셀을 포함하는지를 결정(1508)한다. 모든 그룹이 유사값의 픽셀을 포함하지 않으면, 모니터 처리기(716)는 해상도를, 예컨대 한 픽셀의 값으로 시도 횟수의 1/2로 설정한다.

반면, 스텝 1508에서 모니터 프로세서(716)가 그룹의 각각이 유사값의 픽셀을 포함하고 있다고 결정하면, 모니터 프로세서(716)는 해상도를 시도 횟수로 설정한다(1512). 다음에, 모니터 프로세서(716)는 시도 횟수가 시스템의 최대값, 즉 시스템이 채택할 수 있는 최대 해상도 값인지를 검사한다(1514). 그렇다면, 처리를 종료한다(1516). 그렇지 않다면, 모니터 프로세서(716)는 시도 횟수를 두배로 하고(1518) 다음 할당된 프레임부가 시작되는 것을 대기하기 위해 스텝 1504로 복귀한다.

제16도에서 픽셀값 그룹화 한 도면(1600)은 해상도 모니터(700)가 본 발명의 양호한 실시예에 따라 해상도를 결정하기 위해 픽셀값을 그룹화하는 방법을 도시한다. 상술한 바와 같이, 모니터 프로세서(700)는 양호하게는 8비트 픽셀값을 처리하고 LCD(100)의 각 영역(511)은 양호하게는 160 로우와 240 컬럼을 포함해서 영역(511)에 대한 데이타 프레임이 160 × 240 = 38,400 픽셀을 포함하게 한다. 그러나, 단순화를 위해 예시의 픽셀값(1602)은 2 비트 값으로 표현되고 처리된 데이타 프레임은 예시 픽셀값(1602)의 16으로 구성되는 것으로 표현된다. 물론, 모니터 프로세서는 예시의 데이타 프레임 구조를 보다 단순하게 처리하기 위해 약간 수정돼야 하지만, 해상도 결정은 동일하게 유지된다.

상술한 바와 같이, 모니터 프로세서(716)는 먼저 2 그룹 박스(1604)가 나타내는 바와 같이 예시 픽셀(1602)을 2 픽셀의 그룹으로 그룹화한다. 예시의 픽셀값(1602)의 경우에 모니터 프로세서(716)는 2 픽셀이 되도록 해상도를 결정하는데, 이는 모든 2 그룹 박스(1604)가 모든 유사값의 픽셀을 포함하기 때문이다. 시스템이 4 픽셀의 최대 해상도에 적용되도록 또 수정되면, 모니터 프로세서(716)는 또 예시의 픽셀값(1602)을 평가용의 4-그룹(1606, 1610)으로 그룹화한다. 4-그룹(1606, 1610)의 평가 후에도 모니터 처리기(716)는 여전히 해상도를 2 픽셀이 되도록 결정한다. 이는 단지 4-그룹(1610)만이 모든 유사값의 픽셀을 포함하고 있고 4-그룹(1604)은 각각 혼합된 픽셀값을 포함하기 때문이다.

제17도에서 본 발명의 양호한 실시예에 따라 제어기(622)의 동작을 도시하는 흐름도는 새로운 해상도 값(R), 예를 들어 R=2를 해상도 모니터(700)로부터 수신하는 제어기(622)와 더불어 시작된다. 응답시 제어기(622)는 새로운 값이 앞서의 프레임에 대한 해상도 값과 같은지를 검사(1704)한다. 그렇다면, 제어기(620)는 데이타의 앞서의 프레임을 제어하고 처리하는데 사용한 동일 동작 파라미터를 사용하여 계속해서 작업한다. 반면 스텝 1704에서 제어기(622)가 새로운 R값이 앞서의 프레임의 값과 다르다는 것을 발견하면, 제어기(622)는 다음 할당된 프레임부의 시작을 대기한다(1708). 할당된 프레임부가 도착하면, 제어기(622)는 연산 엔진(610. 612)의 소자의 제1 1/R을 인에이블하기 위해 그룹화 소자(916)를 액세스한다(1710). 예를 들어 R의 새로운 값이 2이면, 제어기(622)는 연산 엔진(610, 612)의 제1절반부에서 XOR 소자(802)와 가산기 소자(804)를 인에이블한다. 스텝 1710에서 제어기(622)는 또 기록 제어 논리(602, 604)를 지휘하여 수신된 매 R번째 픽셀값만을 버퍼 RAM(606, 608)으로 기록하게 한다. 예를 들어 R=2이면, 기록 제어 논리(602, 604)은 매 2번째 픽셀값을 기록한다.

다음에, 제어기(622)는 컬럼 구동 시프트 레지스터(614, 616)의 시프트 속도를 한 픽셀의 해상도에 사용된 속도의 1/R로 조정하기 위해 구동 매니저(918)를 액세스한다(1712). 이것은 동일 로우 및 컬럼 구동 신호가 R 인접 로우 및 R 인접 컬럼을 각각 구동하는데 사용될 것임을 보증한다. 왜냐하면 로우 및 컬럼 구동 소자(504, 506)의 클럭율이 1-픽셀 해상도에 사용된 비율로부터 변화되지 않기 때문이다. 이로 인해 R 전극이 컬럼 구동 시프트 레지스터(614, 616)의 각 시프트에 대해 구동되게 된다.

또, 본 발명의 양호한 실시예는 요구된 연산 엔진의 전력 소비를 유리하게 최소화하는 방식으로 어드레스된 디스플레이를 액티브하게 구동하는 방법 및 장치를 제공한다. 한 번에 한 픽셀을 연산하는 대신에 한 로우의 모든 픽셀값을 동시에 병렬 연산하는 것에 더해, 본 발명의 양호한 실시예는 수신된 데이타의 해상도가 연산율의 감소에 의해 표시 화상에 가시적인 효과를 나타내지 않을 때마다 연산율을 자동 감소시킨다.

수신 데이타의 해상도가 1×1 픽셀값으로부터 2×2 픽셀로 변하면, 예를 들어 로우 전압 연산 횟수는 4의 팩터만큼 자동 감소된다. 처리 시스템(510)을 정확하게 회로로 구현함에 따라 4 팩터 만큼의 연산율의 감소는 동일한 4 팩터에 의해 연산을 수행하는데 필요한 전력을 감소시킬 수 있다. 실제로 어드레스된 디스플레이용의 종래의 처리 시스템과 비교하여 감소된 전력은 랩탑 컴퓨터 같은 휴대성의 밧데리-소비 제품에 특히 중요한 이점이 된다. 이 분야에서 긴 밧데리 수명은 아주 소망되는 특징이다.

제18도에서 펌웨어도(1800)는 본 발명의 다른 실시예에 따른 해상도 모니터(700)의 펌웨어를 도시한다. 펌웨어도(1800)와 제7도의 펌웨어 소자 사이의 근본적인 차이점은 업-초기화기(722)와 업-체커(730)를 각각 다운-초기화기(1802)와 다운-체커(1804)로 대체하는 것이다. 대체 소자의 기능은 해상도 모니터(700)가 이하에서 설명하는 바와 같이 다른 값의 시도 횟수를 시험하는 방향을 역으로 하는 것이다.

제19도에서 본 발명의 다른 실시예에 따른 해상도 모니터(700)의 동작을 도시하는 흐름도는 시도 횟수를 시스템의 최대 가능 값으로 설정(1902)하도록 비교기(720)의 펌웨어 소자에 접근하는 모니터 프로세서(716)와 더불어 시작한다. 예를 들어, 1, 2 또는 4 픽셀의 해상도에 대해 연산율을 적용할 수 있는 시스템은 시도 횟수를 4로 설정한다. 그 후, 모니터 프로세서(716)는 할당된 프레임부 식별기(732)가 식별하듯이 할당된 프레임부가 시작되기를 대기한다(1904). 다음에, 모니터 프로세서(716)는 시도 횟수로 크기지어진 그룹으로 수신된 픽셀값을 시험한다(1906). 할당된 프레임부가 완료되면, 모니터 프로세서(716)는 시험된 그룹의 각각이 유사값의 픽셀을 포함하는지를 결정한다(1908). 모든 그룹이 유사값의 픽셀을 포함하고 있으면, 모니터 프로세서(716)는 해상도를 시도 횟수, 예컨대 4 픽셀의 값과 같게 설정한다(1912).

반면, 스텝 1908에서 모니터 프로세서(716)가 그룹 중의 적어도 하나라도 유사값의 픽셀을 포함하고 있지 않다고 결정하면, 모니터 프로세서(716)는 시도 횟수가 단일값보다 큰지를 검사한다(1910). 그렇지 않다면, 모니터 프로세서(716)는 해상도를 시도 횟수와 같게 설정하고 처리를 종료한다(1916). 스텝 1910에서 모니터 프로세서(716)가 시도 횟수가 단일값보다 더 큰 것을 발견하면, 모니터 프로세서(716)는 시도 횟수를 2로 나누고 다음 할당된 프레임부가 시작되기를 대기하기 위해 스텝 1904로 복귀한다. 본 발명의 다른 실시예는 수신된 데이타가 미세한 해상도보다는 오히려 조잡한 해상도에서 통상 동작하는 디스플레이 시스템에 가장 유용하다. 이는 이 실시예가 가장 조잡한 시스템 해상도로 설정된 시도 횟수로 시험을 시작하기 때문이다.

본 발명의 양호한 실시예와 다른 실시예는 모두 어드레스된 액티브 디스플레이 시스템의 연산율과 소비 전력을 훨씬 감소시키는 방법 및 장치를 제공한다. 연산율의 감소는 이 감소가 도시된 화상의 감쇠없이 이루어질 때에만 연산율을 감소시키는 방식으로 수신된 데이타의 해상도에 대응해서 유리하게 자동 수행된다.

본 발명은 밧데리 수명을 최대화하기 위해 고효율의 디스플레이 시스템을 필요로 하는 랩탑 컴퓨터 같은 밧데리 작동의 디바이스에 특히 유리하다.

Claims

액티브 어드레스 디스플레이를 다수의 액티브 어드레싱 시간 슬롯동안 구동시키기 위한 구동 신호를 발생시키는 처리 시스템의 전력 소모를 최소화하기 위한 장치로서, 상기 디스플레이는 다수의 전극을 가지며, 상기 구동 신호는 상기 처리 시스템에 의해 수신된 전기 신호들로부터 유도되며, 상기 전기 신호들은 상기 액티브 어드레스 디스플레이에 의해 표시된 화상의 픽셀들의 광학적 상태를 나타내는 수신된 데이타 프레임을 구비하는 장치에 있어서, 처리되어 표시될 수신된 데이타 프레임의 픽셀값들을 모니터하는 해상도 모니터(resolution monitor); 상기 해상도 모니터에 결합되어, 상기 수신된 데이타 프레임의 해상도를 측정하기 위해 모니터된 픽셀값들을 동일 길이의 그룹으로 그룹화하여 인접한 픽셀들 값을 비교하는 비교기; 및 제어기에 결합되어 액티브 어드레스 디스플레이를 구동하는 구동기를 포함하며, 상기 제어기는 비교기에 결합되고, 상기 측정된 해상도에 따라 디스플레이를 구동하는데 이용된 액티브 어드레싱 연산들을 수정하여, 감소된 수의 구동 신호들 및 이에 따라 감소된 회수의 필요한 액티브 어드레싱 연산들을 사용할 수 있게 함으로써 처리 시스템의 전력 소모를 줄이며, 상기 액티브 어드레싱 연산들을 수정하여도 표시된 상기 화상의 해상도가 영향을 받지 않도록 된 상기 수신된 데이타 프레임의 해상도에 응답하며, 상기 제어기는 상기 수신한 데이타 프레임 전체를 표시하는데 이용하기 위하여 상기 수신한 데이타 프레임에 대해 측정한 상기 해상도에 따라 복수의 전극을 인접한 전극들로 그룹화하는 그룹퍼(grouper); 및 상기 그룹퍼에 결합되고, 상기 액티브 어드레스 디스플레이를 구동하기 위한 복수의 공통(common) 구동 신호를 발생하기 위해서 상기 복수의 전극으로부터 그룹화된 인접 전극들로 구동기를 로딩하는 구동 매니저를 포함하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제1항에 있어서, 상기 제어기는 상기 감소된 수의 구동 신호에 따라 액티브 어드레싱 시간 슬롯의 최소 가능량(minimum possible quantity)을 선택하기 위해 상기 구동 매니저에 결합된 시간 슬롯 최소화기를 더 포함하므로써 상기 처리 시스템의 전력 소모를 더 감소시키는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제1항에 있어서, 상기 비교기는 소정의 초기값에서 시작하는, 인접한 픽셀에 대응한 픽셀값의 시도 횟수(trial number)를 각각 포함하는 소정의 인접한 픽셀값 그룹들을 전체 데이타 프레임에 대해서 형성하는 초기화기; 및 상기 초기화기에 결합되어, 각 그룹의 픽셀값을 검사하고 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹에서 서로 동일하다라는 판명(finding)에 응답하여 픽셀에서 측정된 상기 가장 큰 해상도가 적어도 상기 시도 횟수라고 판정하는 해상도 판정기를 포함하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제3항에 있어서, 상기 비교기는 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹보다 작은 수의 그룹에서 서로 동일하다라는 판명에 응답하여 상기 가장 큰 해상도가 상기 시도 횟수 보다 적은 것으로 판정하는 결정기를 더 포함하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제3항에 있어서, 상기 비교기는, 상기 해상도 판정기에 결합되어, 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹에서 서로 동일하다라는 판명에 응답하여 큰 시도 횟수의 픽셀값을 각각 포함하는 보다 작은 수의 그룹을 형성하기 위해 각 그룹의 크기를 증가시키며, 또한 상기 시도 횟수가 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹보다 작은 수의 그룹에서 서로 동일하게 되는 횟수가 될 때까지 상기 시도 횟수를 증가시키면서 해상도 판정을 반복하는 업-체커를 더 구비하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제3항에 있어서, 상기 비교기는, 상기 해상도 판정기에 결합되어, 감소 전에 상기 시도 횟수가 1 이상이 됨에 따라 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹보다 작은 수의 그룹에서 서로 동일하다라는 판명에 응답하여 작은 시도 횟수의 픽셀값을 각각 포함하는 추가 그룹을 형성하기 위해 각 그룹의 크기를 감소시키는 다운-체커를 더 포함하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제6항에 있어서, 상기 다운-체커는 상기 시도 횟수가 1 이상이 됨에 따라, 상기 시도 횟수가 각 그룹 내의 모든 픽셀값이 거의 모든 그룹에서 서로 동일하게 되는 횟수가 될 때까지 상기 시도 횟수를 감소시키면서 해상도 판정을 반복하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.
제6항에 있어서, 상기 다운-체커는 상기 시도 횟수가 1 이상이 됨에 따라, 각 그룹 내의 모든 픽셀값들이 거의 모든 그룹에서 서로 동일한 것으로 판명되는 상기 비교기 수단에서 사용된 시도 횟수의 최대값을 데이타의 가장 큰 해상도로서 할당하고, 상기 시도 횟수가 1로 감소됨에 따라, 데이타의 가장 큰 해상도로서 1 픽셀을 할당하는 것을 특징으로 하는 처리 시스템의 전력 소모 최소화 장치.