CN1100526A - 使有源寻址显示中平均计算率最小的方法和装置 - Google Patents

Abstract

本发明提出一种将在对一帧数据执行有源寻址 以驱动具有一组电极(104、106)的显示器(100)的处 理系统(510)中的平均计算率降至最小的方法和装 置。监测器(700)对在要处理和显示的这帧数据中 的象元值时行监测，比较器(720)通过比较相邻的所 监测的各象元值，确定该数据的分辨力。按照这个所 确定的分辨力，控制器(622)控制处理系统(510)，通 过修改有源寻址计算使得平均计算率降至最小。

Description

本发明总的来说属电子显示技术领域。具体地说，本发明为有源寻址的均方根值（rms）响应的显示系统推出一种大大减小平均计算率的方法和装置，从而降低了电能消耗。

直接多路寻址的均方根值响应电子显示器的例子是众所周知的液晶显示器（LCD）。在这种显示器中，有一种向到型的液晶材料夹在两块平行的玻璃板之间。在这两块玻璃板的与液晶材料接触的表面上配列着一些电极。通常一块板上的电极排成垂直的列，而另一块板上的电极则排成水平的行，以驱动到电极和行电极交会处的象元。对于高信息内容的显示器来说，如用作便携式膝上型计算机监视器的显示器，要求有大量的象元以显示各种信息形式。目前在计算机中已广泛采用具有480行640到构成307，200个象元的点阵式液晶显示器，可望不久即有几百万个象元的点阵式液晶显示器问世。

在所谓均方根值响应显示器（rms  responding  display）中，一个象元的光学状态主要取决于加在这个象元上的电压（即加在象元相对的两个电极上的电压差）的平方。液晶显示器有一个固有时间常数，它表征了一个象元的光学状态在加在象元上的电压改变后回到平衡状态所需的时间。就目前技术而言，液晶显示器的时间常数已经做到接近许多电视显示器可采用的帧周期（约16.7毫秒）。这样小的时间常数可以使液晶显示器很快响应，不会有明显地拖影产生，特别有利于活动画面。

常规的液晶显示器直接多路寻址方法在显示器常数接近帧周期时会遇到一个问题。可以会产生这个问题的原因是，常规的直接多路寻址方法要使每一个象元在每一帧中要遭到一个非常窄的“选择”脉冲。这个选择脉冲的电压通常比以帧周期平均的均方根值电压高7至13倍。在时间常数很小的液晶显示器中，一个象元的光学状态会趋向选择脉冲之间返回到平衡状态，因此降低了图象的对比度，因为人眼具有对瞬时亮度进行平均的积分作用。此外，高电平的选择脉冲在某些类型的液晶显示器中可能引起定位不稳的情况。

为了克服上述问题，已经推出一种称为有源寻址（active  addressing）的方法。这种有源寻址方法用由一系列周期脉冲构成的信号组连续对各行电极进行驱动。这些周期脉冲信号的公共周期T与帧周期对应。行驱动信号与要显示的图象无关，最好是正交和经标准化的。所谓正交是指，某一行的行驱动信号与另一行的行驱动信号的乘积在帧周期内的积分等于零。所谓标准化是指，各行的行驱动信号在帧周期T内有相同的均方根电压。

在每个帧周期中，对于每个列要根据列中各象元的总情况为该列电极计算和产生一个列信号，其列电压在该帧周期任何时间t时的值正比于考虑到这列中的各象元所得到的和。将表示一个象元的光学状态的“象元值”（-1表示最“亮”，+1表示最“暗”，而在-1和+1之间的值表示相应的灰度梯度）乘以这个象元的行信号在时间t时的值，再将所得的各象元的这个乘积加在一起就得到了这个和。如果这些标准正交的行信号都只是在两个行电压电平（+1、-1）之间来回切换，那应上述和就可以表示为列中加有第一行电压电平的各象元的象元值之和减去加有第二行电压电平的各象元的象元值之和。

如果采用上述有源寻址方式进行驱动，则在数学上可以证明，加到显示器每个象元上的是一个在帧周期内平均的均方根值电压，因此，这个均方根值电压与这个象元的象元值成正比。有源寻址的优点是保证可显示的图象具有高的对比度。因为有源寻址是在每个象元上加了一连串电平相当低（2-5倍的均方根值电压）、在整个帧周期内扩展的选择脉冲，而不是在一个帧周期每个象元只加一个高电平选择脉冲。此外，由于选择脉冲串的电平很低，因此大大减少了定位不稳发生的可能性。

有源寻址的问题是要求在每秒钟内完成大量的计算。就一个具有480行640列的灰度级显示器和每秒60帧的帧速率而言，要求每秒完成差不多100亿次计算。当然，以目前的技术完成这样高速度的计算是可能的，但对用于有源寻址显示器的计算器来说还应该考虑至今尚未提出的低电能消耗的体系结构。电能消耗问题在诸如电池供电的膝上型计算机之类的便携型应用中特别重要，电池寿命是这类设备初始设计时亟需顾及的。

因此，就要求开发一种可以将平均计算率降至最小从而使得计算器所要求的电能消耗大大降低的控制和驱动有源寻址显示器的方法和装置。

本发明所提出的使得在对一帧数据进行有源寻址计算以驱动具有一组电极的显示器的处理系统中的平均计算率降至最小的方法包括以下各步：对需要处理和显示的这帧数据中的各象元值进行监测;将邻近的所监测的象元值加以比较，确定该数据的分辨力;然后根据所确定的数据分辨力控制处理系统，通过修改有源寻址计算将平均计算率降至最小。

本发明所提出的使得在对一帧数据进行有源寻址计算以驱动具有一组电极的显示器的处理系统中的平均计算率降至最小的装置包括：一个用来监测需要处理和显示的这帧数据中的各象元值的监测器;以及一个接到监测器上、用来将邻近的可监测的象元值加以比较从而确定该数据的分辨力的比较器。这种装置还包括一个接到比较器上的控制器，该控制器根据所确定的数据分辨力控制处理系统，通过修改有源寻址计算将平均计算率降至最小。

本发明还提出了一种电子设备，这种电子设备包括一个用来产生一帧显示数据信息的电子电路和一个与电子电路连接、用来支承和保护电子电路的机壳。电子设备还包括一个与电子电路连接、用来显示信息的接受有源寻址的显示器，这个有源寻址显示器有一系列受一组电极控制的象元。电子设备还包括一个与电子电路连接、用来对那帧数据进行有源寻址计算以驱动有源寻址显示器的处理系统和一个使处理系统的平均计算率降至最小的装置。这个装置有一个用来监测数据帧中各象元值的监测器和一个接到监测器上、用来比较邻近的可监测的象元值以确定该数据分辨力的比较器。这个装置还包括一个连接到比较器上的控制器，该控制器根据所确定的数据分辨力控制处理系统，通过修改有源寻址计算将平均计算率降至最小。

在本说明的附图中：

图1为常规液晶显示器的局部正视图;

图2为沿图1的线2-2切剖的剖视图;

图3为本发明优选实施例所采用的一个8×8沃尔什（walsh）函数矩阵;

图4为与图3的沃尔什函数相应的驱动信号;

图5为作为本发明优选实施例的显示系统的电方框图;

图6为图5所示显示系统中的处理系统的电方框图;

图7为图6所示处理系统中的均方根值校正因子计算器和分辨力监测器的电方框图;

图8为图6所示处理系统中的计算器的电方框图;

图9为图6所示处理系统中的控制器的电方框图;

图10为作为本发明优选实施例的个人计算机的电方框图;

图11为图10所示个人计算机的正视图;

图12为作为本发明优选实施例的显示系统的工作流程图;

图13为作为本发明优选实施例的均方根值校正因子计算器的工作流程图;

图14为作为本发明优选实施例的计算器的工作流程图;

图15为作为本发明优选实施例的分辨力监视器的工作流程图;

图16为说明按本发明优选实施例分辨力监测器对象元值进行分组以确定分辨力的情况的象元值分组图;

图17为作为本发明优选实施例的控制器的工作流程图;

图18为说明作为本发明优选实施例的分辨力监测器中的固件情况的固件图;以及

图19为作为本发明另一个优选实施例的分辨力监测器的工作流程图。

参见图1和2，这两个图分别示出了一个常用液晶显示器（LCD）100的局部正视和剖视图。由图可见，显示器100有两块透明的基板，第一基板102和第二基板204，其中夹着一层液晶材料202。边封204防止了液晶材料逸出LCD100。LCD100还包括一组由配置在第二基板206上的行电极106和配置在第一基板102上的列电极104构成的透明电极。在每个列电极104和行电极106交会的点（如交会点108）上，加在相应交会电极104、106上的电压可以控制其中的液晶材料202的光学状态，从而形成了一个可控的象元。虽然，本发明的这个优选实施例用的是LCD，但可以理解其它类型的显示器件也可以使用，只要这种显示器件的光学特性象LCD的均方根值响应一样是对加在象元上的电压的平方作出响应的。

图3和4分别示出了本发明优选实施例所采用的沃尔什函数300的8×8（三阶）矩阵的相应的沃尔什波400。沃尔什函数是标准正交的，因此优先用于如前所述的有原寻址显示系统。当用于这种显示系统时，具有由沃尔什波400表示的电平的电压分别加到LCD100的相应行电相上。例如，沃尔什波形404、406、408可以分别加到行电极106的第一（最上面的）、第二、第三电极上，依此类推。在LCD应用中，最好不用沃尔什波402，因为沃尔什波402会用一个不希望的直流电压对LCD致偏。

值得注意的是，在每个时隙t内各沃尔什波400的值不变。对于8个沃尔什波400来说，时隙t的宽度等于沃尔什波400的一个从开始410到结束402的全循环的宽度的八分之一。当用沃尔什波400对显示器进行有源寻址时，沃尔什波400的一个全循环的宽度设定为等于帧周期，也就是接收用来控制显示器100的各个象元108的一个完整的数据集的时间。

8个沃尔什波400能够分别一一驱动多至8个（如果不用沃尔什波402则是7个）行电极106。当然实际上显示器有许多行。例如，在笔记本计算机中目前广泛使用的是480行640列的显示器。因为沃尔什函数矩阵是在由2的乘方可确定的各完备集内取的，并且由于正交性的要求，任何一个沃尔什波最多只能驱动一个行电极，因此要驱动一个具有480个行电极106的显示器就需要一个512×512（即2⁹×2⁹）的沃尔什函数矩阵。在这种情况下，时隙上的宽度等于帧周期的1/512。可用480个沃尔什波来驱动480个行电极106，而剩下的32个（最好其中包括具有直流偏置的第一沃尔什波402）不加使用。

图5示出了作为本发明优选实施例的一个显示系统500的电方框图。这个显示系统包括一组与最好是8比特宽的数据输入线508连接的处理系统510，用来接收需要显示的各帧数据。为了降低每个处理系统510的计算要求，LCD100分成8个区511，分别由相应的一个处理系统510管辖，每个区都含有160个列电极104和240个行电极106。

处理系统510通过最好是8比特宽的列输出线512接到诸如索尼公司（Song  Corporation）生产的CXD1178Q型那样的视频数模变换器（DAC）502上，以便将处理系统510的数字输出信号变换成相应模拟的列驱动信号。DAC502诸如精工-伊普松公司（Seiko  Epson  Corporation）生产的SED1779DOA型驱动器那样的模拟型列驱动器504上，以便用模拟的列驱动信号驱动LCD100的列电极104。有两个处理系统510还通过行输出线514接到诸如精工-伊普松公司生产的SED1704型驱动器那样的数字型行驱动器506上，以便用一组预定的沃尔什波驱动LCD100上半部和下半部的行电极106。当然，DAC502、列驱动器504和行驱动器506也可以用其它类似的器件实现。

列驱动器504和行驱动器506接收和存储一批需要在时隙t（见图4）期间加到各列电极104和行电极106上的驱动电平信息。然后列、行驱动器504、506按照所接收到的驱动电平信息同时将各驱动电平加到相应的列、行电极104、106，并且一直保持到列、行驱动器504、506接收到下一批也就是与下一个时隙t相应的驱动电平信息。这样，各列、行电极104、106的驱动信号的变化是相互同步的。

图6示出了作为本发明优选实施例的显示系统中的一个处理系统510的电方框图。由图可见，数据输入线508接到处理系统510的第一、第二写入控制逻辑器602、604上。第一、第二写入控制逻辑器602、604都包括常用的串并行变换器、计数器和随机存取存储器（RAM）控制逻辑。第一、第二写入控制逻辑器602、604的功能是：接收来自数据输入线508的表示各象元状态的数据将所接收的数据变换成数据字节，通过并行总线630送至第一、第二缓冲RAM606、608存储起来。在第一、第二缓冲RAM606、608中的数据字节由第一、第二写入控制逻辑器602、604组织成数据块，每个数据块与由一组大小根据本发明确定、处于这个处理系统510管辖的区域511内的列电极104控制的各象元108对应。

控制器622通过控制总线624接到第一、第二写入控制逻辑器602、604和第一、第二缓冲RAM606、608上，对它们的操作加以控制。控制器622通过控制总线624，虚拟值线636以及计算器部分启用线639接到第一、第二计算器610、612上，对它们的操作加以控制。控制器622通过总线624接到第一、第二行驱动移位寄存器614，616上，也对它们的操作加以控制。控制器622还通过总线624接到有效值校正因子计算器和分辨力监测器632上，控制均方根值较正因子计算器和分辨力监测器632，并且接收和存储从均方根值较正因子计算器和分辨力监测器632发来的所确定的校正因子和分辨力值。均方根值较正因子计算器和分辨力监测器632还接到数据输入线508上，对各帧数据进行监测，确定校正因子和数据分辨力，这在下面将结合图7加以说明。接到控制器622上的还有同步线638和时钟线642，使得控制器622的工作与输入数据同步。

控制器622对第一、第二写入控制逻辑器602、604的工作进行协调，使得第一、第二写入控制逻辑器602、604交替处理从数据输入线508上接收到的各帧数据。也就是说，第一写入控制逻辑602接收一帧数据和把这帧数据传送给第一缓冲RAM606。接着第二写入控制逻辑器604接收下一帧数据和把这帧数据传送给第二缓冲RAM608。然后第一写入控制逻辑器602接收再下一帧数据和将这帧数据传送给第一缓冲RAM606，以此类推，隔帧数据接收和传送。

第一、第二缓冲RAM606、608通过并行数据总线634接到第一、第二计算器610、612上，以便对每个沃尔什波时隙t内驱动到电极104的值进行计算。平行数据总线634应足够宽，以保证同时传送由该处理系统510管辖的LCD100的区域511中各列电极104控制的所有象元108的象元值。例如，在管辖240行、每个象元值是8比特的处理系统510中，第一、第二并行数据总线634都必需要有1920条并行通路。第一、第二计算器610、612下面将会详细加以说明。

第一、第二计算器610、612还通过转接总线636接到第一、第二行驱动移位寄存器614、616上，通过转接总线636将各沃尔什函数值转换给第一、第二计算器610、612。并行转接总线636必需足够宽，以保证转接该处理系统510管辖的每一行的一比特沃尔什函数值。例如，在管辖240行的处理系统510中，并行转接总线636必需要有240条并行通路。可以理解，虽然沃尔什函数是优选函数，但第一、第二计算器610、612也可以使用其它标准正交函数进行计算。

第一、第二行驱动移位寄存器614、616的功能是从控制器622接收与该处理系统510管辖的各行相应的各时隙t内的沃尔什函数值。接收到时隙t内的沃尔什函数值后，第一、第二行驱动移位寄存器614、616就将可接收到的时隙t内的沃尔什函数值转给第一、第二计算器610、612，用来计算时隙t内的各列驱动信号，这在以后将要加以说明。第一、第二行驱动移位寄存器614、616还以控制器622根据本发明控制的速率用与处理系统510管辖各行相应的各时隙t内的沃尔什函数值驱动行输出线514。

控制器622对第一、第二计算器610、612和第一、第二行驱动移位寄存器614、616的操作进行协调和控制，使得第一、第二计算器610、612和第一、第二行驱动移位寄存器614、616交替处理从第一、第二缓冲RAM606、608读出的各帧数据。也就是说，第一计算器610和第一行驱动移位寄存器614处理一帧数据和按照对这帧数据计算得出的值驱动列输出线512和行输出线514。接着第一计算器612和第二行驱动移位寄存器616处理下一帧数据和按照对这帧数据计算得出的值驱动列输出线512和行输出线514。然后第一计算器610和第一行驱动移位寄存器614处理再下一帧数据和按照对这帧数据计算得出的值驱动列输出线512和行输出线514，依此类推，处理隔帧数据。

所以要在处理系统510中采取交替处理的原因是，在第一缓冲RAM606正接收一帧新的数据时，第二缓冲RAM608可以将上次接收到的那帧数据传送给第二计算器612输出，反之亦然。显然，由于第一、第二计算器610、612和第一、第二行驱动移位寄存器614，616都是隔帧有效的，因此可以省去其中一个计算器和一个行驱动移位寄存器。当然这就需要附加控制和数据路由选择电路，以便使得单独一个计算器能交替地从第一和第二缓冲RAM606、608接收数据。同样，第一和第二写入控制逻辑器602、604可以合并成单独一个写入控制逻辑器。然而，对于集成电路制造来说，最好还是采用图6所示的完全复式体系结构。

图7示出了作为本发明优选实施例的处理系统510中的均方根值效正因子计算器和分辨力监测器632的电方框图。部件632有用来接收输入信号和控制信号的数据输入线508和用来控制均方根值校正因子计算器701和分辨力监测器700的控制总线624。对于用+1表示一个完全“截止”的象元，用-1表示一个完全“开启”的象元和采用只有+1和-1值的沃尔什函数的显示器来说，显示器每个列的校正因子为

$\frac{1}{\sqrt{N}}\sqrt{N-\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{I}_1^2}---\left(1\right)$

其中：N为实际驱动的行数，Ii为在该列第三行中的象元的象元值。

考虑到8比特象元值的取值范围为0-255，假定所驱动的行数为240，则式（1）成为

$\frac{1}{\sqrt{240}}\sqrt{240-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{\left(\frac{I_i-127.5}{127.5}\right)}^2}---\left(2\right)$

该式可简化为

$\frac{1}{127.5\sqrt{240}}\sqrt{250\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i^2}---\left(3\right)$

上式可进一步简化为

$\frac{\sqrt{250\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i^2}}{1975}---\left(4\right)$

如果行数减为120，则式（3）为

$\frac{1}{127.5\sqrt{120}}\sqrt{255\underset{i=1}{\overset{120}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{120}{\mathrm{\Σ}}}{I}_i^2}---\left(5\right)$

上式可简化为

$\frac{\sqrt{255\underset{i=1}{\overset{120}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{120}{\mathrm{\Σ}}}{I}_i^2}}{1397}---\left(6\right)$

均方根值校正因子计算器701的功能就是根据分辨力监测器700通过数据输出线919送来的数据为每一组要驱动的列计算出这个校正因子。按照本发明的这个优选实施例，数据输出线719上的数据可以是数据输入线508上的数据的拷贝，或者是其一个子集，这将在下面加以说明。

均方根值校正因子计算器701有一个接到数据输出线719上的第一累加器710，用来对所接收的象元值进行求和。第一累加器710的输出端接到第一减法器712的两个输入端。在第一减法器712中，被减输入数据首先左移8比特，相当于将被减输入数据乘以256，因此形成一个为255∑I的输出值。

数据输出线719还接到用来确定象元值平方的第一查找表704。第一查找表704的输出端接到第二累加器706的输入端，对象元值平方进行求和。第二累加器706的输出端接到第二减法器708的减数输入端，而第一减法器712的输出端则接到第二减法器708的被减数输入端，从而得到差值255∑I-∑I²。第二减法器708的输出端接到第二查找表714，以确定平方根值 $\sqrt{250\mathrm{\ΣI}-{\mathrm{\ΣI}}^2}$ 。

第二查找表714的输出端接到乘法器716的一个输入端。乘法器716的另一个输入端通过程序线712接到分辨力监测器700，接受监测器700编程，使得乘数为两个常值K中的一个。K的值为除法提供了方程（4）的因子1975或方程（6）的因子1397。这个值取决于下面将要说明的由分辨力监测器700确定的分辨力以及LCD100所要求的对驱动电平的各种调整。乘法器716的输出端通过控制总线624接到控制器622，将计算得到的校正因子 $K=\sqrt{250\mathrm{\ΣI}-{\mathrm{\ΣI}}^2}$ 存储起来。显然，可以用一个算术逻辑单元或微计算机来代替第一、第二查找表704、714和乘法器716中的某些或全部。还可以看到，用一个微计算机也能代替均方根值校正因子计算器701的全部器件。

分辨力监测器700有一个监测处理器716，它与暂时存储操作数据的随机存取存储器（RAM）717和存有比较程序720的只读存储器（ROM）718连接。比较程序720根据本发明优选实施例对邻近的监测象元值加以比较，确定数据的分辨力。监测处理器716还接到数据输入线508上，接收由象元值构成的各帧数据。在控制器622通过控制总线624的控制下，监测处理器716可以将接收到的象元值原封不动地输出到数据输出线719上。或者，监测处理器716也可以将接收到的象元值一个隔一个地输出到数据输出线719上，从而使均方根值校正因子计算器701所要求的计算率降低一半。采用本发明，由于降低了计算率，因此减小了均方根值校正因子计算器701的电能消耗，从而延长了在具有显示系统500的用电池供电的设备中电池的寿命，十分有利。

比较程序720包括上行初启程序722、分辨力确定程序724、判决程序726、上行检验程序730和指定帧部标识符732。上行初启程序722用来形成接连的一组组象元值，每组含有个数为试探数的与相邻象元108相应的象元值，试探数的起始值是预定的，例如为2;即每组两个象元。然后，分辨力确定程序724检查每个组中的象元值，如果发现几乎所有组中的每个组内的各象元值相互相等，则确定在象元中测得的分辨力至少等于试探数。或者，判决程序726根据不是所有组中的每个组内的各象元值相互相等（即至少一个组含有不同的象元值）确定分辨力小于试探数。

上行检验程序730根据几乎所有组中的每个组内的各象元值相互相等增大各组的容量，形成较少的组，每组含有个数为较大的试探数的象元值。上行检验程序730在增大试探数的同时还不断重有确定分辨力，直至试探数增大到为该系统予先确定的最大值，或者增大到使不是几乎所有组中的每个组内的各象元值相互相等的一个值。指定帧部标识符732向监测处理器716输出有关均方根值校正因子计算器和分辨力监测器632负责处理的是LCD100的哪个区域的信息。

图8示出了作为本发明优选实施例的处理系统510中的计算器610、612之一的电方框图。该计算器有一组8比特的异或门（XOR）802、806。异或门802、806接到并行数据总线634上，以便在控制器622的控制下从缓冲RAM606、608之一接收象元值。异或门802、806还接到并行转接总线636上，以便也在控制器622的控制下从行驱动移位寄存器614、616之一接沃尔什函数的各个行值。异或门802、806的功能是每当相应的行值的逻辑1时对象元值的各比特求补，而每当相应的行值为逻辑0时保持象元值不变。每个经求补的象元值必需加1（以下将予说明），以便从由计算器610、612累加的和中正确地减去这个象元值。

异或门802、806的输出端接到相互连接的加法器804、806上，以便产生未经异或门802、806求补的那些象元值的和，以及从这个和中减去经求补的各象元值。第一个加法器804的输入端接到校正因子调整系统的输出端。校正因子调整系统由器件816、818、820、824组成，用来根据与正在计算的列相应的虚拟行元在该时隙的沃尔升函数值调整校正因子的符号，以及给每个经求补的象元值加必需的值1。

为简明起见，这些加法器804、808和异或门802、806已经划分成两个可开关部分850、852，每个部分都具有120个异或加法级，从而使得计算器610、612的操作适应于两个级别的分辨力，这在下面将要加以说明。熟悉该技术的人们可以理解，能够按照本发明这个优选实施例再划分出一些可开关部分，以使计算器610、612适应另外各级分辨力。例如，为了适应四个级别的分辨力（即一个、两个、四个和八个象元的分辨力）就要求划分成的各可开关部分分别具有30个、30个、60个和120个异或加法级。

为第120行服务的加法器804的输出端接到第一电子开关810。第一电子开关810在被计算器部分启用线639启动时将为第120行服务的加法器804的输出端接到为第121行服务的加法器808的输入端，而在没有被计算器部分应用线639启动时将为第120行服务的加法器804的输出端接到8比特的并行驱动器814，对列输出线512进行驱动。第二电子开关812在被计算器部分启用线639启动时，将为第240行服务的加法器808的输出端接到并行驱动器814。计算器部分启用线639还接到所有的异或门806和加法器808，以根据计算器部分启用线639的状态启用和停用这些异或门806和加法器808。

当计算器610、612、以上述方式划分成可开关的局部分时，计算器610，612就可按照所接收的数据分辨力是1×1象元还是2×2象元进行操作。在分辨力为2×2象元的较低情况下，在计算器610、612中所要求的计算率减小，从而有效地降低了电能消耗。通过将行驱动移位寄存器614、616的移位速度如以下进一步说明的那样降低一半，使得个数减少了所计算的列驱动信号扩充到填满LCD100中由计算器610、612服务的整个区域511，从而产生了一幅分辨力与所接收的数据的分辨力相应的图象。

校正因子调整系统有一个通过控制总线624接到控制器622的异或门816，用来接收预先由控制器622存储在RAM906中的这组列的校正因子。异或门816还通过虚拟值线636接收与正在加以计算的列相应的虚拟行元的沃尔什函数的虚拟行值。异或门816接到加法器818的一个输入端。加法器818的另一个输入端与虚拟值线636连接。这样连接的异或门816和加法器818的功能是使校正因子值的符号每当虚拟行值为逻辑1时为负，而每当虚拟行值为逻辑0时为正。加法器818的输出端接到加法器820的一个输入端。加法器820的另一个输入端通过控制总线624接受控制器622程控，对于第一时隙以外的各时隙都为等于所处理的行组的一半的行校正值，而对于第一时隙则为等于所处理的行组数的行校正值。程控值保持在可寻址寄存器824内。

加行校正值的原因是为了实现给每个经求补的象元值都加1的要求。例如，对于240个真实行组的沃尔什因子在第一时隙以外的各时隙都恰好有120个逻辑1，而在第一时隙则有240个逻辑1。这意味着，对于第一时隙以外的各个时隙都将有120个象元值接受计算器610、612中异或门802、806的求补操作，而对于第一时隙则可有240个象元值将接受求补操作。如前所述，必需给每个经求补的象元值加1，以便正确地从和中减去这些象元值。加法器820和可寻址寄存器824就是完成这项功能的。

图9为作为本发明优选实施例的处理系统510的控制器622的电方框图。控制器622有一个微处理器901，接到含有操作系统固件的只读存储器（ROM）902。ROM902已经预先写入了用一个指示控制器622所属的这个处理系统510所指定处理的这帧数据的那一部分（即LCD100的区域511）的指定帧部标识符912。ROM902装有256个沃尔什函数的时隙值的第一数据集904，用来相应驱动240组行电极106和一个虚拟行。ROM902还装有128个沃尔什函数的时隙值的第二数据集914，用来相应驱动120组行电极106和一个虚拟行。

ROM902装有一个组合程序916，用来根据由分辨力监测器700确定的可接收数据的分辨力组合邻近的一些电极104，106。ROM902还装有一个驱动管理程序918，对组合的电极104、106的驱动加以管理，使得在同一组内的各电极用同一个驱动信号驱动。最好，ROM902装有一个时隙最少化程序920，用来根据所接收数据的分辨力选择尽可能少的有源寻址时隙，时隙数对于具有2×2象元的分辨为128，而对于具有1×1象元的分辨力则为256。

显然，也可以增加水平颗粒度，如增加到两个象元，而不增加垂直颗粒度。例如，对控制器622的固件稍加改动，通过将到驱动计算次数减半而保持时隙数仍为1象元的分辨力时的值即可获得2×1象元的分辨力。这就要求相邻的一对列用同一个列驱动信号驱动，而各行仍用各个行驱动信号独立驱动。

微处理器910还与随机存取存储器（RAM）906连接。RAM900有一个存储区，用来存储使处理系统510的一些器件的功能进行交替（如前所述）的功能交替符908。RAM900还有一个存储区，用来存储均方根值校正因子计算器710通过控制总线624发来的80至160个列的校正因子910，数量由可接收数据的分辨力确定。

微处理器901还接到帧同步线638和时钟线642上，以便从帧数据源（例如为个人计算机的处理器）分别接收帧同步信号和时钟信号。微处理器901通过控制总线624和虚拟值线636与处理系统510连接，对处理系统510进行控制。

图10示出了作为本发明优选实施例的个人计算机1000的电方框图。由图可见，计算机1000的显示系统500通过数据输入线508与微计算机1002连接，以接收微计算机1002发来的各帧数据。显示系统500通过帧同步线638和时钟线642接收微计算机1002发来的帧同步信号和时钟信号。微计算机1002与键盘1004连接，以接收用户发出的信息。

图11为作为本发明优选实施例的个人计算机1000的正视图。由图可见，显示系统500由机壳1102支承和保护。图中也示出了键盘1004。诸如个人计算机1000那样的个人计算机通常做成便携型电池供电的单机。显示系统500非常适合这种电池供电的单机，因为与常用的有源寻址显示器的处理系统相比，显示系统500的处理系统510的计算率大大降低，因此大大减小了电能消耗，从而延长了电池的寿命。

在说明显示系统500的工作情况前，首先对一些术语加以定义。下面所用的术语“第一处理器”是指由各处理系统510中的第一写入控制逻辑器602、第一缓冲RAM606、第一计算器610和第一行驱动移位寄存器614构成的一个第一部分。所谓“第二处理器”是指由各处理系统510中的各个第二写入控制逻辑器604、第二缓冲RAM608、第二计算器612和第二行驱动移位寄存器616构成的一个第二部分。各处理系统510中的均方根值校正因子计算器701、分辨力监测器700和控制器622对第一处理器和第二处理器来说是公用的。此外，在结合图12-14所作的说明中使用的术语“列”和“行”当所接收的数据的分辨力是一个象元时表示单一的列和单一的行，而当分辨力为两个象元或更多个象元时表示列组和行组，组的大小等于分辨力，各组中的所有电极由一个公共的电极驱动信号驱动。

系统的工作情况如下。”当接收到帧同步时，各处理系统510的控制器622分别根据指定帧部值确定所属处理系统510指定处理的是这帧数据的哪一部分。然后，控制器622等数据帧的指定部分到达后启动本处理系统510进行处理。控制器622访问功能交替符908，以控制第一、第二处理器交替进行处理。

图12示出了作为本发明优选实施例的显示系统500的操作流程图。开始，各处理系统510的控制器622等待帧同步信号（步1202）。当同步信号到达的，第一处理器装入当前数据帧，而各均方根值校正因子计算器632计算指定所属处理系统510处理的那部分数据帧的各个列校正因子，然后由控制器622将计算得到的列校正因子存入RAM906中的列校正因子存储区910（步1204）。

同时，第二处理器在各第二计算器612中根据原存在第二缓冲RAM608的一帧数据用由控制器622提供给第二行驱动移位寄存器616的沃尔什函数值计算各个列信号，用计算得的列信号和沃尔什函数值分别驱动列输出线512和行输出线514（步1206）。各控制器622协调所属处理系统510对各帧数据的相应部分进行计算和在恰当时间对列、行输出线512、514进行驱动。

接着，第一、第二处理器再等待帧同步信号（步1208）。当帧同步信号到达时，第一处理器在各第一计算器610中根据原存在第一缓冲RAM606中的那帧数据用由控制器622提供给第一行驱动移位寄存器614的沃尔什函数值计算各个列信号，用计算得的列信号和沃尔什函数值分别驱动列输出线512和行输出线514（步1210）。各控制器622协调所属处理系统510对各帧数据的相应部分进行计算和在恰当时间对列、行输出线512、514进行驱动。

同时，第二处理器装入当前数据帧，而各均方根值校正因子计算器632计算指定所属处理系统510处理的那部分数据帧的各个列校正因子，然后由控制器622将计算得到的列校正因子存入RAM906中的列校正因子存储区910（步1212）。然后，流程返回步1202，重复上述处理。

由于交替将一满帧数据在各处理系统510加以处理前存入第一和第二缓冲RAM606、608，因此显示系统500有效地使数据得到并行处理，从而显著地降低了计算率，例如为常用的有源寻址显示系统的1/240。通过象如下所述那样将LCD100划分成行数为LCD100的行数的一半的8个区511，处理量又减少了15倍。因此，各处理系统能以2.5兆赫左右的时钟频率进行操作，而不作划分的则要求40兆赫的时钟频率。由于计算率的降低，显著地减少了显示系统500的电能消耗，从而大大延长了在带有显示系统500的便携型电子设备中电池的寿命。

图13示出了作为本发明优选实施例的均方根值校正因子计算器701的工作流程图。开始，控制器622在帧同步信号后等待的指定时刻（步1304），该时刻相当于指定启动处理该控制器622服务的LCD100的区域511的启动处理时刻。当到了启动处理时刻，第一、第二累加器710、706由控制器622初始化成零（步1304）。接着，监测处理器716开始将象元值发送给均方根值校正因子计算器701（步1306）。然后，第一查找表704将象元值平方（步1310），经平方的象元值送至第二累加器706进行累加，得到∑I²（步1314）。同时，象元值送至第一累加器710进行累加，得到∑I（步1312）。如果在步1316还没有接收到所计算那列的所有行的象元值，则流程返回步1306，接收下一个象元值。

相反，如果在步1316所计算那列的的所有行的象元值都已收到，则如以前讨论图7时所述将∑I来以255（步1318）。然后，从在步1318得到的值中减去∑I²（步1320），减法运算是由第二减法器708完成的。接着，第二查找表714确定步1320得到的值的平方根（步1322）。再由乘法器716将步1322得到的值乘以从监测处理器716接收到的值K（步1323）。然后，均方根值校正因子计算器701通过控制总线624将这一列的列校正因子值（

）发送给控制器622，控制器622将这个值存储在RAM906中存放所计算的这个列的列校正因子的存储区910（步1324）。

在步1326，如果控制器622确定所计算的这一列不是处理系统510服务的最后一列，则控制器622使均方根值校正因子计算器701返回到步1304，开始处理下一列数据。相反，如果控制器622确定所计算的这一列是处理系统510服务的最后一列，则控制器622使均方根值校正因子计算器701返回到步1302，等待下一个启动处理时刻来临。

图14示出了作为本发明优选实施例的计算器610、612的工作流程图。开始，控制器622在帧同步信号后等待指定的启动处理该控制器622服务的LCD100的区域511的启动处理时刻（步1402）。当到了启动处理时刻，控制器622按照已由分辨力监测器700确定的数据分辨力选择下一个处理时隙，用该控制器622服务的各行加上虚拟行在该时隙的沃尔什函数值（例如，在该时隙的121个或241个沃尔什函数值）对行驱动移位寄存器614、616进行初始化（步1404）。

接着，控制器622选择下一列，从RAM906接收早些已计算好的该列的校正因子值，并将校正因子值发送给计算器610、612（步1406）。然后，控制器622控制缓冲RAM606、608，将该列各行的象元值并行地传送给计算器610、612（步1408）。同时，计算器610、612从行驱动移位寄存器614、616接收该控制器622服务的各行在该时隙的沃尔什函数值（1410）。计算器610、612按照该列的虚拟行驱动信号在该时隙的值调整校正因子的值（步1412），调整情况已在前面结合图8作了说明。

然后，计算器610、612通过将经调整的校正因子值与该列中行驱动信号为1的各行的象元值加在一起再减去该列中行驱动信号为0的各行的象元值得到一个列驱动信号（步1414）。接着，计算器610、612和行驱动移位寄存器614、616分别用这计算得出的列驱动信号和予选确定的行驱动信号在该时隙期间驱动列输出线512和行输出线514（步1416）。

值得注意的是，步1406、1408、1410、1412和1414最好同时并行执行，以获得最佳的计算速度。此外，正如前面结合图5讨论的那样，在本发明的优选实施例中仅用两个处理系统510来驱动各行驱动器506。显然，即使用单一个处理系统510也是以驱动这些行驱动器506，因为在各具有240行的两组（一组在LCD100的上半部，一组在LCD100的下半部）中各相应行的行驱动信号都是予定的并且相互相等。

在步1418，控制器622检验对于所选时隙最后一列是在已经得到处理。如果还没有，则流程返回到步1406，选择下列进行处理。否则控制器622就检验这帧数据的最后一个时隙是否已经得到处理（步1422）。如果还没有，则流程返回到步1404，控制器622选择下时隙进行处理。否则流程就返回到步1402，控制器622等待处理下一帧数据。

以上对本发明优选实施例的讨论和均是对象元值用8比特表示的情况而言的。显然本发明可以经调整适应用多一些或少一些比特数（例如16比特或4比特）来表示象元值的情况。

图15示出了作为本发明优选实施例的分辨力监测器700的工作流程图。开始，监测处理器716调用比较程序720固件，将试探数设置为两个象元（步1502）。然后，监测处理器716等待它所服务的由指定帧部识别符732标识的指定帧部的数据（步1504）。在指定帧部数据到达时，监测处理器716按组检查在每组的象元个数等试探数的各组中的接收到的各象元值（步1506）。当指定帧部数据全部经过检查后，监测处理器716确定是否所检查的每个组都含有值相同的象元（步1508）。如果不是每个组都含有值相同的象元，则监测处理器716将分辨力设置为试探数的二分之一，即一个象元（步1510）。

相反，如果在步1508监测处理器716确定每个组都含有值相同的象元，则监测处理器716将分辨力设置为该试探数（步1512）。然后，监测处理器716检验是否该试探数已经达到系统的最大值。亦即系统能适应的最大（粗）分辨值（步1514）。如果是，处理终止（步1516）。否则，监测处理器716将试探数加倍（步1518）后返回到步1504，等待下一个指定帧部数据到达。

图16为象元值分组图（1600），示出了分辨力监测器700按照本发明优选实施例象元值分组以确定分辨力的情况。如上所述，监测处理器716处理的是8比特的象元值，而LCD100的每个区域511都是160到240行，因此每个区域511的一个数据帧都有160×240＝38，400个象元。为了方便起见，示例象元值1602表示成两比特，而处理的一帧数据则表示成由16个示例象元值1602组成。当然，监测处理器716必需稍作修改以处理这较为简单的示例数据帧的结构，但确定分辨力的原则是一样的。

如上所述，监测处理器716首先将示例象元1602分成一个个用两元组枢1604表示的由两个象元组成的组。对于示例象元值1602而言，监测处理器716将会确定分辨力为两个象元，因为所有的两元组枢1604都含有值相同的象元。如果系统进一步修改成适应四个象元的最大分辨力，则监测处理器716也就会将这些示例象元值1602分成四元组1606、1610来进行估计。在估计了四元组1606、1602后，监测处理器716仍然会确定分辨力为两个象元，因为只有四元组1610含有值都相同的象元，而四元组1604每组都含有不全相同的象元值。

图17示出了作为本发明优选实施例的控制器622的工作流程图。开始，控制器622从分辨力监测器700接收到一个新的分辨力值（R），例如为R＝2（步1702）。从而，控制器622检验这个新的值是否与上一帧的分辨力值相同（步1704）。如果相同，则控制器622用与控制和处理上一帧数据所使用的相同操作参数继续进行工作。相反，如果在步1704控制器622发现新的R值与下一帧的不同，则控制器622等待下一个指定帧部数据（步1708）。当指定帧部数据到达时，控制器622调用分组程程序916（步1710）。以启用计算610、612中的1/R器件。例如，如果R的新值为2，则控制器622启动计算器610、612前半部中的各异或门802和加法器804。在步1710，控制器622还控制写入控制逻辑器602、604，仅将所接收的象元值中的每隔R-1个的一个象元值写入缓冲RAM606、608。例如，如果R＝2，则写入控制逻辑器602、604就将每隔一个的象元值写入。

然后，控制器622调用驱动管理程序918，将行驱动移位寄存器614、616的移位频率降低为在分辨力为一个象元时所用的频率的1/R（步1712）。这将保证相邻的R个列和相邻的R个行分别由相同的列驱动信号和相同的行驱动信号驱动，因为各个列。行驱动器504、506的时钟频率仍和分辨力为一个象元时相同，从而使得行驱动移位寄存器614、616每移位一次就有R个电极得到驱动。

因此，本发明的优选实施例提供了一种计算器所需电能消耗大大降低的驱动有源寻址显示器的方法和装置。除了采用同时对一列的所象元值进行并行计算来代替一次计算一个象元外，本发明的优选实施例每当所接收的数据的分辨力满足不会因计算率的减少而对显示的图象有明显影响时还能自动减少计算率。

如果所接收的数据的分辨力有了改变，例如从1×1象元改变为2×2象元，则列电极计算量自动地降低为原来的1/4。根据实现处理系统510的实际电路，由于计算率降低了三倍，因此执行计算所需的电能大体上也降低了三倍。与常用的有源寻址显示器处理系统相比，所需电能小对象笔记本计算机那样的便携式用电池供电的设备来说是特别有利的，在这种设备中总希望电池可以用得长久一些。

图18示出了作为本发明另一个实施例的分辨力监测器700的固件1800。固件1800与图7所示固件本质不同的是下行初始化程序1802和下行检验程序1804代替了上行初始化程序722和上行检验程序730。这两个替代程序的作用是使得分辨力监测器700。试验不同的试探数的方向相反，情况如下。

参见图11，图中示出了作为本发明另一个实施例的分辨力监测器700的工作流程图。开始，监测处理器716调用比较程序720，将试探数设置为该系统可能达到的最大值（步1902）。例如，如果一个系统能适应分辨力为一个、两个或四个象元的计算率，则将试探数设置为4。然后，监测处理器716等待它可服务的由指定帧部标识符732标识的指定帧部数据到达（步1904）。在指定帧部数据到达时，监测处理器716按组检查在每组的象元个数等于试探数的各组中的接收到的各象元值（步1906）。当指定帧部数据全部经过检查后，监测处理器716确定是否所检查的每个组都含有值相同的象元（步1908）。如果各组都含有值相同的象元，则监测处理器716将分辨力设置为该试探数，例如为4个象元（步1912）。

相反，如果在步1908监测处理器716确定至少有一个组所含的各象元的象元值不相同，则监测处理器716检验该试探数是否大于1（步1910）。如果不是，则监测处理716将分辨力设置为等于该试探数，处理终止（步1916）。如果在步1910监测处理器716发现试探数大于1，则监测处理器716将该试探数除以2后返回到步1904，等待下一个指定帧部数据到达。本发明的这个实施例对于所接收的数据的分辨力通常是粗的而不是细的那些显示系统最为有利，因为这个实施例一开始测试就将试探数设置为最粗的系统分辨力。

因此，本发明的以上两个优选实施例都提供了大大减少有源寻址显示系统的计算率的方法和装置，从而大大降低了有源寻址显示系统的能量消耗。由于是自动根据所接收的数据的分辨力来减少计算率的，因此计算率的减少并不会引起所显示的图象的质量降低，十分有利。本发明对用电池供电的象笔记本计算机之类的设备特别可取，这类设备要求显示系统具有很高的效率，以使电池使用寿命达到最长。

Claims (25)

1、一种使得对一数据帧执行有源寻址计算以驱动一个具有一组电极的显示器的处理系统中的平均计算率降至最小的方法，其特征是所述方法包括下列各步：

监测所要处理和显示的数据帧中的各象元值；

比较邻近的所监测的象元值以确定该数据的分辨率；以及

控制处理系统，通过按照所确定的分辨率修改有源寻址计算使平均计算率降至最小。

2、权利要求1所提出的方法，其特征是其中所述控制处理系统这步包括下列各步：

将这组电极的相邻几个按照所确定的数据分辨率分别组合在一起;以及

用一组公共驱动信号分别驱动组合的各相邻电极组，由于可以使用较少的驱动信号，因此降低了平均计算率。

3、权利要求2所提出的方法，其特征是其中所述控制步骤还包括按照减少了的驱动信号数选择最小可能的有源寻址时隙，从而进一步减少平均计算率。

4、权利要求1所提出的方法，其特征是其中所述比较步骤包括下列各步：

形成象元值的预定的邻接组，每组含有个数等于试探数的与邻近象元相对应的象元值，这个试探数的初始值是预定的;

检查每个组内的各象元值;以及

当发现几乎所有分组的组内各象元值相互相等时，确定象元中测得的分辨率至少为试探数。

5、权利要求4所提出的方法，其特征是其中所述比较步骤还包括当发现少于几乎所有组的组内各象元值相互相等时，判定分辨率小于试探数。

6、权利要求4所提出的方法，其特征是其中所述比较步骤还包括下列各步：

当发现几乎所有组的组内各象元值相互相等时，扩大每一个组，从而形成较少的组，而每个组含有个数等于较大的试探数的象元;

重复所述检查、确定和扩大各步，直至试探数满足使少于几乎所有组的内各象元值相互相等;以及

指定在比较相邻象元值的这步内使得几乎所有组的组内各象元值相互相等所使用的试探数的最大值为该数据的分辨力。

7、权利要求4所提出的方法，其特征是其中所述比较相邻象元值这步还包括下列各步：

当发现少于几乎所有组的组内各象元值相互相等而试探数又大于1时，缩小每一个组，从而形成较多的组，而每个组含有个数等于较小的试探数的象元值;

重复所述检查、确定和缩小各步，直至试探数满足使几乎所有组的组内各象元值相互相等，该试探数大于1;

指定在比较相邻象元值的这步内使得几乎所有组的组内各象元值相互相等所使用的试探数的最大值为该数据的分辨力，该试探数大于1，以及

当试探数已经减小到1时，指定一个象元为该数据的分辨力。

8、一种使得在对一帧数据执行有源寻址计算以驱动一个具有一组电极的显示器的处理系统中的平均计算率降至最小的装置，其特征是所述装置包括：

监测器，用来监测这帧所要处理和显示的数据中的象元值;

接到监测器上的比较器，用来比较邻近的所监测的象元值以确定该数据的分辨力;以及

接到比较器上的控制器，用来控制处理系统，通过按照所确定的分辨力修改有源寻址计算使平均计算率降至最小。

9、权利要求8所提出的装置，其特征是其中所述控制器包括：

组合器，用来将这组电极的相邻几个电极按照所确定的数据分辨力分别组合在一起;以及;接到组合器上的驱动管理器，用来管理一组公共驱动信号分别对组合的各相邻电极组的驱动，由于可以使用较少的驱动信号，因此降低了平均计算率。

10、权利要求9所提出的装置，其特征是其中所述控制器还包括接到驱动管理器上的时隙最少化装置，用来按照减少了的驱动信号数选择尽可能少的有源寻址时隙，从而进一步降低了平均计算率。

11、权利要求8所提出的装置，其特征是其中所述比较器包括：

初始化器，用来形成预定的各邻接的象元值组，每组含有个数等于一个试探数的与邻近各象元相对应的象元值，这个试探数的初始值是预定的;

接到初始化器上的分辨力确定器，用来检查每个组内的象元值，并当发现几乎所有组的组内各象元值相互相等时，确定在各象元中测得的分辨力至少为试探数。

12、权利要求11所提出的装置，其特征是其中所述比较器还包括判决器，用于当发现少于几乎所有组的组内各象元值相互相等时，该判决器判定分辨力小于试探数。

13、权利要求11所提出的装置，其特征是其中所述比较器还包括接到分辨力确定器上的上行检验器，用于当发现几乎所有组的组内各象元值相互相等时，该上行检验器扩大每一个组，从而形成较少的组，而每组含有个数等于较大的试探数的象元值，该上行检验器还用于在增大试探数的同时重复分辨率确定处理，直至试探数满足使少于几乎所有组的组内各象元值相互相等。

14、权利要求11所提出的装置，其特征是其中所述比较器还包括接到分辨率确定器上的下行检验器，当发现少于几乎所有组的组内各象元值相互相等而试探数又大于1时，该下行检验器缩小每一个组，从而形成较多的组，而每个组含有个数等于较小的试探数的象元值。

15、权利要求14所提出的装置，其特征是其中所棕下行检验器在减小试探数的同时还重复进行分辨力确定处理，直至试探数满足使几乎所有组的组内各象元值相互相等，该试探数大于1。

16、权利要求14所提出的装置，其特征是其中所述下行检验器指定在比较中使得几乎所有组的组内各象元值相互相等所使用的试探数的最大值为该数据的分辨力，该试探数大于1，而当试探数已经减小到1时，指定一个象元为该数据的分辨力。

17、一种电子设备，其特征是所述电子设备包括：

一个电子电路，用来产生构成一帧需显示的数据的信息;

一个与电子电路连接的机壳，用来支承和保护电子电路;

一个接到电子电路上的有源寻址显示器，用来显示信息，该有源寻址显示器有一系列由一组电极控制的象元;

一个接到电子电路上的处理系统，用来对这帧数据执行有源寻址计算以驱动有源寻址显示器;以及

一个使处理系统中的平均计算率降为最小的装置，该装置包括

一个监测器，用来监测这帧数据中的象元值，

一个接到监测器上的比较器，用来比较邻近的可监测的象元值以确定该数据的分辨力，以及

一个接到比较器上的控制器，用来控制处理系统，通过按照所确定的分辨力修改有源寻址计算使平均计算降至最小。

18、权利要求17所提出的电子设备，其特征是其中所述控制器包括：

一个组合器，用来将这组电极的相邻几个电极按照所确定的数据分辨力分别组合在一起，以及

一个接到组合器上的驱动管理器，用来管理一组公共驱动信号分别对组合的各相邻电极组的驱动，由于可以使用较少的驱动信号，因此降低了平均计算率。

19、权利要求18所提出的电子设备，其特征是其中所述控制器还包括一个接到驱动管理器上的时隙最少化装置，用来按照减少了的驱动信号数选择尽可能少的有源寻址时隙，从而进一步降低平均计算率。

20、权利要求17所提出的电子设备，其特征是其中所述比较器包括：

一个初始化器，用来形成预定的各邻接的象元值组，每组含有个数等于一个试探数的与邻近各象元相对应的象元值，这个试探数的初始值是预定的;

一个接到初始化器上的分辨力确定器，用来检查每个组内的象元值，并当发现几乎所有组的组内各象元值相互相等时，确定在各象元中测得的分辨力至少为试探数。

21、权利要求20所提出的电子设备，其特征是其中所述比较器还包括一个判决器，用于当发现少于几乎所有组的组内各象元值相互相等时，该判决器判定分辨力小于试探数。

22、权利要求20所提出的电子设备，其特征是其中所述比较器还包括一个接到分辨力确定器上的上行检验器，用于当发现几乎所有组的组内各象元值相互相等时，该上行检验器扩大由一个组，从而形成较少的组，而每组含有个数等于较大的试探数的象元值，该上行检验器还用于在增大试探数的同时重复进行分辨力确定确定处理，直至试探处数满足使少于几乎所有组的组内各象元值相互相等。

23、权利要求20所提出的电子设备，其特征是其中所述比较器还包括一个接到分辨力确定器上的下行检验器，用于当发现少于几乎所有组的组内各象元值相互相等而试探数又大于1时，该下行检验器缩小每一个组，从而形成较多的组，而每组含有个数等于较小的试探数的象元值。

24、权利要求23所提出的电子设备，其特征是其中所述下行检验器在减少试探数的同时重复进行分辨力确定处理，直至试探数满足使几乎所有组的组内各象元值相互相等，该试探数大于1。

25、权利要求23所提出的电子设备，其特征是其中所述下行检验器指定在比较器中使得几乎所有组的组内各象元值相互相等所使用的试探数的最大值为该数据的分辨力，该试探数大于1。而当试探数已经减小到1时，指定一个象元为该数据的分辨力。

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