JPH05165434A

JPH05165434A - マトリックス型液晶表示装置

Info

Publication number: JPH05165434A
Application number: JP33370391A
Authority: JP
Inventors: Hiroshi Murakami; 浩村上; Takayuki Hoshiya; 隆之星屋; Yasuhiro Haraguchi; 康広原口; Yoshiya Kaneko; 淑也金子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-17
Filing date: 1991-12-17
Publication date: 1993-07-02

Abstract

(57)【要約】【目的】本発明は、新規な水平線表示時間変調法を用い
たマトリックス型液晶表示装置に関し、回路を大規模化
することなく高品質の多階調表示を行うことを目的とす
る。【構成】互いに異なる水平線表示時間が設定されるレジ
スタＲ０〜Ｒ３と、ラッチパルスＬＰに同期してレジス
タＲ０〜Ｒ３の１つを順次選択しＤフレーム内において
１フレーム走査毎に最初の水平線表示時間の選択対象を
シフトするセレクタ２２、オアゲート２６、カウンタ２
７、一致検出回路２８及びレジスタＲＤと、水平線表示
時間を計測するカウンタ２５と、選択された設定水平線
表示時間Ｔｉと計測された水平線表示時間ＴＸとを比較
し両者の一致を検出したときラッチパルスＬＰを出力す
る一致検出回路２３とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、新規な水平線表示時間
変調法を用いたマトリックス型液晶表示装置に関する。

【０００２】

【従来の技術】ＳＴＮ液晶等を用いたマトリックス型液
晶表示装置は、軽量、薄型、低消費電力、電池駆動可能
などの特徴を生かして、パソコンやワープロ等に広く使
用されている。マトリックス型液晶表示装置で多階調表
示を行うのに、パルス幅変調法やフレーム変調法が実用
されている。いずれの変調法にも、電圧平均化法が適用
される。

【０００３】図９に示す如く、説明の簡単化のために４
×４画素のマトリックス型液晶表示パネル１０について
説明する。このマトリックス型液晶表示パネル１０は、
走査電極Ｘ１〜Ｘ４とデータ電極Ｙ１〜Ｙ４とが液晶を
介し互いに交差して格子状に配列されている。

【０００４】電圧平均化法では、走査電極Ｘ１〜Ｘ４及
びデータ電極Ｙ１〜Ｙ４に図１０に示す駆動電圧が印加
される。同図（Ａ）は奇数フレーム（又は偶数フレー
ム）の場合を示し、（Ｂ）は偶数フレーム（又は奇数フ
レーム）の場合を示す。例えばある液晶画素に白を表示
する場合、奇数フレームでは、データ電極に電圧Ｖが印
加され、走査電極には、選択時に電圧０が印加されて液
晶画素の駆動電圧はＶとなり、非選択時に（１−１／
ａ）Ｖが印加されて液晶画素の駆動電圧はＶ／ａとな
る。

【０００５】パルス幅変調法では、例えば、図９の液晶
画素α、β、γ及びδにそれぞれ図１１に示すような駆
動電圧が印加される。この方法は、水平線表示時間ＴＳ
のうち、白を表示する時間ＴＷをグレーレベルに応じて
変化させるものであり、液晶画素αには黒が表示され、
液晶画素βには濃いグレーが表示され、液晶画素γには
淡いグレーが表示され、液晶画素δには白が表示され
る。図１３には、液晶画素に印加する実効電圧と液晶画
素の実効透過率との関係を示す。

【０００６】しかし、パルス幅変調法では、データ電極
Ｙ１〜Ｙ４の各々に対しパルス幅制御回路を設ける必要
があり、データ電極Ｙ１は通常６４０本もあるので、回
路規模が大きくなり、コスト高となる。

【０００７】そこで、この問題を解決するために、液晶
画素に図１２に示すような駆動電圧を印加するフレーム
変調法が実用されている。図１２は図１１と対応してい
る。図１２の場合、第１〜４フレームの順に、液晶画素
αには黒、黒、黒、黒が表示され、液晶画素βには白、
黒、黒、白が表示され、液晶画素γには白、白、黒、白
が表示され、液晶画素δには白、白、白、白が表示され
て、図１３の関係が成立する。

【０００８】しかし、フレーム変調法は（階調数）−１
のフレームを単位として多階調表示するので、階調数が
多くなると、間引きによるフリッカや縞模様が目立つよ
うになり、実用的には８階調が限界である。

【０００９】

【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、回路を大規模化することなく高品
質の多階調表示を行うことが可能なマトリックス型液晶
表示装置を提供することにある。

【００１０】

【課題を解決するための手段及びその作用】図１は、本
発明に係るマトリックス型液晶表示装置の原理構成を示
す。

【００１１】このマトリックス型液晶表示装置は、複数
の走査電極Ｘ１〜Ｘｎと複数のデータ電極Ｙ１〜Ｙｍと
が液晶を介し交差して格子状に配列されたマトリックス
型液晶表示パネル１と、ラッチパルスＬＰに同期して表
示する水平走査線を順次選択する電圧を走査電極Ｘ１〜
Ｘｎに印加する走査ドライバ２と、ラッチパルスＬＰに
同期して水平線表示データに対応した電圧をデータ電極
Ｙ１〜Ｙｍに印加するデータドライバ３と、互いに異な
るＤ個の水平線表示時間が設定される水平線表示時間設
定手段４と、ラッチパルスＬＰに同期して該設定水平線
表示時間の１つを順次選択しＤフレーム内において１フ
レーム走査毎に最初の水平線表示時間の選択対象をシフ
トする水平線表示時間選択手段５と、水平線表示時間計
測手段６と、選択された該設定水平線表示時間と計測さ
れた水平線表示時間とを比較し両者の一致を検出したと
きラッチパルスＬＰを出力する一致検出手段７とを備
え、マトリックス型液晶表示パネル１に多階調表示を行
う。

【００１２】例えばＤ＝２、ｎ＝４の場合、互いに異な
る設定水平線表示時間をＴ０、Ｔ１とすると、水平線表
示時間は、第１フレームでＴ１、Ｔ０、Ｔ１、Ｔ０と変
化し、第２フレームでＴ０、Ｔ１、Ｔ０、Ｔ１と変化す
る。図１に示すマトリックス型液晶表示パネル１０の液
晶画素α、β、γ及びδに、図１３に示すような表示を
させるには、図４に示す如く、第１フレームの第１〜４
走査電極選択でそれぞれ黒、白、白、白の表示データに
対応した電圧をデータ電極Ｙ１に印加し、第２フレーム
の第１〜４走査電極選択でそれぞれ黒、黒、黒、白の表
示データに対応した電圧をデータ電極Ｙ１に印加する。
これにより、液晶画素α、β、γ及びδの白の表示時間
の比は０：Ｔ０：Ｔ１：（Ｔ０＋Ｔ１）となり、２フレ
ームで４階調表示が可能となる。

【００１３】Ｄ＝３では、３フレームで８階調表示が可
能となる。一般に、Ｄ＝ＮではＮフレームで２^N階調表
示が可能となる。

【００１４】すなわち、Ｎフレームで（Ｎ＋１）階調表
示を行う従来のフレーム変調法よりも大幅に少ないフレ
ーム数で多階調表示が可能となり、フレームの間引きに
よるフリッカや縞模様の流れが低減し、表示品質が向上
する。また、走査電極毎に水平走査時間制御回路を設け
る必要がないので、従来のパルス幅変調法を適用したマ
トリックス型液晶表示装置よりも構成が大変簡単とな
り、回路の大規模化を避けることができる。

【００１５】本発明の第１態様では、水平線表示時間設
定手段４は、例えば図５に示す如く、互いに異なるＤ個
の数値が格納される第１記憶手段、例えばレジスタｒ０
〜ｒ３と、ベースとなる数値が格納される第２記憶手
段、例えばレジスタｒｂと、第１記憶手段ｒ０〜ｒ３に
格納された数値から選択されたものと第２記憶手段ｒｂ
に格納された数値とを演算し、その演算結果を設定水平
線表示時間として出力する演算手段、例えば演算器２９
とを有し、上記水平線表示時間選択手段５は、第１記憶
手段ｒ０〜ｒ３に格納された数値を選択することにより
該設定水平線表示時間を選択する。

【００１６】互いに異なるＤ個の設定水平線表示時間の
比は、通常、簡単な整数比とすることができ、この場
合、演算器２９を乗算器とすれば、レジスタｒ０〜ｒ３
のビット数を少なくして水平線表示時間設定手段４の構
成を簡単化することが可能となる。場合によっては、演
算器２９を加算器とすることにより、レジスタｒ０〜ｒ
３のビット数を少なくして水平線表示時間設定手段４の
構成を簡単化することが可能となる。

【００１７】本発明の第２態様では、水平線表示時間選
択手段５は、上記Ｄが偶数の場合、Ｄフレーム毎に、１
フレーム走査の最初の水平線表示時間の選択対象を１つ
余分シフトする。

【００１８】この構成の場合、例えば図４に示すよう
に、各液晶画素に印加される平均電圧を０に近づけるこ
とができるので、液晶画素の劣化を防止できる。

【００１９】本発明の第３態様では、上記Ｄは設定可変
であり、Ｄ＝１の場合に２階調表示となる。

【００２０】この場合、各Ｄの値についての構成を並設
する必要がないので、構成の複雑化を避けることがで
き、また、多様な表示が可能となり、Ｄ＝１の場合には
通常の２階調表示を行うことができる。

【００２１】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００２２】［第１実施例］図２は、マトリックス型液
晶表示装置の全体構成を示す。図９と同一構成要素に
は、同一符号を付してその説明を省略する。

【００２３】マトリックス型液晶表示パネル１０は、そ
の走査電極Ｘ１〜Ｘ４が走査ドライバ１２の駆動電圧出
力端子に接続され、データ電極Ｙ１〜Ｙ４がデータドラ
イバ１４の駆動電圧出力端子に接続されている。走査ド
ライバ１２は、コントローラ１６からの交流化パルスＤ
Ｆ、ラッチパルスＬＰ及び外部からのフレームパルスＦ
Ｐに基づき、不図示の電源回路からの電源電圧Ｖ、（１
−１／ａ）Ｖ及びＶ／ａを切り換えて、図１０に示す走
査電圧を出力する。データドライバ１４は、コントロー
ラ１６からの交流化パルスＤＦ、ラッチパルスＬＰ、間
引き・変換回路１８からの表示データＳＤＸ及びＳＤＸ
を同期転送するためのクロックφ２に基づき、不図示の
電源回路からの電圧Ｖ、（１−２／ａ）Ｖ及び２Ｖ／ａ
を切り換えて、図１０に示すデータ電圧を出力する。走
査ドライバ１２及びデータドライバ１４は、従来のフレ
ーム変調方式で用いられるものと同一である。

【００２４】間引き・変換回路１８は、外部からの表示
データＳＤ及びＳＤを同期転送するためのクロックφ
１、コントローラ１６からの階調数ＤＡ及び計数値ｉに
基づき、後述の如く、表示データＳＤをフレーム単位で
間引き、表示データを本案特有の表示データに変換し、
表示データＳＤＸ及びＳＤＸを同期転送するためのクロ
ックφ２を生成し出力する。また、コントローラ１６
は、外部から供給されるフレームパルスＦＰ、階調数
Ｄ、水平線表示時間Ｔ、レジスタアドレスＡ及びクロッ
クφ３に基づいて、階調数ＤＡ、計数値ｉ、交流化パル
スＤＦ及びラッチパルスＬＰを生成し出力する。

【００２５】次に、コントローラ１６の主要部構成を図
３に基づいて説明する。

【００２６】ラッチパルス生成回路２０はコントローラ
１６の主要部であり、互いに同一構成のレジスタＲ０、
Ｒ１、Ｒ２及びＲ３を備えている。レジスタアドレスＡ
がデコーダ２１でデコードされて、レジスタＲ０〜Ｒ３
の１つが選択され、これに、外部からのクロック（不図
示）のタイミングで水平線表示時間Ｔが保持される。レ
ジスタＲ０〜Ｒ３に保持された水平線表示時間をそれぞ
れＴ０〜Ｔ３とする。

【００２７】レジスタＲ０〜Ｒ３の１つの内容Ｔｉ（ｉ
は０〜３のいずれか）がセレクタ２２で選択されて、一
致検出回路２３の一方のデータ入力端子に供給される。
一方、クロック発生器２４からのクロックφ３がカウン
タ２５で計数され、その計数値ＴＸが一致検出回路２３
の他方のデータ入力端子に供給される。一致検出回路２
３は、両入力データの一致を検出すると、１個のラッチ
パルスＬＰを出力する。このラッチパルスＬＰは、カウ
ンタ２５のクリア入力端子ＣＬＲに供給されてその計数
値ＴＸがクリアされ、また、オアゲート２６を介してカ
ウンタ２７で計数される。オアゲート２６にはまた、１
フレーム毎に１個のフレームパルスＦＰが供給される。

【００２８】カウンタ２７の計数値ｉは、一致検出回路
２８の一方のデータ入力端子に供給され、一致検出回路
２８の他方のデータ入力端子には、レジスタＲＤの内容
が供給される。レジスタＲＤには階調数Ｄが供給され、
外部からのクロック（不図示）のタイミングで保持され
る。一致検出回路２８は、両入力データの一致を検出す
ると、一致検出パルスをカウンタ２７のクリア入力端子
ＣＬＲに供給してその計数値ｉをゼロクリアする。計数
値ｉは、セレクタ２２の制御端子にも供給され、これに
よりセレクタ２２はレジスタＲｉを選択する。なお、図
２に示す交流化パルスＤＦは、フレームパルスＦＰが不
図示のＴフリップフロップに供給されて生成される。

【００２９】次に、上記の如く構成されたラッチパルス
生成回路２０の動作を説明する。

【００３０】クロックφ３の周期を１とし、従来の水平
線表示時間をＴＳとする。このＴＳは、本実施例の水平
線表示平均時間でもある。クロックφ３の周期は、例え
ばＴＳ／（１行表示文字数）とする。Ｄ＝２をレジスタ
ＲＤに設定した場合には、２ＴＳを例えば１：２に分け
て、レジスタＲ０にＴ０＝２ＴＳ／３を設定し、レジス
タＲ１に４ＴＳ／３を設定する。この場合、レジスタＲ
２及びＲ３の設定値は、以下の説明で明らかのように、
無関係である。カウンタ２７は、最初、ゼロクリアされ
ているとする。

【００３１】フレームパルスＦＰにより計数値ｉが１と
なる。

【００３２】（Ａ）セレクタ２２によりレジスタＲ１が
選択されて、その内容Ｔ１が一致検出回路２３に供給さ
れる。カウンタ２５の計数値ＴＸが０からカウントアッ
プし、水平線表示時間Ｔ１に等しくなると、一致検出回
路２３から１個のラッチパルスＬＰが出力されて、カウ
ンタ２５の計数値ＴＸがゼロクリアされ、かつ、カウン
タ２７の計数値ｉが２となる。これにより一致検出回路
２８は一致検出パルスを出力してカウンタ２７の計数値
ｉを０とする。

【００３３】（Ｂ）セレクタ２２によりレジスタＲ０が
選択されて、その内容Ｔ０が一致検出回路２３に供給さ
れる。カウンタ２５の計数値ＴＸが再度０からカウント
アップし、水平線表示時間Ｔ０に等しくなると、一致検
出回路２３から１個のラッチパルスＬＰが出力されて、
カウンタ２５の計数値ＴＸがゼロクリアされ、かつ、カ
ウンタ２７の計数値ｉが１となる。

【００３４】以下、上記（Ａ）、（Ｂ）が繰り返され、
第１フレームの処理が終了したときはｉ＝０となる。

【００３５】次にフレームパルスＦＰにより計数値ｉが
０となる。したがって、第２フレームでは、上記
（Ｂ）、（Ａ）がこの順に繰り返され、第２フレームの
処理が終了したときはｉ＝１となる。

【００３６】上記のことから、水平線表示時間は、第１
フレームでＴ１、Ｔ０、Ｔ１、Ｔ０と変化し、第２フレ
ームでＴ０、Ｔ１、Ｔ０、Ｔ１と変化する。

【００３７】マトリックス型液晶表示パネル１０の液晶
画素α、β、γ及びδに、図１３に示すような表示をさ
せるには、図４に示す如く、第１フレームの第１〜４走
査電極選択でそれぞれ黒、白、白、白の表示データに対
応した電圧をデータ電極Ｙ１に印加し、第２フレームの
第１〜４走査電極選択でそれぞれ黒、黒、黒、白の表示
データに対応した電圧をデータ電極Ｙ１に印加する。こ
れにより、液晶画素α、β、γ及びδの白の表示時間の
比は０：１：３：４となり、２フレームで４階調表示が
可能となる。すなわち、従来のフレーム変調法の半分の
フレーム数で４階調表示が可能となり、フレームの間引
きによるフリッカや縞模様の流れが低減し、表示品質が
向上する。

【００３８】一般に、ｂ０及びｂ１をそれぞれ０又は１
とし、階調レベル０〜３を２ビットの‘ｂ１ｂ０’で表
すと、各液晶画素について２フレームにおける白の表示
時間は、合計Ｔ１・ｂ１＋Ｔ０・ｂ０となる。

【００３９】間引き・変換回路１８は、フレームパルス
ＦＰの立ち下がりのタイミングで計数値ｉを読み取り、
この値が例えば０のときのみ１フレームの表示データを
読み込み、次のような表示データに変換する。すなわ
ち、間引き・変換回路１８に供給される第ｋ水平線の１
画素の表示データが‘ｂ１ｂ０’の場合、ｎを正の整数
としたとき、ｋ＝２ｎ−１であれば右１ビット回転シフ
ト（この場合、ビットスワップ）させて‘ｂ０ｂ１’と
変換し、ｋ＝２ｎであればシフトさせずそのままとす
る。そして、間引き・変換回路１８は、変換後の４階調
表示データのうち、下位ビットを第１のフレームの表示
データとし、上位ビットを第２のフレームの表示データ
としてデータドライバ１４に供給する。

【００４０】Ｄ＝３では、３フレームで８階調表示が可
能となる。一般に、Ｄ＝ＮではＮフレームで２^N階調表
示が可能となる。

【００４１】図３において、ＤＡ＝３の場合には、レジ
スタＲ０、Ｒ１及びＲ２の内容が水平線表示毎に順に一
致検出回路２３に供給される。この場合、レジスタＲ
０、Ｒ１及びＲ２には、３ＴＳを例えば１：２：４に分
割した３ＴＳ／７、６ＴＳ／７及び１２ＴＳ／７をそれ
ぞれＴ１、Ｔ２及びＴ３として設定する。ｂ０、ｂ１及
びｂ２をそれぞれ０又は１とし、階調レベル０〜７を３
ビットの‘ｂ２ｂ１ｂ０’で表すと、各液晶画素につい
て３フレームにおける白の表示時間は、合計Ｔ２・ｂ２
＋Ｔ１・ｂ１＋Ｔ０・ｂ０となる。

【００４２】間引き・変換回路１８は、フレームパルス
ＦＰの立ち下がりのタイミングで計数値ｉを読み取り、
この値が例えば０のときのみ１フレームの表示データを
読み込み、次のような表示データに変換する。すなわ
ち、間引き・変換回路１８に供給される第ｋ水平線の１
画素の表示データが‘ｂ２ｂ１ｂ０’の場合、ｎを正の
整数としたとき、ｋ＝３ｎ−２であれば右１ビット回転
シフトさせて‘ｂ０ｂ２ｂ１’と変換し、ｋ＝３ｎ−１
であれば右２ビット回転シフトさせて‘ｂ１ｂ０ｂ２’
と変換し、ｋ＝３ｎであればシフトさせずそのままとす
る。そして、間引き・変換回路１８は、変換後の８階調
表示データのうち、最下位ビットを第１のフレームの表
示データとし、中位ビットを第２のフレームの表示デー
タとし、最上位ビットを第３のフレームの表示データと
してデータドライバ１４に供給する。

【００４３】ＤＡ≧４についても上記同様である。

【００４４】Ｄ＝１の場合には、フレームパルスＦＰに
より計数値ｉが１となると、一致検出回路２８がパルス
を出力するので直ちに計数値ｉは０となり、セレクタ２
２によりレジスタＲ０が選択される。同様に、次にラッ
チパルスＬＰにより計数値ｉが１となと、一致検出回路
２８がパルスを出力するので直ちに計数値ｉは０とな
り、セレクタ２２によりレジスタＲ０が選択される。し
たがって、Ｄ＝１としレジスタＲ０に従来の水平線表示
時間ＴＳを設定すれば、２階調表示となる。

【００４５】なお、間引き・変換回路１８は、供給され
る表示データの階調数が階調数ＤＡ以上の場合には、間
引き・変換回路１８で階調数ＤＡに量子化した後に上記
のようにデータ変換すればよい。

【００４６】また、ＤＡ＝２の場合、多階調表示単位で
ある各２フレームの最初のフレームパルスＦＰの立ち下
がり後次のラッチパルスＬＰが出力される前にオアゲー
ト２６に新たに１個の補正パルスを供給することによ
り、図４に示すように、各液晶画素に印加される平均電
圧を０に近づけるようにしてもよい。階調数ＤＡが奇数
の場合には、このような補正パルスは不要であり、階調
数ＤＡが偶数の場合のみ補正パルスを供給すればよい。
この補正パルスは、間引き・変換回路１８にも供給し
て、上記右１ビット回転シフトを余分に行う。

【００４７】また、階調数ＤＡを走査電極数の約数とす
れば、１フレーム表示時間を従来と同一にすることがで
き、１フレーム表示時間が階調数ＤＡによらず一定とな
る。

【００４８】［第２実施例］図５は、図３に対応した第
２実施例のラッチパルス生成回路２０Ａを示す。図３と
同一構成要素には、同一符号を付してその説明を省略す
る。

【００４９】このラッチパルス生成回路２０Ａでは、図
３のレジスタＲ０〜Ｒ３の代わりに、これらよりもビッ
ト数の少ないレジスタｒ０〜ｒ３を用い、新たにレジス
タｒｂ及び演算器２９を用いている。演算器２９は、例
えば加算器又は乗算器であり、セレクタ２２で選択され
たレジスタｒ０〜ｒ３の１つの内容ｔｉと演算器２９の
内容ｔｂとを演算し、その結果を一致検出回路２３に供
給する。図３に示すレジスタＲ０〜Ｒ３に設定される内
容の比は簡単な整数比とすることができ、この場合、演
算器２９を乗算器とすれば、レジスタｒ０〜ｒ３のビッ
ト数を少なくしてラッチパルス生成回路２０Ａの構成を
簡単化することが可能となる。

【００５０】［第３実施例］図６は、図３又は図５の回
路の一部の変形例を示す。この例では、図３又は図５の
オアゲート２６の代わりに、カウンタ３０及び一致検出
回路３１を用い、オアゲート３２を介しカウンタ２７で
ラッチパルスＬＰを計数し、カウンタ３０でフレームパ
ルスＦＰを計数している。カウンタ３０の計数値はフレ
ームパルスＦＰの立ち下がりのタイミングでカウンタ２
７にロードされる。一致検出回路３１がカウンタ３０の
計数値とレジスタＲＤの計数値との一致を検出すると、
カウンタ３０の計数値はゼロクリアされる。

【００５１】レジスタＲＤの計数値の最下位ビットをイ
ンバータ３３で反転したものと一致検出回路３１の出力
とをアンドゲート３４に供給し、アンドゲート３４の出
力をオアゲート３２に供給している。したがって、階調
数ＤＡが偶数の場合に、フレームパルスＦＰがＤＡ個カ
ウンタ３０で計数される毎に補正パルスがカウンタ２７
に供給される。これにより、各液晶画素に印加される平
均電圧が０に近づく。

【００５２】他の点は、上記第１実施例又は第２実施例
と同一である。

【００５３】［第４実施例］図７は、図３に対応した第
４実施例のラッチパルス生成回路２０Ｃを示す。

【００５４】このラッチパルス生成回路２０Ｃは、ワン
チップマイクロコンピュータ３５を用いてハードウエア
構成を簡単化している。ワンチップマイクロコンピュー
タ３５には、レジスタＲＤから階調数ＤＡが供給され、
カウンタ２５からラッチパルスＬＰ、外部からフレーム
パルスＦＰが割込み要求信号として供給される。ワンチ
ップマイクロコンピュータ３５はこれらに基づいて水平
線表示時間Ｔｉを求め、これを一致検出回路２３の一方
の入力端子に供給している。一致検出回路２３は、図３
と同様に、この水平線表示時間Ｔｉとクロック発生器２
４の計数値ＴＸとが一致したことを検出すると、１個の
ラッチパルスＬＰを出力する。

【００５５】次に、ワンチップマイクロコンピュータ３
５による割込み処理を図８に基づいて説明する。以下、
括弧内の数値は図中のステップ識別番号を表す。

【００５６】（４０）フレームパルスＦＰによる割込み
か、ラッチパルスＬＰによる割込みかを判別し、フレー
ムパルスＦＰによる割込みの場合にはステップ４１へ進
み、ラッチパルスＬＰによる割込みの場合にはステップ
４８へ進む。

【００５７】（４１）階調数ＤＸの内容をＤＢに退避す
る。

【００５８】（４２）レジスタＲＤから階調数ＤＡを読
込み、これをＤＸに保持する。

【００５９】（４３〜４５）ＤＸ≠ＤＢであれば変数ｉ
及びｊに０を代入し、ＤＸ＝ＤＢであれば変数ｉ及びｊ
をインクリメントし、割込み処理を終了する。

【００６０】（４６、４７）階調数ＤＡが偶数かつｊ＝
ＤＡ＋１の場合には、変数ｉをインクリメントし、変数
ｊに０を代入する。この処理は、各液晶画素に印加され
る平均電圧を０に近づけるためであり、図３で補正パル
スをオアゲート２６に供給するのに対応している。

【００６１】（４８）計数値ｉをインクリメントする。

【００６２】（４９、５０）ｉ＝ＤＸであれば計数値ｉ
に０を代入する。

【００６３】（５１）予め設定されたデータテーブルか
らｆ（ＤＸ，ｉ）を求め、これを水平線表示時間Ｔｉに
代入する。ｆ（ＤＸ，ｉ）は、例えば、ｆ（２，０）＝
２ＴＳ／３、ｆ（２，１）＝４ＴＳ／３、ｆ（３，０）
＝３ＴＳ／７、ｆ（３，１）＝６ＴＳ／７、ｆ（２，
０）＝１２ＴＳ／７である。

【００６４】（５２）水平線表示時間Ｔｉを出力し、割
込み処理を終了する。

【００６５】他の点は、上記第１実施例と同一である。

【００６６】

【発明の効果】以上説明した如く、本発明に係るマトリ
ックス型液晶表示装置によれば、Ｎフレームで２^N階調
表示が可能となるので、Ｎフレームで（Ｎ＋１）階調表
示を行う従来のフレーム変調法よりも大幅に少ないフレ
ーム数で多階調表示が可能となり、フレームの間引きに
よるフリッカや縞模様の流れが低減して表示品質が向上
し、また、走査電極毎に水平走査時間制御回路を設ける
必要がないので、従来のパルス幅変調法を適用したマト
リックス型液晶表示装置よりも構成が大変簡単となり、
回路の大規模化を避けることができるという優れた効果
を奏し、表示品質対コスト向上に寄与するところが大き
い。

【００６７】本発明の上記第１態様によれば、水平線表
示時間設定手段の構成を簡単化することが可能となると
いう効果を奏する。

【００６８】本発明の上記第２態様によれば、各液晶画
素に印加される平均電圧を０に近づけることができるの
で、液晶画素の劣化を防止できるという効果を奏する。

【００６９】本発明の上記第３態様によれば、構成をあ
まり複雑化することなく、多様な表示が可能となり、通
常の２階調表示も行うことができるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明に係るマトリックス型液晶表示装置の原
理構成を示すブロック図である。

【図２】本発明の実施例に係るマトリックス型液晶表示
装置の概略構成図である。

【図３】本発明の第１実施例のコントローラ主要部回路
図である。

【図４】４階調表示の場合の液晶画素駆動電圧波形図で
ある。

【図５】本発明の第２実施例のコントローラ主要部回路
図である。

【図６】本発明の第３実施例のコントローラの一部回路
図である。

【図７】本発明の第４実施例のコントローラ主要部回路
図である。

【図８】水平線表示時間決定手順を示すフローチャート
である。

【図９】簡単化したマトリックス型液晶表示パネルの概
略構成図である。

【図１０】電圧平均化法により液晶表示パネル電極及び
液晶画素に印加される駆動電圧波形図である。

【図１１】従来のパルス幅変調法による液晶画素駆動電
圧波形図である。

【図１２】従来のフレーム変調法による液晶画素駆動電
圧波形図である。

【図１３】液晶画素の実効電圧に対する実効透過率を示
す図である。

【符号の説明】

１０マトリックス型液晶表示パネル１２走査ドライバ１４データドライバ１６コントローラ１８間引き・変換回路２０、２０Ａ、２０Ｂ、２０Ｃラッチパルス生成回路２１デコーダ２２セレクタ２３、２８、３１一致検出回路２５、２７、３０カウンタ２９演算器３５ワンチップマイクロコンピュータＸ１〜Ｘ４走査電極Ｙ１〜Ｙ４データ電極 α、β、γ、δ 液晶画素Ｒ０〜Ｒ３、ＲＤ、ｒ０〜ｒ３、ｒｂレジスタＬＰラッチパルスＦＰフレームパルス

フロントページの続き (72)発明者金子淑也神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】複数の走査電極（Ｘ１〜Ｘｎ）と複数の
データ電極（Ｙ１〜Ｙｍ）とが液晶を介し交差して格子
状に配列されたマトリックス型液晶表示パネル（１）
と、ラッチパルス（ＬＰ）に同期して、表示する水平走査線
を順次選択する電圧を該走査電極に印加する走査ドライ
バ（２）と、該ラッチパルスに同期して、水平線表示データに対応し
た電圧を該データ電極に印加するデータドライバ（３）
と、を有し、該マトリックス型液晶表示パネルに多階調表示
を行うマトリックス型液晶表示装置において、互いに異なるＤ個の水平線表示時間が設定される水平線
表示時間設定手段（４）と、該ラッチパルスに同期して、該設定水平線表示時間の１
つを順次選択し、Ｄフレーム内において１フレーム走査
毎に最初の水平線表示時間の選択対象をシフトする水平
線表示時間選択手段（５）と、水平線表示時間計測手段（６）と、選択された該設定水平線表示時間と計測された水平線表
示時間とを比較し両者の一致を検出したとき該ラッチパ
ルスを出力する一致検出手段（７）と、を有することを特徴とするマトリックス型液晶表示装
置。
【請求項２】前記水平線表示時間設定手段（４）は、互いに異なるＤ個の数値が格納される第１記憶手段（ｒ
０〜ｒ３）と、ベースとなる数値が格納される第２記憶手段（ｒｂ）
と、該第１記憶手段に格納された数値から選択されたものと
該第２記憶手段に格納された数値とを演算し、その演算
結果を設定水平線表示時間として出力する演算手段（２
９）と、を有し、前記水平線表示時間選択手段（５）は、該第１
記憶手段に格納された数値を選択することにより該設定
水平線表示時間を選択することを特徴とする請求項１記
載のマトリックス型液晶表示装置。
【請求項３】前記水平線表示時間選択手段（５）は、
前記Ｄが偶数の場合、Ｄフレーム毎に、１フレーム走査
の最初の水平線表示時間の選択対象を１つ余分シフトす
ることを特徴とする請求項１記載のマトリックス型液晶
表示装置。
【請求項４】前記Ｄは設定可変であり、Ｄ＝１の場合
に２階調表示となることを特徴とする請求項１記載のマ
トリックス型液晶表示装置。