KR0155179B1

KR0155179B1 - 전계 방출 음극 장치

Info

Publication number: KR0155179B1
Application number: KR1019940027855A
Authority: KR
Inventors: 도시히떼 구리야마; 히데오 마끼시마
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1993-10-28
Filing date: 1994-10-28
Publication date: 1998-10-15
Also published as: DE69407927D1; JPH07130281A; KR950012543A; EP0651417A1; EP0651417B1; US5550435A; JP2861755B2; DE69407927T2

Abstract

본 발명의 목적은 방출 영역의 전기 방출 밀도의 불균일을 제거하고, 능동 소자로 방출 전류를 제어하고, 장치의 신뢰성을 향상시키는 다수의 전자-에미터들을 포함하는 전계 방출 음극 장치를 제공하는 것이다. p형 실리콘(5)와 n형 실리콘(4)는 n⁺형 실리콘(6)상에 형성된다. n형 실리콘(4)상에는 Mo로 제조된 전자-에미터(1)이 형성되고, 전자-에미터(1)은 그리드 전극(2)와 절연체층(3)으로 둘러싸인다. n형 실리콘(4)는 접합 게이트 전계 효과 트랜지스터의 채널 영역으로서 작용하고, 그것을 통하여 흐르는 전류는 p형 실리콘(5)에 인가된 전압에 의해서 제어된다. 따라서, 전자-에미터(1)에서 방출된 전자 전류는 또한 이 트랜지스터에 의해서 제어되고, 포화 전류 영역에서 이 트랜지스터의 기능 영역을 설정함으로써, 전자-에미터들로부터의 전자 방출의 불균일은 개선될 수 있다. 심지어 음극 부분이 손상될 때도, 손상들이 장치의 전체 부분으로 확대되지 않고, 전계 방출 음극의 수명은 지속될 수 있다.

Description

전계 방출 음극장치

제1도는 종래의 전계 방출 음극장치의 구조를 도시한 단면도.

제2도는 본 발명의 양호한 제1 실시예로서 접합 게이트 전계 효과 트랜지스터를 사용하는 전계 방출 음극장치의 단면도.

제3도는 본 발명의 양호한 제2 실시예로서 절연 게이트 전계 효과 트랜지스터를 사용하는 전계 방출 음극장치의 단면도.

제4도는 본 발명의 양호한 제3 실시예로서 바이폴라 트랜지스터를 사용하는 전계 방출 음극장치의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 전자-에미터 2 : 그리드 전극

3 : 절연체층 4 : n형 실리콘

5 : p형 실리콘 6 : n⁺형 실리콘

7 : 소스 전극 8 : 게이트 전극

9 : 전기적 전도층 10 : 절연체 기판

본 발명은 전계 방출 음극장치에 관한 것으로, 특히 모든 원추형의 기본의 전자 에미터(이 후, 전자-에미터라 함)가 능동 소자(active device)에 의해서 제어되는 전계 방출 음극장치에 관한 것이다.

전계 방출 장치는 디스플레이들의 음극선관들, 마이크로파 기술용 진공관들 또는 전자 소스들과 같은 감지기들과 같은 다양한 장비들에 광범위하게 사용된다.

종래의 전계 방출 음극장치는 2개의 중요한 부분을 포함하는데, 하나는 음극 전극이고, 다른 하나는 그리드 전극이다.

음극 전극은 금속 평면 및 상향 정점(upward apecies)을 가지는 원추형 전자 에미터들을 포함하고, 전자-에미터들은 고융점(melting point)을 가진 금속으로 제조된다. 원추형 전자 에미터들은 금속 평면 상에 있는 것으로 가정되는 격자점(lattice point)들 상에 배치된다.

그리드 전극은 고융점을 가진 평판의 금속이며 원형의 구멍이 제공되고, 그의 중심은 평판인 것으로 가정되는 격자점상에 배치되어 있다. 두 셋트의 격자점들의 기하학적 파라메터들은 거의 동일하다.

음극과 그리드 전극들은 이들 전극들의 편평한 부분이 서로 평행하도록 결합되어 있고, 각각의 원추형 전자-에미터의 정점(apex)은 그리드 전극의 원형 구멍의 내부 가장자리에 의해 둘러싸여 있다.

이 구조에서, 전압이 음극과 그리드 전극 사이에 인가될 때, 고전계가 전자-에미터의 정점 주변에 발생되어, 전자들은 정점으로부터 방출되며, 이는 고전계 방출(high field emission)로 공지되어 있다.

그러나, 전계 방출 음극장치에서, 여러개의 단점들이 지적되었다.

(1) 전자-에미터들이나 그리드 전극의 임의의 모양과 크기의 불순물들이 있을 때, 전자 방출의 불균일은 장치의 방출 영역 전체에 걸쳐 발생한다.

(2) 전자-에미터와 그리드 전극 사이에서 브레이크 다운이 발생할 때, 단락 회로 전류를 억제할 수 있는 수단은 없어서, 손상의 규모는 확대된다.

(3) 전자 방출량을 제어할 수 있는 수단이 없기 때문에, 이 음극장치는 디스플레이 수단에 적합하지 않다.

그러므로, 본 발명의 목적은 이 장치의 방출 영역 전체에 걸쳐 균일한 전자 방출의 밀도를 가지며, 각각의 전자-에미터의 방출 전류를 자유자재로 변조하고, 전자-에미터의 음극 전극 사이에 브레이크 다운이 발생하는 경우에 각각의 전자-에미터로 흐르는 단락 회로 전류를 제한하는 수단을 가지고 있는 전계 방출 음극장치를 제공하는데 있다.

본 발명의 목적에 따르며, 전계 방출 음극장치는 표면에 원형 구멍이 형성되어 있는 금속 평면 전극으로 구성되는 그리드 전극과, 정점들을 갖고 있는 금속 전자-에미터를 포함하되, 상기 구멍들 각각은 전자-에미터 각각을 중심이 갖게 둘러싸며 이들 사이에는 전계 방출을 발생시키는 DC 전압이 인가되며, 상기 전계 방출 음극장치는 각각이 적어도 하나의 전자-에미터에 직렬로 결합되어 있어서 적어도 하나의 전자-에미터에 제공되는 전류를 제어하고 전류의 포화 특성과 그리드 전극과 전자-에미터 사이의 전압보다 큰 내압을 갖고 있는 능동 소자들을 더 포함하고 있다.

본 발명에 따른 양호한 실시예인 전계 방출 음극장치를 설명하기에 앞서서, 제1도를 참조하여 앞서 언급된 종래의 전계 방출 음극장치를 설명하기로 한다.

작은 크기의 원추형 전극의 정점이 고전계에 노출될 때, 이 정점에서 전자 방출이 일어난다. 제1도에 도시된 전계 방출을 위한 스핀트형(Spindt-Type) 전극은 그러한 전극들의 전형적인 본보기로 알려져 있다.

제1도에서, 참조 번호(10)은 유리같은 절연체 기판이다. 참조 번호(9)는 절연체 기판(10)상에 형성되어 있는 전기적 전도층으로서 Al과 같은 금속으로 제조된다. W, Mo 등과 같은 고융점의 금속으로 제조되고 정점들을 가지고 있는 원추형으로 형성되는 전자-에미터(1)들은 전기적 전도층(9)의 표면에 형성된 격자점상에 배열된다. 이러한 전자-에미터(1)들 각각은 SiO₂등으로 제조된 절연체층(3)과 Mo, W, Cr 등과 같은 금속으로 제조된 그리드 전극(2)로 둘러싸인다.

그러한 전계 방출 음극장치에서, 전자-에미터(1)들의 정점들 가까이에서 전계 강도가 약 10⁷V/cm 이거나 그 이상이 되도록, 전압이 그리드 전극(2)와 전기적 전도층(9) 사이에 인가될 때, 전자들이 전자-에미터(1)들로부터 방출된다.

다수의 전자-에미터들을 결합하므로서, 전류에 대응하는 원하는 크기의 전자빔을 얻을 수 있다. 그러나, 전자-에미터(1)들과 그리드 전극(2)의 형상이 약간 불완전하면, 전자 방출 밀도가 균일하지 않게 되고, 전자-에미터들 일부분의 브레이크 다운 때문에 전체 장치의 수명은 감소된다.

그러한 원하지 않는 현상을 방지하기 위한 방법으로, 프랑스의 원자력 발전소장은 전기적 전도층과 전자-에미터들 사이에 Si 등으로 제조된 저항 필름을 삽입하는 것을 제안했는데, 이때 저항 필름의 두께는 수 Å에서 수 ㎛이였고, 저항 물질의 특정한 저항은 수백에서 수백만Ω·cm 이였다. 그러한 구조에서, 전자 방출 밀도의 불균일은 어느 정도 감소된다. 더욱이, 전자-에미터들과 그리드 전극 사이의 절연이 저하될 때, 전자-에미터들로 흐르는 전류는 전자-에미터들과 저항층 사이에 존재하는 저항층에 의해 제한되고, 이러한 전극들 사이의 단락 회로 전류 때문에 전자-에미터들과 그리드 전극의 손상에 대한 염려는 감소된다.

다른 상반된 방안으로, 후타바 전자 공업 회사(Futaba Electonic Industrial Co.)는 일본국 특허 공개 제4-249026호에 나타나 있는 각각의 전자-에미터와 전기적 전도층 사이에 정전류 소자를 삽입하는 것을 제안하였다.

전자-에미터들과 전기적 전도층 사이에 저항층이 삽입되는 종래의 방법에서는, 저항층에서 전압 강하가 상당히 크므로 전자-에미터들과 전도층 사이에 인가되는 전압을 증가시키는 것이 필요하게 되고, 방출 전자 밀도의 균일성에 있어서도 만족스럽지 못하게 된다. 더욱이, 정전류 소자를 사용하는 또 다른 종래의 방법에서는, 전자 방출 밀도의 균일성은 매우 향상되지만, 화상의 밝기를 변조하기 위해 전자빔의 전자량을 변화시켜야 하므로 이 방법은 음극선관(이하, CRT라 함)의 전자총에는 적용될 수 없다.

이러한 구조에서, 각각의 전자-에미터의 방출 전류는 전자-에미터에 직렬로 연결되어 있는 포화 전류를 가진 능동 소자에 의해서 제한된다. 그러므로, 전자-에미터 및 그리드 전극의 모양과 크기에 있어서의 결함에 기인해서 전자 방출 밀도가 방출 표면 전반에 걸쳐서 불균일해지는 것을 방지할 수 있다. 더욱이, 전자-에미터들의 일부가 브레이크 다운될 때, 단락 회로 전류는 포화 전류를 가진 능동 소자에 의해서 제한되어지므로, 손상의 규모가 확대될 염려가 없고, 기대되는 장치의 수명도 연장된다.

이제부터, 제2도에서 제4도를 참조하여 미리 언급된 본 발명의 양호한 실시예를 자세하게 설명하겠다.

제2도는 특허 청구범위 제2항과 관계된, 본 발명의 제1 양호한 실시예의 전계 방출 음극장치의 단면도이다. 제2도에서, 참조 번호(1)은 Mo로 제조되고 정점을 가진 전자-에미터이고, 참조 번호(2)는 W로 제조된 그리드 전극이고, 참조 번호(3)은 SiO₂로 제조된 절연체층이고, 참조 번호(4)는 전자-에미터(1) 아래에 제공되는 원통형의 n형 실리콘이고, 참조 번호(5)는 n형 실리콘(4)를 둘러싸는 p형 실리콘이고, 참조 번호(6)은 n⁺형 실리콘이다. 전자-에미터(1)은 예리한 정점을 가지고 있고 높이가 0.5에서 1.0㎛인 원추형으로 형상화된다. n형 실리콘(4), p형 실리콘(5), 및 n⁺형 실리콘(6)은 n-채널 접합 게이트 전계 효과 트랜지스터의 구성 요소가 되고, 전자-에미터(1), n형 실리콘(4), p형 실리콘(5) 및 n⁺형 실리콘(6)은 각각 드레인, n-채널, 게이트 및 소스에 대응한다. p형 실리콘(5)에 인가된 전압을 변화시킴으로써, n-채널, 다른 말로 하면 n형 실리콘(4)에서 흐르는 전류는 제어될 수 있다. 더우기, 이러한 접합 게이트 전계 효과 트랜지스터의 소스와 드레인 전극들 사이의 내압은 전자-에미터(1)로부터의 전계 방출을 발생하도록 전자-에미터(1)과 그리드 전극(2) 사이에 인가된 전압보다 더 높아야 한다. 우리가 불순물 밀도와, 접합 게이트 전계 효과 트랜지스터의 채널로 작용하는 n형 실리콘의 깊이를 각각 n과 w로 표시한다면, 그것을 다음과 같은 관계를 만족시키는데 충분하다.

n ≒ p,

w 2V₀/ ε,

여기서, 2는 안전 계수이고, p는 n형 실리콘(4)를 둘러싸는 p형 실리콘(5)의 불순물 밀도이고, ε는 실리콘의 브레이크 다운 전계 강도이고, V₀는 브레이크 다운인 경우에 전자-에미터(1)과 n⁺형 실리콘(6) 사이에 인가된 전압이다. V₀는 정상적인 작동인 경우에 전계 방출을 발생시키기 위해서 전자-에미터(1)과 그리드 전극(2)의 사이에 인가된 전압과 거의 같다는 것을 주목해야 한다.

더욱이, 브레이크 다운에 의해서 전자-에미터(1)과 그리드 전극(2)가 단락 회로일 때, 전자-에미터(1)에 가까이 있는 n형 실리콘(4)의 전압은 증가되고, 높은 역바이어스 전압은 p형 실리콘(5)에 대항하여 인가된다. 불순물 밀도 n은 낮기 때문에, 역 바이어스 전압이 매우 높지 않을 때에도, n형 실리콘(4)의 거의 모든 캐리어는 전자-에미터(1) 가까이에서 공핍(deplete)된다. 그러므로, 브레이크 다운일 경우에, 핀치-오프(pinch-off) 저항은 전자-에미터(1) 가까이에 있는 n형 실리콘(4)에서 일어나고, 단락 회로 전류는 제한될 수 있다.

위에서 언급한대로, 이상의 관계가 만족된다면, 심지어 전자-에미터들과 게이트 전극들의 일부가 브레이크 다운에 의해서 단락 회로가 되어도, 단락 회로 전류는 각각 파괴된 전자-에미터들에 연결된 n형 실리콘(4)들에 의해서 제한되고, 따라서 장치의 전체 손상은 방지될 수 있다. 상기 언급한 능동 소자의 전류 제한 특성은 전류의 포화 특성으로 표현될 수 있다.

제3도는 청구범위 제3항과 관계된, 본 발명의 제2 양호한 실시예의 전계 방출 음극 장치의 단면도이다. 이 도면에서, 참조 번호(1)은 정점을 가지고 있는 Mo로 제조된 전자-에미터이고, 참조 번호(2)는 W로 제조된 그리드 전극이고, 참조 번호(3)은 SiO₂등으로 제조된 절연체층이고, 참조 번호(4)는 n형 실리콘이고, 참조 번호(5)는 p형 실리콘이고, 참조 번호(6)은 n⁺형 실리콘이고, 참조 번호(7)은 금속으로 제조된 소스 전극이고, 참조 번호(8)은 절연 게이트 전계 효과 트랜지스터(이후 IGFET라 함)의 게이트 전극이다. 전자-에미터(1)은 높이가 0.5에서 1.0㎛인 원추형으로 형상화되고 반경 거리가 0.5에서 1.0㎛인 절연체층(3)과 그리드 전극(2)에 둘러싸여 있다. n형 실리콘(4), p형 실리콘(5), n⁺형 실리콘(6), 소스 전극(7) 및 게이트 전극(8)은 IGFET를 구성한다. 전자-에미터(1)과 n⁺형 실리콘(6)은 일체로서 드레인 전극으로서 작용한다. 게이트 전극(8)의 전압을 변화시킴으로써, 전자-에미터(1)로부터 시작하여, 게이트 전극(8) 아래에 있는 n⁺형 실리콘(6), n형 실리콘(4), p형 실리콘(5)의 표면을 따라 흐르고, 소스 전극(7)에 도착하는 전류를 제어할 수 있다.

IGFET의 소스와 드레인 전극들 사이의 내압이 전계 방출을 발생시키기 위해 전자-에미터(1)과 그리드 전극(2) 사이에 인가된 전압보다 높을 필요가 있다. 이러한 목적을 위해서, n형 실리콘(4)를 핀치-오프 저항으로 사용함으로써, IGFET의 드레인 전극으로 작용하는 n⁺형 실리콘(6)에 인가될 전압에 견디게 n형 실리콘(4)를 만들 수 있고, 그것에 의해서 높은 내압을 지닌 장치를 얻을 수 있다. 예를 들어, p형 실리콘(5)의 불순물 밀도가 1 × 10¹⁵cm^-3이고, n형 실리콘의 단위 면적당 불순물 밀도가 2 × 10¹²cm^-2이고, 측면 길이가 10㎛일 때, 내압은 100V보다 크다.

전자-에미터(1)과 그리드 전극이 단락 회로일 때, n형 실리콘(4)가 p형 실리콘(5)안에 내장되어 있기 때문에, n⁺형 실리콘(6) 가까이에 있는 n형 실리콘(4)의 전압은 증가되고, 제2도의 경우에 기술된 것과 비슷한 현상이 일어나고, 단락 회로 전류는 제한될 수 있다. 따라서, 브레이크 다운의 경우에, n형 실리콘(4)의 핀치-오프 저항에 의해서 브레이크 다운 전압의 상당한 부분이 공유되어지고, IGFET의 게이트 전극(8) 아래에 있는 p형 실리콘(5)의 표면의 전계는 극도로 작다. 그러므로, IGFET의 게이트 전극(8)은 고압에 노출될 염려는 없고, IGFET의 게이트 전극(8)과 p형 실리콘(5)의 표면 사이의 절연체층은 좁혀질 수 있다. 따라서, IGFET의 상호 전도도는 증가될 수 있고, 전류는 작은 제어 전압에 의해서 제어될 수 있다. n형 실리콘(4)가 제3도에 도시된 구조에서 사용되지 않는다면, IGFET의 게이트 전극(8)은 브레이크 다운 전압의 상당한 부분에 대하여 잘 버티어야만 하고, 두꺼운 절연체층에 의해서 보호되어야만 한다. 이때, 게이트 전극(8)과 p형 실리콘의 표면 사이의 거리가 증가된다.

그러므로, 정상 작동의 경우, IGFET의 상호 전도도는 매우 감소되고, 큰 제어 전압이 요구된다. 더욱이, 효과적인 핀치-오프 저항이 n⁺형 실리콘(6)들에서 일어나지 않기 때문에, 단락 회로 전류를 제한하는 것은 어렵다.

따라서, 전자-에미터들과 그리드 전극의 일부분이 브레이크 다운과 단락 회로에 의해 손상되어질 때, 단락 회로 전류는 손상된 전자-에미터들에 관계된 n형 실리콘(4)들에 의해 제한되고, 국부 손상은 장치 전체에 확대되어지지 않는다. 상기 언급한 능동 소자의 전류 제한 특성은 전류의 포화 특성으로 표현될 수 있다.

제4도는 청구범위 제4항과 관련된, 본 발명의 제3 양호한 실시예에서의 전계 방출 음극장치의 단면도이다. 이 도면에서, 참조 번호(1)은 예리한 정점을 가지고 있는 Mo로 제조된 전자-에미터이고, 참조 번호(2)는 W로 제조된 그리드 전극이고, 참조 번호(3)은 SiO₂로 제조된 절연체층이고, 참조 번호(4)는 n형 실리콘이고, 참조 번호(5)는 p형 실리콘이고, 참조 번호(6)은 n⁺형 실리콘이다. 전자-에미터(1)은 높이가 0.5에서 1.0㎛인 원추형으로 형상화되고 라디칼 거리가 0.5에서 1.0㎛인 절연체층(3)과 그리드 전극(2)에 둘러싸여 있다.

n형 실리콘(4)는 원통형으로서 전자-에미터(1) 아래에 제공되어지고, p형 실리콘(5)에 매립되어 있다. n형 실리콘(4), p형 실리콘(5) 및 n⁺형 실리콘(6)은 바이폴라 트랜지스터를 구성하고, 이 바이폴라 트랜지스터의 베이스 전극에 대응하는, p형 실리콘(5)의 전압을 변화시킴으로써, 우리는 전자-에미터(1)로부터 시작하여, 각각 콜렉터와 베이스 전극들에 대응하는 n형 실리콘(4), p형 실리콘(5)을 통해 에미터 전극에 대응하는 n⁺형 실리콘(6)으로 흐르는 전류를 제어할 수 있다. n형 실리콘(4)의 길이와 전자-에미터(1)과 n⁺형 실리콘(6) 사이에 인가된 전압을 각각 w와 V₀로 표시하면, w는 다음과 같은 부등식에 의해서 결정될 수 있다.

n ≒ p,

w 2V₀/ ε,

여기서, 2는 안전 계수이고, p는 p형 실리콘(5)의 불순물 밀도이고, ε는 실리콘의 브레이크 다운 전계 강도이다. V₀는 정상적인 작동의 경우에 전계 방출을 발생하기 위해 전자-에미터(1)과 그리드 전극(2) 사이에 인가된 전압과 거의 동일하다는 것을 주목해야 한다.

전자-에미터(1)과 그리드 전극(2)가 브레이크 다운에 의한 단락 회로일 때, 전자-에미터(1) 가까이에 있는 n형 실리콘(4)의 전압은 증가되고, 제2도와 제3도의 경우에 기술된 것과 유사한 현상이 발생한다. n형 실리콘(4)가 p형 실리콘(5)에 의해서 둘러싸여 있기 때문에, 단락 회로 전류는 제한될 수 있다. 따라서, 단락 회로는 전자-에미터(1) 가까이에 있는 n형 실리콘(4)에서 발생된 핀치-오프 저항에 의해서 제한된다.

위에서 언급한대로, 위의 조건들이 만족되면, 심지어 전자-에미터(1) 부분과 그리드 전극(2)가 브레이크 다운과 회로 단락에 의해서 손상될 때도, 단락 회로 전류는 손상된 전자-에미터들과 관계된 n형 실리콘(4)들에 의해서 제한되고, 손상은 장치 전체로 확대되지 않는다. 상기 언급한 능동 소자의 전류 제한 특성은 전류 포화 특성으로 표현될 수 있다.

위에 기술된 실시예에서, 전류의 포화 특징을 지닌 하나의 능동 소자는 하나의 전자-에미터(1)에 연결되어 있지만, 하나의 능동 소자를 여러 개의 전자-에미터들에 연결시킬 수 있다. 그러한 구조에서, 하나의 전자-에미터가 손상될 때, 같은 그룹에 속하는 전자-에미터들은 정상적으로 동작할 수 없지만, 다른 모든 전자-에미터들은 정상적으로 작용할 수 있고, 따라서 장치의 신뢰성은 유지될 수 있고, 수명은 지속된다.

위에서 기술된 대로, 본 발명에 따른 전계 방출 음극장치에서, 각각의 전자-에미터로부터의 방출 전류는 전자-에미터(1)에 직렬로 연결되고 전류의 포화 특징을 가지는 능동 소자에 의해서 결정되기 때문에, 전자-에미터들과 그리드 전극의 모양과 크기가 불완전함에 기인해서 발생되는, 전체 방출 영역의 방출 전류 밀도의 불균일은 제거될 수 있다. 더욱이, 전자-에미터들의 부분과 그리드 전극이 브레이크 다운될 때에도, 내부로 흐르는 단락 회로 전류가 전류의 포화 특징을 지닌 능동 소자로 인하여 제한되고, 손상의 규모는 장치 전체로 확대되지 않고, 장치의 수명은 지속된다. 게다가, 다량의 방출 전자들은 능동 소자에 의해서 제어되고, 제어 전압이 감소될 수 있다는 장점이 있고, 따라서 CRT에 적합하고, 전체 방출 영역에서 균일한 전자 방출 밀도와 긴 수명을 가지는 전계 방출 음극장치는 제공될 수 있다.

지금까지, 본 발명의 양호한 실시예에 관하여 상세하게 기술하였지만, 이 설명은 단지 예에 불과하고, 제한적 의미로 해석되지 않는다. 또한, 본 분야에 숙련된 기술자들은 본 발명의 실시예를 여러 가지 형태로 변화시킬 수 있다. 이러한 변환 및 부수적인 실시예는 첨부된 특허 청구의 범위에 의해서만 제한된다.

Claims

전계 방출 음극장치에 있어서, 끝 부분(tip portion)에 마이크로포인트(micropoint)를 갖고 있는 전자-에미터, 상기 전자-에미터(1)에 직렬로 연결되는 능동 소자, 및 상기 전자-에미터의 마이크로포인트로부터 전자를 방출하기 위해 상기 전자-에미터 및 상기 능동 소자 양단에 선정된 전압을 인가하는 수단을 포함하고, 상기 전자-에미터를 통해 흐르는 전류가 상기 능동 소자에 의해 변조되고, 상기 능동 소자는 상기 선정된 전압보다 큰 브레이크 다운 전압(breakdown voltage)을 갖는 것을 특징으로 하는 전계 방출 음극장치.
제1항에 있어서, 상기 능동 소자가 접합 게이트 전계 효과 트랜지스터(Junction Gate FET)인 것을 특징으로 하는 전계 방출 음극장치.
제1항에 있어서, 상기 능동 소자가 절연 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 전계 방출 음극장치.
제1항에 있어서, 상기 능동 소자가 바이폴라 트랜지스터인 것을 특징으로 하는 전계 방출 음극장치.
제4항에 있어서, 상기 바이폴라 트랜지스터는 상기 전자-에미터에 직렬로 접속되는 에미터-콜렉터 경로를 포함하는 것을 특징으로 하는 전계 방출 음극장치.
제2항에 있어서, 상기 능동 소자의 소스-드레인 경로가 상기 전자-에미터에 직렬로 접속되는 것을 특징으로 하는 전계 방출 음극장치.
제3항에 있어서, 상기 능동 소자의 소스-드레인 경로가 상기 전자-에미터에 직렬로 접속되는 것을 특징으로 하는 전계 방출 음극장치.
제1항에 있어서, 상기 전자-에미터 아래에 배치된 n형 실리콘을 더 포함하여 단락 회로가 있는 경우에 n형 실리콘이 단락 회로 전류를 제한하기 위해 핀치-오프(pinch-off) 저항을 제공하도록 한 것을 특징으로 하는 전계 방출 음극장치.
끝 부분에 마이크로포인트를 갖고 있는 전자-에미터, 그리드 전극, 상기 전자-에미터에 직렬로 연결된 능동 소자, 및 상기 전자-에미터의 상기 마이크로포인트로부터 전자들을 방출하기 위해 상기 그리드 전극과 상기 능동 소자의 n⁺형 소스 양단에 선정된 전압을 인가하는 수단을 포함하고, 상기 전자-에미터를 통하여 흐르는 전류가 상기 능동 소자에 의해서 변조되고, 상기 능동 소자가 상기 선정된 전압보다 큰 브레이크 다운을 갖고 있는 것을 특징으로 하는 전계 방출 음극장치.
제9항에 있어서, 상기 능동 소자는 n형 드레인을 포함하고, 상기 n형 드레인을 통해 상기 전자-에미터에 직렬로 접속되는 것을 특징으로 하는 전계 방출 음극장치.
제9항에 있어서, 상기 능동 소자는 n⁺형 콜렉터를 포함하고, 상기 n⁺형 콜렉터를 통해 상기 전자-에미터에 직렬로 접속하는 것을 특징으로 하는 전계 방출 음극장치.
제9항에 있어서, 상기 능동소자는 접합 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 전계 방출 음극장치.
제9항에 있어서, 상기 능동 소자는 절연 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 전계 방출 음극장치.
제9항에 있어서, 상기 능동 소자는 바이폴라 트랜지스터인 것을 특징으로 하는 전계 방출 음극장치.
제14항에 있어서, 상기 바이폴라 트랜지스터는 상기 전자-에미터에 직렬로 접속되는 에미터-콜렉터 경로를 포함하는 것을 특징으로 하는 전계 방출 음극장치.
제9항에 있어서, 상기 전자-에미터 아래에 배치된 n형 실리콘을 더 포함하여 단락 회로가 있는 경우에 n형 실리콘이 단락 회로 전류를 제한하기 위해 핀치-오프 저항을 제공하도록 한 것을 특징으로 하는 전계 방출 음극장치.