KR0154758B1 - 레지스터 세트 방법 및 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야;

레지스터 세트분야.

2. 발명이 해결하려고 하는 기술적 과제;

고속 및 간단화된 레지스터 세트방법 및 회로를 제공한다.

3. 발명의 해결방법의 요지;

다수의 레지스터를 가지는 시스템에서 상기 레지스터를 세트 시키는 방법은 상기 레지스터의 개수에 따라 코드레지스터의 개수를 설정하고 상기 레지스터를 세트시키기 위한 코드 데이터를 저장하는 단계와; 상기 세트 신호들에 의해 상기 레지스터를 한꺼번에 세트시키는 단계를 가진다.

4. 발명의 중요한 용도;

컴퓨터의 레지스터.

Description

레지스터 세트방법 및 회로

제1도는 종래의 레지스터 세트 회로도

제2도는 본 발명의 실시예에 따른 레지스터 세트회로도

본 발명은 레지스터를 세트시키기 위한 회로 및 방법에 관한 것으로, 특히 퍼스널 컴퓨터 등에 내장된 컨피겨레이션 레지스터를 간단하면서도 고속으로 세트시킬 수 있는 회로 및 방법에 관한 것이다.

현재 퍼스날 컴퓨터 칩 세트(PC CHIP SET)에는 수십개의 컨피겨레이션 레지스터(configuration register - 이하 레지스터)가 존재하는데, 시스템의 올바른 동작을 위해서는 시스템이 부트(BOOT)될 때 바이오스(BIOS)에서 각칩(CHIP)의 레지스터를 현재 시스템의 구성요소에 맞게 설정한 것이 중요하다.

이러한 작업은 시스템이 부트되어 질때마다 이루어지며 많은 시간을 소요하게 만든다. 왜냐하면 레지스터의 값을 설정하는데에는 두 개의 입출력 사이클(I/O cycle)로 진행되기 때문이다. 여기서, 통상 첫 번째 사이클에서는 레지스터의 인덱스(INDEX) 값을 주며, 두 번째 사이클에서는 레지스터의 값을 준다.

이러한 방식으로 수십개의 레지스터의 값을 설정하려면 레지스터수의 두배반큼의 입출력 사이클이 수행되어져야 하므로 시간이 많이 소요되고, 바이오스 사용자가 프로그램(PROGAM)할 때 많은 양의 레지스터를 이해하고 설정해야 하므로 혼선을 초래할 수 있는 단점이 있다. 이러한 것을 제1도의 종래의 기술을 참조하여 설명한다.

제1도는 레지스터수 m = 4인 경우를 예로서 도시한 것이다. 각각의 레지스터 2, 4, 6, 8는 리셋단자 R를 가지는 래치(LATCH)이며, 리셋동안에는 출력단 Q가 논리레벨 0로 되는 래치이다. 출력신호인 레지스터 A의 값을 설정하려면 먼저, 인덱스(indnx) 어드레스(address)를 주어 인덱스 en A를 인에이블(enable)하고 난 다음 데이터(data)를 제공해 주어야 한다. 따라서, 제1도의 종래의 기술에서는 상기한 동작을 4번 실행시켜야만 전체 레지스터의 값을 설정할 수 있음을 알 수 있다. 그러므로, 종래에는 상기한 문제점을 가지고 있었다.

따라서, 본 발명의 목적은 퍼스널 컴퓨터 등에 내장된 레지스터를 간단하면서도 고속으로 세트시킬 수 있는 회로 및 방법을 제공함에 있다.

상기한 목적을 달성하기 위한 다수의 레지스터를 가지는 시스템에서 상기 레지스터를 세트 시키는 방법은 상기 레지스터의 개수에 따라 코드레지스터의 개수를 설정하고 상기 레지스터를 세트시키기 위한 코드 데이터를 저장하는 단계와; 상기 세트 신호들에 의해 상기 레지스터를 한꺼번에 세트 시키는 단계를 가짐을 특징으로 한다.

그러한 세트방법을 수행하기 위한 세트 회로는, 코드화된 데이터 및 코드 인에이블 신호를 수신하여 래치하는 코드 레지스터부와; 상기 코드 레지스터부에 연결되어 상기 래치 출력되는 코드화된 데이터를 디코딩하여 레지스터를 세트 시키기 위한 세트 신호를 발생하는 디코더부를 가진다.

이하 본 발명을 첨부한 제2도를 참조하여 상세히 설명한다. 제2도를 참조하면, 다수의 레지스터 301, 302, 303, 304를 가지는 레지스터부 300와, 코드화된 데이터 및 코드 인에이블 신호를 수신하여 래치하는 코드 레지스터부 100와, 상기 코드 레지스터부 100에 연결되어 상기 래치 출력되는 코드화된 데이터를 디코딩하여 상기 레지스터부 300를 세트시키기 위한 세트 신호를 발생하는 디코더부 200는 상기 회로를 구성한다.

이러한 구성을 가지는 본 발명은 레지스터 수가 N(2의 배수로 진행되는 자연수)인 시스템에 최대 I(자연수:레지스터의 수가 4개인 경우에 코드 레지스터는 2개임)개의 코드 레지스터를 두어 레지스터 값의 설정을 간편하고 빠르게 수행하게 한다.

상기 제2도는 I=2인 경우의 하드웨어의 구현을 나타낸 것으로, 레지스터부 300는 종래기술과의 호환성을 고려하여 그대로 두고서, 블록 100, 200이 추가됨을 알 수 있다. 제2도에서, 레지스터부 300내의 각 레지스터의 단자S는 논리 I이 제공될 때 까지 출력단 Q가 1을 유지하는 래치들이다. 단자 R을 가지는 디코더 200는 리셋동안 출력 Yo-3이 모두 0인 디코더이고 입력단자 B,A가 0일때는 출력 Yo가 1, 나머지는 모두 0이고, 1일때는 Y1은 1 나머지는 모두 0이다. 또한, 10일때는 Y2가 1 나머지는 모두 0이고, 11일때는 Y3가 1 나머지는 모두 0의 논리를 가진다.

따라서, 제2도에서 종래의 레지스터들 그대로 사용하려면 리셋동안 디코더의 R단자에 의해 Y₀, Y₁, Y₂, Y₃, 이 모두 0으로 되어지고 레지스터에는 S단자의 영향을 미치지 못하게하고 R단자에 의해 초기화되게 한다. 이러한 상태에서 코드 인에이블을 시키지 않고 종래의 방법대로 레지스터의 값을 변화시킬 수 있다.

상기 디코더 200에는 설정하고자 하는 레지스터의 값이 코드화되어 있는데, 예를들어 레지스터 301에는 1, 나머지 레지스터에는 0이라는 값을 설정하려면 코드 레지스터 101, 102에 각각 0 0을 설정한다.

즉, 이러한 것은 사용자나 설계자가 코드를 어떻게 만드느냐에 따라 의존된다. 본 실시예의 상기 디코더 200는 입력단자 B,A의 값이 증가함에 따라 출력 Y₀, Y₁, Y₂, Y₃가 차례대로 하나씩만 1이 되게 정의하였다. 따라서, 디코더 출력단자 Y_0-3가 상기 레지스터 301, 302, 303, 304의 S단자에 연결되어져 있음으로 그의 출력 Q의 상태를 변화시킬 수 있게 된다.

요약하면, 입력단의 코드 인에이블 단자를 인에이블 시키고 (인데스를 주면됨), 코드 데이터 B,A 단자에 각각 0, 0를 입력하면, 이는 상기 디코더 200의 입력으로 작용하게 되고, 상기 디코더 200는 Y₀의 값을 1 나머지는 모두 0를 출력하고, 이는 각 레지스터의 S단자로 전달된다.

따라서, 상기 Y₀에 의해 레지스터 301의 값은 1이 되고 나머지는 0인 상태가 유지된다.

이러한 동작은 레지스터의 개수가 많아지고 코드화된 수가 많아 질수록 디코더 부분의 회로가 복잡해지는 반면, 짧은 시간에 많은 레지스터의 값을 변화 시킬 수 있어 시스템 성능면에서 개선을 가져오며, 칩의 검증(Test)에도 시간적인 단축을 가져오는 효과를 제공한다.

Claims (2)

1. 다수의 레지스터를 가지는 시스템에서 상기 레지스터를 세트 시키는 방법에 있어서; 상기 레지스터의 개수에 따라 코드레지스터의 개수를 설정하고 상기 레지스터를 세트 시키기 위한 코드 데이터를 저장하는 단계와; 상기 세트 신호들에 의해 상기 레지스터를 한꺼번에 세트시키는 단계를 가짐을 특징으로 하는 방법.
2. 다수의 레지스터를 가지는 시스템의 레지스터 세트 회로에 있어서; 코드화된 데이터 및 코드 인에이블 신호를 수신하여 래치하는 코드 레지스터부와; 상기 코드 레지스터부에 연결되어 상기 래치 출력되는 코드화된 데이터를 디코팅하여 레지스터를 세트시키기 위한 세트 신호를 발생하는 디코더부를 가짐을 특징으로 하는 회로.