KR0148565B1 - 반도체 집적회로 디바이스 - Google Patents
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Abstract
내용 없음.
Description
제1도는 제1실시예의 CMOS 장치의 주요 부분을 도시한 평면도.
제2도는 선Ⅱ-Ⅱ를 따라 절취하여 도시한 제1도의 단면도.
제3도는 선Ⅲ-Ⅲ을 따라 절취하여 도시한 제1도의 단면도.
제4a도, 제4b도, 제4c도 및 제4d도는 제1도의 CMOS 장치 제조 방법의 주요 단계를 순차적으로 도시한 단면도.
제5도는 다른 실시예의 CMOS 장치의 주요 부분을 도시한 평면도.
제6도는 또 다른 실시예의 CMOS 장치의 주요 부분을 도시한 평면도.
제7도는 종래의 장치의 주요 부분을 도시한 평면도.
제8도는 선Ⅷ-Ⅷ을 따라 절취하여 도시한 제7도의 단면도.
제9도는 래치업과 비교한 저항 값을 보여주는 표.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : N형 웰
3 : 필드 산화물 막 4, 9 : N+형/P+형 소스 영역
5, 10 : N+형/P+형 드레인 영역 7 : 게이트 전극
8, 8a, 13 : 보호 영역 12 : 접촉부(전극)
14 : 두꺼운 산화물 막
20a, 20b : P채널 MOS 트랜지스터(제1소자 영역)
20c, 20d : N채널 MOS 트랜지스터(제2소자 영역)
본 발명은 반도체 집적 회로 장치, 예를 들어, CMOS (상보형 금속 산화물 반도체; Complementary Metal Oxide Semiconductor)에 관한 것이다.
통상적으로, 예를 들어 CMOS 구조를 갖는 장치들과 같이 잘 알려진 반도체 집적 회로 장치들에서는, 이러한 CMOS 장치의 특성인 래치업(latchup)이 종종 발생한다. 즉, 인접한 소자들 (예를 들어, P 채널 및 N 채널 MOS 트랜지스터)에 있어서, PNPN 또는 NPNP 구조의 기생 다이리스터(thyristor)가 발생하므로 몇 개의 외부 인자의 트리거 동작에 의해 기능 장애를 유도한다.
이러한 래치업을 방지하기 위해, 일반적으로 보호층(guardings)이라 불리우는 확산 층이 선정된 구역에 제공된다.
제7도 및 제8도와 관련하여, N형 웰(2)가 P형 실리콘 기판(1) 내에 제공되고, 이 N형 웰(2) 내에 제공된 소스 영역(P+형 확산 영역)(9) 및 드레인 영역(P+형 확산 영역 )(10)으로 채널 P채널 MOS 트랜지스터들(20a 및 20b)이 구성되어 있다 [2개의 드레인 영역(10)에는 이곳에 공동 소스 영역(9)이 함께 제공됨].
반면, P형 실리콘 기판(1) 내에 제공된 소스 영역(N+형 확산 영역)(4) 및 드레인 영역(N+형 확산 영역)(5)으로 이루어지는 N채널 MOS 트랜지스터들(20c 및 20d)이 구성되어있다 [2개의 드레인 영역(5)에는 공동 소스 영역(4)이 제공됨]. 또한, 제7도에 도시되어 있는 바와 같이, COMS 장치 (예를 들어, 인버터 회로)는 P채널 MOS 트랜지스터들(20a 및 20b) 및 N채널 MOS 트랜지스터들(20c 및 20d)에 각각 공동으로 제공된 2개의 게이트 전극(7)과 함께 구성되어 있다.
보호 영역(N+형 확산 영역)(8)은 P채널 MOS 트랜지스터들(20a 및 20b)을 둘러싸도록 선정된 구역 내에 형성된다. 그러나, 제7도에 도시되어 있는 바와 같이, 이 보호 영역(8)은 게이트 전극(7)이 보호 영역(8)과 교차하는 구역에는 제공되지 않는다[즉, 보호 영역(8)은 연속적으로 형성되지 않음]. 제8도에 도시한 참조 번호를 참조하면, 참조 번호(3)는 필드 산화물 막이고, 참조 번호(6)는 게이트 산화물 막이며, 참조 번호(8a)는 섬 형태의 N+형 확산 영역(보호 영역의 일부분)이고, 참조 번호(11)는 접촉 홀(contact hole)이며, 참조 번호(12)는 공급 전압(Vcc)에서의 보호 영역을 유지시키기 위한 전극 (또는 접촉부)이다.
상기 구조에 따르면, 제9도의 표에 도시한 바와 같이, 종래의 CMOS형 1M다이내믹(dynamic) RAM은 전압이 보호 영역에 인가되지 않았을 때(비교 1)보다 전압이 보호 영역에 인가되었을 때(비교 2)의 래치 업에 대한 저항 값이 더 크다. 그러나, 신뢰성은 아직 불충분하고, 후술하는 문제점은 남아 있다.
(1) 게이트 전극(7) [게이트 전극(7)의 바로밑]이 보호 영역(8)과 교차하는 구역에서 보호 영역(8)은 절단되어 연속적으로 형성되지 않았으므로, 래치업이 보호영역 없는 구역을 통해 발생될 수 있다.
(2) 상술한 바와 같은 섬 형태의 보호 영역(8a)(이 경우에는 하나의 영역)이 존재하기 때문에 접촉부(12a)는 이 보호 영역(8a)에 공급 전압(Vcc)을 별도로 인가시키기 위해 정해져야 한다. 이러한 위치에 최소 면적을 차지하는 접촉부를 형성하는 것은 어려우므로 필연적으로 과잉 면적을 취해 형성해야 한다.
본 발명의 목적은 래치업에 대해 고 저항 값을 갖고, 바람직하지 못한 기생 MOS 구조를 형성하지 않으며, 접촉부가 과잉 영역을 취하지 않고 용이하게 정해질 수 있는 높은 신뢰성의 반도체 집적 회로를 제공하기 위한 것이다.
본 발명은 보호 영역이 제1소자 영역(예를 들어, 후술하는 P채널 MOS 트랜지스터)을 둘러싸도록 제1소자 영역(예를 들어, 후술하는 P채널 MOS 트랜지스터) 사이에 형성되고, 게이트 전극이 보호 영역과 교차하도록 제공되며, 보호 영역이 게이트 전극 바로 밑으로 연속적으로 형성되고 게이트 전극 바로 밑의 절연체 막이 비교적 두꺼운 반도체 집적 회로 장치에 관한 것이다.
[실시예]
이하에서는 본 발명의 실시예를 기술하겠다.
제1도 내지 제4도는 본 발명의 제1 실시예를 도시한 것이다.
제1도에 도시되어 있는 바와 같이, 본 발명의 실시예에 따른 CMOS 장치의 구조는 보호 영역이 이것과 교차하는 게이트 전극들(7) 바로 아래 제공된다 하더라도 종래 기술의 구조와는 상당한 차이가 있다. 즉, N+형 매립 확산층들(보호 영역의 일부)(13)이 2개의 게이트 전극(7) 바로 밑에 각각 제공되므로, 보호 영역(8) 및 섬형태의 보호 영역(8A)은 서로 접속되고 (제3도 참조), 보호 영역들(도면에서 8, 8a 및 13)은 P채널 MOS 트랜지스터 (20a 및 20b)를 완전히 둘러싸도록 연속적으로 제공된다. 도면에서 참조 번호(14)는 영역(13) 상에 형성된 비교적 두꺼운 산화물 막을 나타내고 후술하는 바와 같이 중요한 동작을 수행한다.
상술한 바와 같이, 본 발명의 CMOS 장치에 따르면, 보호 영역들(8, 8a 및 13)은 P채널 MOS 트랜지스터들(20a 및 20b)을 완전히 둘러싸도록 연속적으로 제공되기 때문에, 아래에 나타낸 바와 같은 중요한 동작/효과가 달성될 수 있다.
(1) 제9도에 도시한 바와 같이, 실제의 CMOS형 1M 다이나믹 RAM은 래치업에 대해 높은 저항 값을 나타내고 (CMOS 회로에 기능 장애를 발생시키고 열에 의해 칩을 파괴시키는) 래치업을 거이 완전하게 방지한다.
(2) [2개의 게이트 전극(7) 사이의]보호 영역(8a)에 전압(Vcc)을 인가하기 위한 접촉부를 정할 필요가 없고 접촉부(12)는 다른 적절한 구역(특히 도면에서 도시한 위치)에 제공될 수 있기 때문에, 접촉부는 과잉 구역을 취하지 않고 용이하게 정해질 수 있다.
(3) 매립 확산층들(보호 영역)(13)이 2개의 게이트 전극(7)바로 밑에 제공될지라도 바람직하지 못한 MOS 구조의 형성 (예를 들어, 반전층에 의한 MOS 다이오드의 형성)이 두꺼운 산화물 막(14(400 내지 8000Å위 두께)가 이곳에 형성되었기 때문에 방지될 수 있다.
(4) 매립 확산층(13)은 1개의 추가적인 마스크 공정 (제4도 참조)만을 요하고 DRAM 비트 라인(도시하지 않음)과 함께 공통의 공정으로 형성될 수 있기 때문에, 용이하게 형성될 수 있다.
다음으로, 본 발명에 따른 CMOS 장치의 제조 방법을 제4도와 관련하여 기술하겠다.
우선, 제4a도에서와 같이, N웰(2)이 공지의 확산 공정에 의해 P형 실리콘 기판(1)의 선정된 구역 내에 형성된다.
기판(1)의 표면이 N채널 MOS영역 및 P채널 MOS영역으로 나누어진다.
그 다음, 제4b도에서와 같이, 필드 산화물 막(3)이 널리 공지된 LOCOS(Local Oxidation of Silicon) 방법에 의해 P형 실리콘 기판(1)의 표면상에 선택적으로 형성되고, N형 불순물(예를 들어, As)의 이온(30)이 N+형 영역(매립 확산층)을 형성하기 위해 이온 주입 법에 의해 고 농도로 선택적으로 주입된다.
도면에 도시하지는 않았으나, DRAM의 메모리 부분에서, 상기와 유사한 N+형 확산 층으로 이루어지는 비트 라인들이 동시에 형성된다.
그 다음, 제4c도에서와 같이, 게이트 산화물 막(6)이 열 산화법(thermal oxidation method)에 의해 표면상에 형성된다[이와 동시에, N형 영역(13)의 일부분이 비교적 두꺼운 산화물 막(14)을 형성하기 위해 또한 산화됨].
그 다음, 제4d도에서와 같이, 폴리실리콘이 CVD(화학 증착 : Chemical Vapor Deposition) 공정에 의해 증착되고, 게이트 전극(7)을 형성시키기 위해 패터닝된다.
그 다음, 제4e에서와 같이, N형 불순물(예를 들어, As)의 이온(40)이 N+형 영역(보호 영역)(8)을 형성하기 위해 이온 주입법에 의해 고농도로 선택적으로 주입된다. 도시하지 않았으나, 이 이온 주입 시에, PMOS 영역은 마스크(예를 들어, 포토레지스트)로 덮이고 게이트 전극(7) 및 필드 산화물 막(3)은 마스크로서 사용되며, 소스 영역(4) 및 드레인 영역(5)은 보호 영역(8)과 동시에 N채널 MOS 영역 내에 각각 형성된다.
또한, 도시하지는 않았으나 N채널 MOS영역 마스트로 덮여지고, 게이트 전극(7) 및 필드 산하물 막(3)은 마스크로서 사용되며, P형 불순물(예를 들어, 붕소)의 이온은 P채널 MOS영역 내의 소스 영역(9) 및 드레인 영역(10)을 각각 형성시키기 위해 이온 주입법에 의해 주입된다. 또한, 접촉 홀을 형성시킴으로써 각각의 와이어링(wiring)을 제공하여, 제1도 내지 제3E에 도시한 장치가 완성된다.
본 실시예의 CMOS 장치에 따른 상기 제조 방법으로부터 명백한 바와 같이 연속적인 보호 영역은 실제의 1M 다이나믹 RAM의 비트 라인에 사용된 매립 확산층과 동일한 확산층을 사용하여 게이트 전극 바로 밑에 제공될 수 있다. 특히, 이 종류의 반도체 집적 회로 장치에 있어서, 이것은 매립 확산층을 사용하여 보호 영역을 형성시키기 위한 중요한 수단이다.
또한, 상기 매립 확산층은 공정에 중요한 변화를 일으키지 않고(예를 들어, 1개의 마스크 프로세스를 추가함으로써만) 원하는 장치를 용이하게 제조할 수 있다.
제5도는 본 발명의 다른 실시예를 도시한 것이다. 본 실시예에서, 접촉부(12)를 갖는 부분을 제외한 보호 영역의 대부분은 전술한 N+형 매립 확산층에 의해 형성된다.
본 실시예의 CMOS 장치에서는, 제1실시예에서와 같이 동일한 동작/효과가 달성될 수 있고, 이 종류의 장치 구역은 확산층(13)이 전체적인 보호 영역의 구역을 감소시키기 위해 비교적 좁게 형성될 수 있기 때문에 감소될 수 있다.
제6도는 또한 본 발명의 다른 실시예를 도시한 것이다.
이 실시예에서는 보호 영역이 모두 N+형 확산층(13)으로 형성되므로, 보호 영역이 단지 하나의 마스크만으로 제조될 수 있다는 점에서 제조 방법상 유리하며, 이외에도 제5도의 실시예에서과 같은 동일한 장점이 있다.
위에서 설명한 본 발명의 실시예는 본 발명의 발명 사상에 근거하여 더 변형될 수 있다.
예를 들어, 보호 영역의 형태 및 배치는 적절히 변경될 수 있으며, 본 발명은 또한 bi-MOS 등과 같은 경우(즉, NPN형 바이폴라 트랜지스터가 상기 PMOS영역 내에 제공된 경우)에 응용될 수 있다. 게이트 전극의 수는 1개 또는 3개, 또는 그 이상일 수 있다. 보호 영역에 대한 접촉부의 배치는 적절히 변경될 수 있다.
상기 실시예에서는 폴리실리콘이 게이트 전극용으로 사용되었지만, 알루미늄과 같은 재료로 또한 사용될 수 있고, 예를 들어, 티타늄, 텅스텐, 탄타늄 등과 같이 높은 융용점(high melting point)을 갖는 금속 재료도 사용될 수 있으며, 금속과 Si의 화합물인 실리사이드도 또한 사용될 수 있다. 그리고, 접촉 전극의 재료 및 접점의 수는 적절하게 선택될 수 있다.
1M 다이나믹 RAM이 상기 실시예에서 설명되었을지라도, 본 발명은 여기에 제한되지 않고, 예를 들어, CMOS와 스택틱(static) RAM용 CMOS와 같은 소자에 응용될 수 있다. 더욱이, 본 발명은 얇은 에피택셜 층이 고 농도의 기판(에피택셜웨이퍼)상에 형성되고 기판 저항 값이 크게 감소되어 래치업에 대한 저항 값이 크게 개선될 수 있는 장치에 응용될 수 있다.
또한, 전술한 각 반도체 영역의 전도 형태는 반대로 될 수 있고, 각 영역의 형태 및 배치는 또한 변경될 수 있다.
보호 영역이 상술한 바와 같이, 본 발명의 게이트 전극 바로 밑일지라도 연속적으로 제공되기 때문에, 래치업을 유발하는 캐리어 주입을 방지할 수 있고, 접촉부는 어떠한 과잉 구역도 취하지 않고 적절한 위치 내에 용이하게 형성될 수 있다. 또한, 게이트 전극 바로 밑의 절연체 막이 비교적 두껍기 때문에 바람직하지 못한 MOS 구조는 이 구역 내에 형성되지 않기 때문에, 높은 신뢰성의 반도체 집적 회로 장치가 제공된다.
Claims (6)
- 반도체 집적회로 디바이스에 있어서, (a) 제1도 전형의 제1 반도체 소자 영역 및 상기 제1 반도체 소자 영역과 이격되어 있는 제2도 전형의 제2 반도체 소자 영역을 갖고 있는 반도체 몸체 ; (b) 적어도 1개의 불연속 부를 갖고 있고 상기 제1 반도체 영역의 일부를 둘러싸는 상기 제2도 전형의 제1 불연속 보호부 ; (c) 상기 반도체 몸체에 적어도 부분적으로 매립되고 상기 제1 보호부와 함께 연속적인 보호를 형성하기 위해 상기 적어도 1개의 불연속 부에서 상기 제1 보호부와 서로 결합한 상기 제2도 전형의 제2 보호부 ; (d) 상기 제1 보호부 위에 배치된 제1 외부 절연층 ; (e) 상기 제1 보호부 위에 제공되고 MOS 다이오드의 형성을 방지하기에 충분한 400 내지 8000Å의 두께를 가지는 상기 제1 외부 절연층 보다 두꺼운 절연 영역을 상기 제2 보호부 상에 제공하는 상기 제2 보호부 위에 배치된 제2 절연층 ; 및 (f) 상기 제1 및 제2 반도체 소자 영역들, 상기 제1 절연층 및 상기 제2 절연층과 상기 제2 보호부 위에 배치된 전기 도전성 부재를 포함하는 것을 특징으로 하는 반도체 집적회로 디바이스.
- 제2항에 있어서, 상기 제1 반도체 소자 영역은 능동 반도체 디바이스를 포함하고, 상기 제2 반도체 소자 영역은 상보형 능동 반도체 디바이스 및 상기 능동 반도체 디바이스를 각각에 접속되는 상기 전기적 도전성 부재를 포함하는 것을 특징으로 하는 반도체 집적회로 디바이스.
- 제3항에 있어서, 상기 전기적 도전성 부재가 상기 능동 디바이스들 각각에 대한 게이트 전극인 것을 특징으로 하는 반도체 집적회로 디바이스.
- 제4항에 있어서, 상기 제1 반도체 소자 영역은 제1도 전형이고, 상기 제2 반도체 소자 영역은 반대되는 도전형이며, 상기 능동 반도체 디바이스들은 MOS 트랜지스터들인 것을 특징으로 하는 반도체 집적회로 디바이스.
- 제3항에 있어서, 상기 제1 반도체 소자 영역은 제1도 전형이고, 상기 제2 반도체 소자 영역은 반대되는 도전형이며, 상기 능동 반도체 디바이스들은 MOS 트랜지스터들인 것을 특징으로 하는 반도체 집적회로 디바이스.
- 제2항에 있어서, 상기 제1 반도체 소자 영역은 제1도 전형이고, 상기 제2 반도체 소자 영역은 반대되는 도전형인 것을 특징으로 하는 반도체 집적회로 디바이스.
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| JP63-20441 | 1988-08-17 |
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Family
ID=16490100
Family Applications (1)
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| KR900004040A (ko) | 1990-03-27 |
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