KR0144902B1 - 불휘발성 메모리장치 및 그 제조방법 - Google Patents

불휘발성 메모리장치 및 그 제조방법

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KR0144902B1
KR0144902B1 KR1019950009000A KR19950009000A KR0144902B1 KR 0144902 B1 KR0144902 B1 KR 0144902B1 KR 1019950009000 A KR1019950009000 A KR 1019950009000A KR 19950009000 A KR19950009000 A KR 19950009000A KR 0144902 B1 KR0144902 B1 KR 0144902B1
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Abstract

불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는 셀 어레이 영역에 형성된 단위 메모리 셀들, 주변회로 영역에 형성된 주변회로 소자들, 상기 셀 어레이 영역과 주변회로 영역 사이에 형성된 필드산화막, 및 상기 필드산화막 상에, 상기 필드산화막을 따라 길게 형성된 더미 도전패턴을 포함하는 것을 특징으로 한다. 따라서, 주변회로와 셀 어레이부 사이에 형성된 필드산화막 상에 더미 도전패턴이 형성되도록 단위 셀 및 주변회로 소자를 제조하여, 주변회로부와 셀 어레이부 사이에 형성된 필드산화막이 손상되는 것을 저하시킴으로써, 소자 간의 절연특성을 향상시켰다.

Description

불휘발성 메모리장치 및 그 제조방법
제1a도 내지 제 1c도는 불휘발성 메모리장치를 위한 일반적인 제조방법을 설명하기 위해 도시된 단면도들이다.
제2a도 내지 제2d도는 불휘발성 메모리장치를 위한 다른 일반적인 제조방법을 설명하기 위해 도시된 단면도들이다.
제3도는 본 발명의 일 실시예에 의해 제조된 불휘발성 메모리장치의 개략적인 단면도이다.
제4a도 내지 제4f도는 본 발명의 일 실시예에 의한 불휘발성 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 셀 어레이부와 주변회로부 사이의 필드산화막 상에 더미 도전패턴이 형성되어 있는 불휘발성 메모리장치 및 그 제조방법에 관한 것이다.
플래시 EEPROM은 데이타를 저장하는 플로우팅 게이트(Floating gate)와 이 플로우팅 게이트를 제어하는 컨트롤 게이트(Control gate)를 구비하고 있으며, 고압의 신호를 컨트롤 게이트 및 포켓 웰(pocket well)에 인가하여 데이타의 프로그램(program) 및 소거(erase)가 가능하도록 하는 특징을 가지고 있다.
이러한 플래시 EEPROM에 대한 기술은, 알. 시로타(R. Shirota)등에 의해 1990년도 IEDM의 103페이지 내지 106페이지에 걸쳐 실린 16메가비트 낸드 이이피롬용 2.3㎛2메모리 셀 구조 (A 2.3㎛2Memory Cell Structure for 16Mb NAND EEPROMs)에 상세하게 기술되어 있다.
플래시 EEPROM 제조 시, 컨트롤 게이트 및 플로우팅 게이트를 형성하기 위해 다층으로 적층되어 있는 물질들은 동시에 식각하는 공정이 있다. 본 발명은, 통상 자기 정합(Self Align) 공정이라 부르고 있는 이 공정 시의 문제점을 해결하기 위한 것이다.
제1a도 내지 제1c도는 불휘발성 메모리장치를 위한 일반적인 제조방법을 설명하기 위해 도시된 단면도들로서, 상기한 자기 정합공정을 설명한다.
먼저, 반도체기판(2) 표면에 필드산화막(4)을 형성하고, 활성영역에 얇은산화막(6)을 형성한 후, 플로우팅 게이트 형성 물질(8) 및 절연막(10)을 적층한다. 이어서 플로우팅 게이트 형성을 위한 마스크패턴을 이용하여 플로우팅 게이트 형성 물질 및 절연성을 식각한 후, 결과물 전면에 컨트롤 게이트 형성 물질(12)을 증착한다. 이어서 셀 어레이부와 주변회로부의 게이트전극을 덮는 감광막패턴(16)을 형성한다(제1a도).
상기 감광막패턴을 이용한 식각공정을 행하여 셀 어레이부에는 컨트롤 게이트 패턴(12a)을 형성하고, 주변회로부에는 게이트전극(12b)을 형성한다. 이어서, 주변회로부와 셀 어레이부의 컨트롤 게이트를 덮는 감광막패턴(17)을 형성한다(제1b도).
이어서, 컨트롤 게이트 형성을 위한 상기 감광막패턴을 식각마스크로 하여 적층물질들을 식각하므로써 셀 어레이부에 플로우팅 게이트(8a), 절연막(10) 및 컨트롤 게이트(12c)로 된 셀들을 형성한다(제1c도).
셀 사이의 간격이 메모리장치의 접적도 증가에 따라 점점 좁혀지는 반면, 반도체기판 상에 적층된 물질층의 두께(플로우팅 게이트 형성 물질, 절연막, 컨트롤 게이트 형성 물질 및 감광막패턴)는 변하지 않으므로, 자기정합 공정 시(제1b도 및 제1c도의 공정), 패턴 사이의 어스펙트 비(Aspect Ratio; 높이/넓이)는 결과적으로 커지게 된다.
예컨대, 집적도 증가에 따라, 셀과 셀 사이의 간격(제1b도의 참조부호 A)은 0.5㎛ 정도로 줄어드는 반면, 셀 패턴의 높이는 플로우팅 게이트, 컨트롤 게이트 및 감광막패턴의 높이까지 합하여, 약 1.5㎛ 정도가 되므로, 자기 정합 공정 시, 패턴 사이의 어스펙트 비는 3.0 정도로 대단히 나쁘다. 통상 플로우팅 게이트의 두께는 1,000Å-2,000Å 정도이고, 컨트롤 게이트의 두께는 3,000Å 정도이며, 감광막패턴의 두께는 10,000Å 정도이다.
패턴 사이의 어스펙트 비가 클 경우, 패턴 사이를 흐르는 에천트(etchant)의 흐름이 불안정하여, 패턴모양이 불균일해진다.
제2a도 내지 제2d도는 불휘발성 메모리장치를 위한 다른 일반적인 제조방법을 설명하기 위해 도시된 단면도들로서, 제1a도 내지 제1c도에서 상술한 문제점을 해결하기 위해 제안된 것이다.
컨트롤 게이트 형성 물질(12) 상에 절연물질층을 도포한 후, 상기 제1a도에서 설명한 바와 같은 감광막패턴(16)을 형성한다. 이어서 상기 감광막패턴을 이용한 식각공정을 행하여 반도체기판 상에 적층된 물질들을 식각함으로써 주변회로부에는 게이트전극(12b)을 형성하고, 셀 어레이부에는 컨트롤 게이트 형성을 위한 패턴(12a)을 형성한다(제2a도). 이때 상기 게이트전극(12b) 및 컨트롤 게이트 형성을 위한 페턴(12a) 상에는 절연물질 패턴(15a 및 15b)이 형성되어 있다.
이어서, 제1b도에서 설명한 바와 같은 감광막패턴(17)을 상기 절연물질 패턴 상에 형성한 후, 상기 감광막패턴을 식각마스크로 하고, 상기 절연물질 패턴을 식각대상물로한 이방성식각 공정을 행하여 컨트롤 게이트 패턴(15c)을 형성한다(제2b도). 컨트롤 게이트 패턴(15c) 형성을 위한 상기 감광막패턴을 제거한다(제2c도).
컨트롤 게이트 패턴(15c)을 식각마스크로 한 이방성식각을 행하여 셀 영역에 플로우팅 게이트(8a), 절연막(10) 및 컨트롤 게이트(12c)로 된 셀들을 형성한다(제2d도).
상술한 다른 일반적인 제조방법에 의하면, 절연물질 패턴을 식각마스크로 이용하여 셀들을 형성하므로, 감광막패턴의 높이 만큼 패턴 사이의 어스팩트 비를 낮출 수 있다. 이는 패턴 사이에서 식각 에천트의 흐름이 불균일해짐으로써 발생하는 패턴이 불균일성을 저하시킬 수 있는 효과가 있다.
그러나, 상기 제2d도에 도시된 바와 같이, 주변회로부 및 경계부에 심각한 기판 손상을 유발하므로, 메모리장치의 신뢰도를 저하시키는 문제점이 발생한다.
본 발명의 목적은 주변회로부와 경계부의 기판 손상이 적게하여, 소자 간의 절연특성을 향상시키는 불휘발성 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기한 메모리장치를 제조하는데 있어서, 그 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리장치는,
셀 어레이 영역에 형성된 단위 메모리 셀들;
주변회로 영역에 형성된 주변회로 소자들;
상기 셀 어레이 영역과 주변회로 영역 사이에 형성된 필드산화막; 및
상기 필드산화막 상에, 상기 필드산화막을 따라 길게 형성된 더미 도전패턴을 포함하는 것을 특징으로 한다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 더미 도전패턴과 평행하고, 상기 더미 도전패턴의 일측면과 자기정합되게 형성되는 홈이, 상기 필드산화막에 더 형성되어 있는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 더미 도전패턴은 그라운드 전극, 전원 전극 및 Vss 전극 중 어느 하나와 전기적으로 연결되어 있는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 더미 도전패턴은, 메모리 셀의 컨트롤 게이트를 구성하고 있는 물질과 동일한 물질로 형성되어 있는 것이 바람직하다. 더욱 바람직하게는, 상기 더미 패턴은 다결정실리콘 및 다결정실리콘과 실리사이드가 적층된 폴리사이드 중 어느 하나로 구성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리장치의 제조방법은,
반도체기판을 셀 어레이부 및 주변회로부로 한정하는 제1 필드산화막 및 셀 어레이부를 단위 메모리 셀 영역으로 한정하는 제2 필드산화막을 상기 반도체기판에 형성하는 제1 공정;
상기 제1 및 제2 필드산화막 사이로 표면으로 노출된 반도체기판 상에 제1 절연막을 형성하는 제2 공정;
결과물 상에 제1 도전층을 증착하는 제3 공정;
결과물 상에 플루팅 게이트 형성을 위한 제1 감광막패턴을 형성하는 제4 공정;
상기 제1 감광막패턴을 이용하여 상기 제1 절연막 상에 적층되어 있는 물질을 식각하는 제5 공정;
상기 제1 감광막패턴을 제거하는 제6 공정;
결과물 상에 제2 도전층 및 식각방지층을 적층하는 제7 공정;
상기 식각방지층 상에, 제1 필드산화막의 일부분과 주변회로부를 덮는 제2 감광막패턴 및 컨트롤 게이트 형성을 위한 제3 감광막패턴을 형성하는 제8 공정;
상기 제2 및 제3 감광막패턴들을 이용하여 상기 식각방지층을 패터닝하는 제9 공정;
상기 제2 및 제3 감광막패턴들을 제거하는 제10 공정;
패터닝된 상기 식각방지층을 이용하여 반도체기판 상에 적층되어 있는 물질들을 패터닝하는 제11 공정;
결과물 상에, 셀 어레이부를 덮으며 상기 제2 감광막패턴에 의해 덮혀졌던 제1 필드산화막의 일부분을 부분적으로 덮는 모양의 제4 감광막패턴 및 주변회로부를 구성하는 소자 형성을 위한 제5 감광막패턴을 형성하는 제12 공정; 및
상기 제4 및 제5 감광막패턴들을 이용하여 반도체기판 상에 적층되어 있는 물질들을 패터닝함으로써, 주변회로부에는 주변회로부를 구성하는 소자를, 제1 필드산화막 상에는 더미 도전패턴을 형성하는 제13 공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 제1 절연막은 산화물을 100Å 정도의 두께로 도포하여 형성되는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 제1 도전층은 다결정실리콘을 1,000Å-2,000Å 정도의 두께로 증착하여 형성되고, 상기 제2도전층은 다결정실리콘 및 다결정실리콘과 실리사이드를 적층한 것을 2,000Å-3,000Å 정도의 두께로 증착하여 형성되는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제3 공정 후에, 상기 제1 도전층 상에 제2 절연막을 형성하는 공정을 더 포함하는 것이 바람직하다.
상기 제2 절연막은 산화막/질화막/산화막을 적층한 형태로 형성되는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 식각방지층은, 소정의 식각에 대해 상기 제1 및 제2 도전층을 구성하는 물질과는 다른 식각율을 갖는 물질을 사용하여 형성되는 것이 바람직하다. 더욱 바람직하게는, 상기 식각방지층은 산화막 및 질화막 중 어느 하나로 형성되고, 화학기상 증착방식에 의해 형성된다.
따라서, 본 발명에 의한 불휘발성 메모리장치 및 그 제조방법에 의하면, 세 어레이부와 주변회로부 사이의 필드산화막 상에 더미 도전패턴을 형성하는 대신, 필드산화막의 표면이 손상되는 것을 방지할 수 있으므로, 소자 간의 절연특성을 향상시켰다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
제3도는 본 발명의 일 실시예에 의해 제조된 불휘발성 메모리장치의 개략적인 단면도이다.
도면부호 22는 반도체기판을, 24은 제1 필드산화막을, 25는 제2 필드산화막을, 26은 제1 절연막을, 29는 플로우팅 게이트를, 30은 제2 절연막을, 34a는 컨트롤 게이트를, 34c는 더미 도전패턴을, 34d는 주변회로 소자를, 37a는 제1 식각방지층 패턴을, 37c는 제3 식각방지층 패턴을, 그리고 37d는 제4 식각방지층 패턴을 나타낸다.
반도체기판(22)을 셀 어레이부 및 주변회로부로 한정하는 제1 필드산화막(24) 및 셀 어레이부를 각 셀 단위로 한정하는 제2 필드산화막(25)이 상기 반도체기판(22) 표면에 형성되어 있고, 상기 필드산화막 사이의 반도체기판 상에 제1 절연막(26)이 형성되어 있다. 셀 어레이부에는 제1 절연막(26), 플로우팅 게이트(29), 제2 절연막(30) 및 컨트롤 게이트(34a)가 적층되어 각 셀을 이루고 있고, 각 셀의 컨트롤 게이트(34a) 상부에는 제1 식각방지층 패턴(37a)가 형성되어 있다. 제1 필드산화막(24) 상에는 도머 도전패턴(34c)이 형성되어 있고, 상기 더미 도전패턴과 인접한 제1 필드산화막 표면에는 홈(A)이 형성되어 있고, 상기 더미 도전패턴(34c) 상부에는 제3 식각방지층 패턴(37c)이 형성되어 있다. 또한, 주변회로부에는 주변회로 소자(34d)와 제4 식각방지층 패턴(37d)이 적층되어 있다.
이때, 상기 더미 도전패턴(34c)은, 이후의 공정에 의해, 접지전극(ground node), 전원전극 (Vcc) 또는 Vss와 연결된다.
제4a도 내지 제4f도는 본 발명의 일 실시예에 의한 불휘발성 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
먼저, 제4a도는 플로우팅 게이트 형성을 위한 제1 감광막패턴(32)을 형성하는 공정을 도시한 것으로서, 이는 반도체기판(22)의 표면에, 예컨대 통상의 LOCOS (LOCal Oxide Silicate) 방식을 이용하여 셀 어레이부와 주변회로부를 한정하는 제1 필드산화막(24) 및 셀 어레이부를 각 셀 단위로 한정하는 제2 필드산화막(25)을 형성하는 제1 공정, 상기 제1 및 제2 필드산화막 사이로 표면으로 노출된 반도체기판 상에, 예컨대 산화막을 도포하여 제1 절연막(26)을 형성하는 제2 공정, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을, 예컨대 1,000Å-2,000Å 정도의 두께로 증착하여 제1 도전층(28)을 형성하는 제3 공정 및 상기 제1 도전층(28) 상에, 예컨대 산화막/질화막/산화막을 적층한 형태의 제2 절연막(30)을 형성하는 제4 공정, 결과물 상에 예컨대 포토레지스터와 같은 포토레지스터를 도포한 후 현상하여 플로우팅 게이트 형성을 위한 제1 감광막패턴(32)을 형성하는 제5 공정 및 상기 제1 감광막 패턴(32)을 식각마스크로 하고, 반도체기판 상에 적층된 물질들을 식각대상물로 한 이방성식각 공정을 행하는 제6 공정으로 진행된다.
이때, 다른 실시예로, 제2 절연막을 형성하는 상기 제4 공정은, 반도체기판 상에 적층된 물질들을 식각하는 상기 제6 공정 후에 진행될 수도 있다. 즉, 제2 절연막을 형성하는 공정은, 당 기술분야에 있어서 통상의 지식을 가진 자에게 널리 알여져 있는 다른 여러가지 방식을 적용하여 형성할 수 있다.
제4b도는 제2 도전층(34), 식각방지층(36), 제2 감광막패턴(38) 및 제3 감광막패턴(39)을 형성하는 공정을 도시한 것으로서, 상기 제1 감광막패턴을 제거한 후, 결과물 전면에 제2 도전층(34)과 식각방지층(36)을 적층하는 제1 공정, 결과물 상에, 예컨대 포토레지스트와 같은 감광물질을, 예컨대 1.0㎛ 정도의 두께로 도포하는 제2 공정 및 상기 감광물질을 현상하여, 제1 필드산화막(24)의 일부 및 주변회로부를 덮는 제2 감광막패턴(38) 및 컨트롤 게이트 형성을 위한 제3 감광막패턴(39)을 형성하는 제3 공정으로 진행된다.
이때, 상기 제2 도전층(34)은, 예컨대 2,000Å-3,000Å 정도의 두께로 다결정실리콘 및 다결정실리콘과 실리사이드를 적층하여 형성하고, 식각방지층(36)은, 소정의 식각공정에 대해, 상기 제1 및 제2 도전층과는 다른 식각율을 갖는 물질을 사용하여 형성한다. 본 발명의 일 실시예에서는, 산화막 또는 질화막을 화학기상증착법으로 증착하여 상기 식각방지층을 형성하였다.
제4c도는 제1 및 제2 식각방지층 패턴(37a 및 37)을 형성하는 공정을 도시한 것으로서, 이는 상기 제2 및 제3 감광감패턴(38 및 39)을 식각마스크로 이용하고, 상기 식각방지층을 식각대상물로 한 이방성식각 공정을 행하여 상기 제3 감광막패턴(39)과 동일한 패턴의 제1 식각방지층 패턴(37a) 및 상기 제2 감광막패턴(38)과 동일한 패턴의 제2 식각방지층 패턴(37b)을 형성하는 공정으로 진행된다.
제4d도는 각 셀을 완성하는 공정을 도시한 것으로서, 이는 상기 제1 및 제2 식각방지층 패턴(37a 및 37b)을 식각마스크로 이용하고, 반도체기판 상에 적층된 물질들을 식각대상물로 한 이방성식각 공정을 행하여, 셀 어레이부에는 제1 절연막(26), 플로우팅 게이트(29), 제2 절연막(30) 및 컨트롤 게이트(34a)로 구성된 각 셀들을 형성하고, 주변회로부에는 제1 필드산화막(24)의 일부 및 주변회로부를 덮는 도전패턴(34b)을 형성하는 공정으로 진행된다.
이때, 셀 어레이부에 적층되어 있는 물질층의 두께와 주변회로부에 적층되어 있는 물질층의 두께는 서로 다르기 때문에, 제2 감광막패턴(제4c도의 도면부호 38)과 제3 감광막패턴(제4c도 도면부호 39) 사이의 제1 필드산화막(24) 표면에는 홈(A)이 형성된다.
제4e도는 제4 및 제5 감광막패턴(40 및 41)을 형성하는 공정을 도시한 것으로서, 이는 셀 어레이부에 단위 셀들이 형성되어 있는 결과물 전면에, 예컨대 포토레지스트와 같은 감광물질을 도포하는 제1 공정 및 상기 감광물질을 현상하여, 제1 필드산화막(24)의 일부 및 셀 어레이부 전체를 덮는 모양의 제4 감광막패턴(40) 및 주변회로 소자 형성을 위한 제5 감광막패턴(41)을 형성하는 제2 공정으로 진행된다.
이때, 상기 제4 감광막패턴(40)은, 제4 감광막패턴에 의해 보호되는 영역이 상기 제2 감광막패턴(38)에 의해 보호되는 영역과 부분적으로 중첩되도록 형성되어야 한다. 즉, 상기 제4 감광막패턴(40)은 제2 식각방지층 패턴(37b)의 일부를 보호하도록 형성된다.
제4f도는 더미 도전패턴(34c) 및 주변회로 소자(34d)를 형성하는 공정을 도시한 것으로서, 이는 상기 제4 및 제5 감광막패턴을 식각마스트 하고, 반도체기판 상에 적층되어 있는 물질들을 식각대상물로 한 이방성식각 공정을 행하여, 더미 도전패턴(34c) 및 제5 감광막패턴 (제4e도의 도면부호 41)과 동일한 모양의 주변회로 소자(34d)를 형성하는 공정으로 진행된다.
따라서, 본 발명에 의한 불휘발성 메모리장치 및 그 제조방법에 의하면, 주변회로와 셀 어레이부 사이에 형성된 필드산화막 상에 더미 도전패턴이 형성되도록 단위 셀 및 주변회로 소자를 제조하여, 주변회로부와 셀 어레이부 사이에 형성된 필드산화막이 손상되는 것을 저하시킴으로써, 소자 간의 절연특성을 향상시켰다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (13)

  1. 셀 어레이 영역에 형성된 단위 메모리 셀들; 주변회로 영역에 형성된 주변회로 소자들; 상기 셀 어레이 영역과 주변회로 영역 사이에 형성된 필드산화막; 및 상기 필드산화막 상에, 상기 필드산화막을 따라 길게 형성된 더미 도전패턴을 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
  2. 제1항에 있어서, 상기 더미 도전패턴과 평행하고, 상기 더미 도전패턴의 일측면과 저가정합되게 형성되는 홈이, 상기 필드산화막에 더 형성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  3. 제1항에 있어서, 상기 더미 도전패턴은 그라운드 전극, 전원 전극 및 Vss 전극 중 어느 하나와 전기적으로 연결되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  4. 제1항에 있어서, 상기 더미 도전패턴은 메모리 셀의 컨트롤 게이트를 구성하고 있는 물질과 동일한 물질로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  5. 제4항에 있어서, 상기 물질은 다결정실리콘 및 다결정실리콘과 실리사이드가 적층된 폴리사이드 중 어느 하나인 것을 특징으로 하는 불휘발성 메모리장치.
  6. 반도체기판을 셀 어레이부 및 주변회로부로 한정하는 제1 필드산화막 및 셀어레이부를 단위 메모리 셀 여역으로 한정하는 제2 필드산화막을 상기 반도체기판에 형성하는 제1 공정; 상기 제1 및 제2 필드산화막 사이로 표면으로 노출된 반도체기판 상에 제1 절연막을 형성하는 제2 공정; 결과물 상에 제1 도전층을 증착하는 제3 공정; 결과물 상에 플루팅 게이트 형성을 위한 제1 감광막패턴을 형성하는 제4 공정; 상기 제1 감광막패턴을 이용하여 상기 제1 절연막 상에 적층되어 있는 물질을 식각하는 제5 공정; 상기 제1 감광막패턴을 제거하는 제6 공정; 결과물 상에 제2 도전층 및 식각방지층을 적층하는 제7 공정; 상기 식각방지층 상에, 제1 필드산화막의 일부분과 주변회로부를 덮는 제2 감광막패턴 및 컨트롤 게이트 형성을 위한 제3 감광막패턴을 형성하는 제8 공정; 상기 제2 및 제3 감광막패턴들을 이용하여 상기 식각방지층을 패터닝하는 제9 공정; 상기 제2 및 제3 감광막패턴들을 제거하는 제10 공정; 패터닝된 상기 식각방지층을 이용하여 반도체기판 상에 적층되어 있는 물질들을 패터닝하는 제11 공정; 결과물 상에, 셀 어레이부를 덮으며 상기 제2 감광막패턴에 의해 덮혀졌던 제1 필드산화막의 일부분을 부분적으로 덮는 모양의 제4 감광막패턴 및 주변회로부를 구성하는 소자 형성을 위한 제5 감광막패턴을 형성하는 제12 공정; 및 상기 제4 및 제5 감광막패턴을 이용하여 반도체기판 상에 적층되어 있는 물질들을 패터닝함으로써, 주변회로부에는 주변회로부를 구성하는 소자를, 제1 필드산화막 상에는 더미 도전패턴을 형성하는 제13 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 제1 절연막을 산화물을 100Å 정도의 두께로 도포하여 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  8. 제6항에 있어서, 상기 제1 도전층은 다결정시리콘을 1,000Å-2,000Å 정도의 두께로 증착하여 형성되고, 상기 제2 도전층은 다결정실리콘 및 다결정실리콘과 실리사이드를 적층한 것을 2,000Å-3,000Å 정도의 두께로 증착하여 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  9. 제6항에 있어서, 상기 제3 공정 후에, 상기 제1 도전층 상에 제2 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  10. 제9항에 있어서, 상기 제2 절연막은 산화막/질화막/산화막을 적층한 형태로 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  11. 제8항에 있어서, 상기 식각방지층은, 소정의 식각에 대해 상기 제1 및 제2 도전층을 구성하는 물질과는 다른 식각율을 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  12. 제11항에 있어서, 상기 식각방지층은 산화막 및 질화막 중 어느 하나로 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  13. 제11항에 있어서, 상기 식각방지층은 화학기상 증착방식에 의해 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363553B1 (ko) * 2001-01-09 2002-12-05 삼성전자 주식회사 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
KR0183898B1 (ko) * 1996-06-28 1999-04-15 김광호 반도체장치 및 이를 이용한 콘택홀 형성방법
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100470990B1 (ko) * 1997-10-07 2005-07-04 삼성전자주식회사 메모리셀영역과주변로직영역트랜지스터의게이트적층형태가상이한반도체장치의제조방법
US6207505B1 (en) * 1998-03-23 2001-03-27 Texas Instruments-Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
KR100295149B1 (ko) * 1998-03-26 2001-07-12 윤종용 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법
JP3869128B2 (ja) * 1998-09-11 2007-01-17 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6140688A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices Inc. Semiconductor device with self-aligned metal-containing gate
KR100284739B1 (ko) * 1998-09-25 2001-05-02 윤종용 불휘발성메모리장치제조방법
KR100268894B1 (ko) * 1998-09-29 2000-10-16 김영환 플래쉬 메모리 소자의 제조방법
US6316314B1 (en) * 1999-01-26 2001-11-13 Nec Corporation Nonvolatile semiconductor memory device and fabrication method
US6143608A (en) * 1999-03-31 2000-11-07 Advanced Micro Devices, Inc. Barrier layer decreases nitrogen contamination of peripheral gate regions during tunnel oxide nitridation
JP2001230390A (ja) 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体不揮発性記憶装置およびその製造法
KR100379506B1 (ko) 2000-07-19 2003-04-10 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
KR100375232B1 (ko) * 2001-03-20 2003-03-08 삼성전자주식회사 비휘발성 메모리 소자의 제조방법
KR100408414B1 (ko) 2001-06-20 2003-12-06 삼성전자주식회사 반도체 소자 및 그 제조방법
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US20050275058A1 (en) * 2004-05-28 2005-12-15 Leibiger Steven M Method for enhancing field oxide and integrated circuit with enhanced field oxide
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108391A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Semiconductor device
US4326331A (en) * 1979-09-17 1982-04-27 Texas Instruments Incorporated High coupling ratio electrically programmable ROM
NL8003612A (nl) * 1980-06-23 1982-01-18 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
JPS6066444A (ja) * 1983-09-21 1985-04-16 Seiko Epson Corp 半導体装置
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
JPH0256963A (ja) * 1988-08-20 1990-02-26 Fuji Electric Co Ltd Ｍｉｓ型半導体装置
US5026657A (en) * 1990-03-12 1991-06-25 Micron Technology, Inc. Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
JP3015498B2 (ja) * 1991-05-28 2000-03-06 株式会社東芝 不揮発性半導体記憶装置の製造方法
US5284786A (en) * 1992-08-14 1994-02-08 National Semiconductor Corporation Method of making a split floating gate EEPROM cell
TW318961B (ko) * 1994-05-04 1997-11-01 Nippon Precision Circuits
KR100215759B1 (ko) * 1994-12-19 1999-08-16 모리시타 요이치 반도체 장치 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363553B1 (ko) * 2001-01-09 2002-12-05 삼성전자 주식회사 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치

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US5792696A (en) 1998-08-11

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