KR0137694B1 - 펄스 신호 전달 회로 - Google Patents

펄스 신호 전달 회로

Info

Publication number
KR0137694B1
KR0137694B1 KR1019940040572A KR19940040572A KR0137694B1 KR 0137694 B1 KR0137694 B1 KR 0137694B1 KR 1019940040572 A KR1019940040572 A KR 1019940040572A KR 19940040572 A KR19940040572 A KR 19940040572A KR 0137694 B1 KR0137694 B1 KR 0137694B1
Authority
KR
South Korea
Prior art keywords
signal
output terminal
node
input
applying
Prior art date
Application number
KR1019940040572A
Other languages
English (en)
Other versions
KR960027323A (ko
Inventor
이재진
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940040572A priority Critical patent/KR0137694B1/ko
Publication of KR960027323A publication Critical patent/KR960027323A/ko
Application granted granted Critical
Publication of KR0137694B1 publication Critical patent/KR0137694B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

본 발명은 반도체 소자의 펄스 신호 전달회로에 관한 것으로, 입력 펄스폭에 무관하게 일정한 펄스폭을 갖는 출력 펄스폭을 전달하면서 펄스 폭이 긴 경우에는 출력신호의 지연신호가 버퍼회로로 유입되지 못하도록 회로를 구현함으로써, 다이렉트 전류(direct current)를 줄이도록 하였다.

Description

펄스 신호 전달 회로
제1도는 종래의 제1실시예에 따른 펄스 신호 전달 회로의 회로도.
제2도는 종래의 제2실시예에 따른 펄스 신호 전달 회로의 회로도.
제3도는 종래의 제3실시예에 따른 펄스 신호 전달 회로의 회로도.
제4도는 본 발명의 제1실시예에 따른 펄스 신호 전달 회로의 회로도.
제5도는 본 발명의 제2실시예에 따른 펄스 신호 전달 회로의 회로도.
제6도는 본 발명의 제3실시예에 따른 펄스 신호 전달 회로의 회로도.
제7도는 본 발명의 제4실시예에 따른 펄스 신호 전달 회로의 회로도.
*도면의 주요부분에 대한 부호의 설명
101:제1 버퍼회로부102:제2 버퍼회로부
103∼108:신호 지연 회로부
본 발명은 반도체 소자의 펄스신호 전달회로에 관한 것으로, 보다 상세하게는 입력 펄스폭에 무관하게 일정한 펄스폭을 갖는 출력 펄스폭을 전달하면서 다이렉트 전류(direct current)를 방지하도록 한 펄스신호 전달회로에 관한 것이다.
펄스신호 전달회로는 반도체 소자의 외부로부터 입력되는 TTL(Transistor Transistor Logic) 레벨의 신호를 소자 내부에 CMOS(Complementary Metal Oxide Semicondutor) 레벨의 신호로 전달하는 장치로서, TTL 레벨로 입력되는 신호 중에서 2.4V 이상으로 입력되어 고전위를 나타내는 신호인 Vih(input high level voltage)는 소자 내부에 전원전압(Vcc)로 전달되고, 0.8V 이하로 입력되어 저전위를 나타내는 신호인 Vil(input low level voltage)는 소자 내부에 접지전압(Vss)로 전달되게 된다.
제1도는 종래의 제1실시예에 따른 펄스 신호 전달 회로의 회로도로서, 전원전압(Vdd) 및 노드(N2) 사이에 접속된 PMOS트랜지스터(Q1)와, 상기 노드((N2) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q2)와, 상기 PMOS트랜지스터(Q1) 및 상기 NMOS트랜지스터(Q2)의 게이트로 공통으로 인가되는 입력신호(in)와, 전원전압(Vcc) 및 노드(N3) 사이에 접속된 PMOS트랜지스터(Q3)와 상기 노드(N3) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q4)와, 상기 PMOS트랜지스터(Q3) 및 상기 NMOS트랜지스터(Q4)의 게이트에 공통으로 연결된 상기 노드(N2)와, 전원전압(Vcc) 및 노드(N4)사이에 접속된 PMOS트랜지스터(Q5)와, 상기 노드(N4) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q6)와, 상기 PMOS트랜지스터 (Q5) 및 상기 NMOS트랜지스터(Q6)의 게이트에 공통으로 연결된 상기 노드(N3)와, 전원전압(Vdd) 및 노드(N5) 사이에 접속된 PMOS트랜지스터(Q7)와, 상기 노드(N5) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q8)와, 상기 PMOS트랜지스터(Q7) 및 상기 NMOS트랜지스터(Q8)의 게이트에 공통으로 연결된 상기 노드(N4)와, 상기 노드(N5)의 전위를 출력하는 출력단자(out)로 구성되어 있다.
상기 회로는 작은 전류 전달 능력을 갖는 입력신호를 이용하여 큰 로드(load)를 드라이버(drive)하는 경우에 전달 속도를 빠르게 하기 위하여 버퍼 회로로 사용된다.
상기 회로의 동작은 정상 반전게이트의 동작과 동일하다.
상기 입력신호(in)가 고전위에서 저전위로 변하는 경우에 상기 버퍼 회로부(101)는 상기 PMOS트랜지스터(Q1)만 동작하여 상기 노드(N2)를 고전위로 만드는 것이 아니라, 상기 NMOS트랜지스터(Q2)도 구동하여야 하므로 증폭도가 감소한다.
따라서 이러한 단점을 해결하기 위하여 종래의 제2 및 제3실시예에 따른 펄스 신호 전달 회로가 구현되었다.
상기 제2 및 제3실시예에 따른 펄스 신호 전달 회로는 특별히 입력신호가 펄스(pulse) 신호인 경우에 사용하는 회로를 나타낸 것이다.
제2도는 종래의 제2실시예에 따른 펄스 신호 전달 회로의 회로도로서, 전원전압(Vdd) 및 노드(N7) 사이에 접속되며 게이트에 노드(N13)이 연결된 PMOS트랜지스터(Q9)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q10)와, 전원전압(Vdd) 및 노드(N8) 사이에 접속되며 게이트에 상기 노드(N7)가 연결된 PMOS트랜지스터(Q11)와, 상기 노드(N8) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N14)가 연결된 NMOS트랜지스터(Q12)와, 전원전압(Vdd) 및 노드(N9) 사이에 접속되며 게이트에 노드(N15)가 연결된 PMOS트랜지스터(Q13)와, 상기 노드(N9) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N8)가 연결된 NMOS트랜지스터(Q14)와, 전원전압(Vdd) 및 노드(N10) 사이에 접속되며 게이트에 상기 노드(N9)가 연결된 PMOS트랜지스터(Q15)와, 상기 노드(N10) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N16)가 연결된 NMOS트랜지스터(Q16)와, 상기 노드(N10)의 전위를 출력하는 출력단자(out)와, 상기 노드(N10) 및 노드(N11) 사이에 접속된 인버터(G1)와, 상기 노드(N11) 및 노드(N12) 사이에 접속된 인버터(G2)와, 상기 노드(N12) 및 상기 노드(N13) 사이에 접속된 인버터(G3)와, 상기 노드(N13) 및 상기 노드(N14) 사이에 접속된 인버터(G4)와, 상기 노드(N14) 및 상기 노드(N15) 사이에 접속된 인버터(G5)와, 상기 노드 (N15) 및 상기 노드(N16) 사이에 접속된 인버터(G6)로 구성된다.
여기서, 상기 PMOS트랜지스터(Q9)와 NMOS트랜지스터(Q10)는 제1 버퍼회로부(101)를 구성하고, 상기 PMOS트랜지스터(Q11)와 NMOS트랜지스터(Q12)는 제2 버퍼회로부(102)를 구성하며, 상기 인버터(G1, G2)는 신호지연회로부(103)를 구성한다.
상기 입력신호(in)가 저전위에서 고전위로 변하는 경우에 상기 입력신호(in)는 상기 NMOS트랜지스터(Q10)만을 구동하여 상기 노드(N7)를 저전위로 만들고, 상기 노드(N7)의 전위신호에 의해 상기 제2 버퍼 회로부의 PMOS트랜지스터(Q11)가 구동하게 되어 상기 노드(N8)를 고전위로 만든다. 이 경우에 상기 각각의 버퍼회로부의 입력신호는 하나의 트랜지스터만을 구동하므로 신호를 빠르게 증폭시킬수 있다.
그리고 이후에 상기 출력단자(out)로 출력되는 신호는 상기 출력단자 및 노드(N12) 사이에 접속된 신호지연회로부(103)에 의해 지연된 신호를 상기 제1 버퍼회로부(101)의 PMOS트랜지스터(Q9)를 구동하여 제1 출력단(N7)을 고전위로 만들고, 상기 제2 버퍼회로부(102)의 PMOS트랜지스터(Q1)를 구동하여 제2 출력단(N8)을 저전위로 만든다.
제3도는 종래의 제3실시예에 따른 펄스 신호 전달 회로의 회로도로서, 전원전압(Vdd) 및 노드(N18) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 PMOS트랜지스터(Q17)와, 상기 노드(N18) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N24)가 연결된 NMOS트랜지스터(Q18)와, 전원전압(Vdd) 및 노드(N19) 사이에 접속되며 게이트에 노드(N25)가 연결된 PMOS트랜지스터(Q19)와, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N18)이 연결된 NMOS트랜지스터(Q20)와, 전원전압(Vdd) 및 노드(N20) 사이에 접속되며 게이트에 상기 노드(N19)가 연결된 PMOS트랜지스터(Q19)와, 상기 노드(N20) 및 접지전압(Vss) 사이에 접속되며 게이트가 노드(N26)에 연결된 NMOS트랜지스터(Q22)와, 전원전압(Vdd) 및 노드(N21) 사이에 접속되며 게이트에 노드(N27)가 연결된 PMOS트랜지스터(Q23)와, 상기 노드(N21) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N20)이 연결된 NMOS트랜지스터(Q24)와, 상기 노드(N21)의 전위를 출력하는 출력단자(out)와, 상기 노드(N21) 및 노드(N23) 사이에 직렬접속된 인버터(G7,G8)와, 상기 노드(N23) 및 상기 노드(N24) 사이에 접속된 인버터 (G9)와, 상기 노드(N24) 및 상기 노드(N25) 사이에 접속된 인버터(G10)와, 상기 노드(N25) 및 상기 노드 (N26) 사이에 접속된 인버터(G11)와, 상기 노드(N26) 및 상기 노드(N27) 사이에 접속된 인버터(G12)로 구성된다.
여기서, 상기 PMOS트랜지스터(Q17)와 NMOS트랜지스터(Q18)는 제1 버퍼회로부(101)를 구성하고, 상기 PMOS트랜지스터(Q19)와 NMOS트랜지스터(Q20)는 제2 버퍼회로부(102)를 구성하며, 상기 인버터(G7, G8)는 신호지연회로부(104)를 구성한다.
상기 입력신호(in)가 고전위에서 저전위로 변하는 경우에 상기 입력신호(in)는 상기 PMOS트랜지스터(Q17)만을 구동하여 상기 노드(N18)를 고전위로 만들고, 상기 노드(N18)의 전위신호에 의해 상기 제2 버퍼회로부(102)의 NMOS트랜지스터(Q20)가 구동하게 되어 상기 노드(N19)를 저전위로 만든다. 이 경우에도 상기 각각의 버퍼회로부의 입력신호는 하나의 트랜지스터만을 구동하므로 신호를 빠르게 증폭시킬 수 있다.
그리고 이후에 상기 출력단자(out)로 출력되는 신호는 상기 출력단자 및 노드(N21) 사이에 접속된 신호지연회로부(104)에 의해 지연된 신호를 상기 제1 버퍼회로부(101)의 NMOS트랜지스터(Q18)를 구동하여 제1 출력단((N18)을 저전위로 만들고, 상기 제2 버퍼회로부(102)의 PMOS트랜지스터(Q19)를 구동하여 제2 출력단(N19)을 고전위로 만든다.
그런데 종래 제2실시예에 따른 펄스 신호 전달 회로에 있어서, 상기 입력신호(in)의 펄스폭이 작은 경우에는 상기 입력신호(in)로 고전위 신호가 입력된 이후에 상기 입력신호(in)가 저전위로 변하면서 상기 제1 버퍼회로부(101)의 NMOS트랜지스터(Q10)가 턴-오프시킨다. 그리고 상기 출력단(out)에 펄스신호가 전달된 이후에 상기 신호지연회로부(103)를 통하여 일정시간 지연된 신호가 상기 제1 버퍼회로부(101)의 PMOS트랜지스터(Q9)를 구동하여 상기 제1 출력단(N7)을 고전위로 만든다.
한편, 상기 입력신호(in)의 펄스폭이 큰 경우에는 상기 입력신호(in)로 고전위가 입력되어 상기 제1 버퍼회로부(101)의 NMOS트랜지스터(Q10)를 턴-온시킨다. 그리고 상기 NMOS트랜지스터(Q10)가 턴-온되어 있는 동안 상기 출력단(out)으로 펄스 신호가 전달되어 상기 신호지연회로부(103)를 통하여 일정시간 지연된 신호에 의해 상기 제1 버퍼회로부(101)의 PMOS트랜지스터(Q9)가 구동되는 경우 즉, 지연시간이 짧거나 아니면 펄스폭이 긴 경우에는 상기 제1 버퍼회로부(101)의 PMOS트랜지스터(Q9) 및 NMOS트랜지스터(Q10)이 동시에 턴-온된다. 이 경우 접지전압(Vss)로 전류가 흐르게 되어 파워의 손실을 초래하게 된다.
따라서 본 발명의 목적은 입력 펄스폭에 무관하게 일정한 펄스폭을 갖는 출력 펄스폭을 전달하면서 다이렉트 전류(direct current)를 방지하도록 한 펄스 신호 전달회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 펄스신호 전달회로는 펄스폭이 긴 경우에는 출력신호의 지연신호가 버퍼회로로 유입되지 못하도록 회로를 구현하였다.
이하, 본 발명을 첨부한 도면을 참조하여 더 상세히 설명하기로 한다.
제4도는 본 발명의 제1실시예에 따른 펄스신호 전달회로의 회로도로서, 전원전압(Vdd) 및 노드(N29) 사이에 접속되며 게이트에 노드 (N36)이 연결된 PMOS트랜지스터(Q25)와, 상기 노드(N29) 및 노드(N30) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q26)와, 상기 노드(N30) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N36)에 연결된 NMOS트랜지스터(Q27)와, 전원전압(Vdd) 및 노드(N36)에 연결된 NMOS트랜지스터(Q27)와, 전원전압(Vdd) 및 노드(N31) 사이에 접속되며 게이트에 상기 노드(N29)가 연결된 PMOS트랜지스터(Q28)와, 상기 노드(N31) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N37)가 연결된 NMOS트랜지스터(Q29)와, 전원전압(Vdd) 및 노드(N32) 사이에 접속되며 게이트에 노드(N38)가 연결된 PMOS트랜지스터(Q30)와, 상기 노드(N32) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N31)가 연결된 NMOS트랜지스터(Q31)와, 전원전압(Vdd) 및 노드(N33) 사이에 접속되며 게이트에 상기 노드(N32)가 연결된 PMOS트랜지스터(Q32)와, 상기 노드(N33) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N39)가 연결된 NMOS트랜지스터(Q33)와, 상기 노드(N33)의 전위를 출력하는 출력단자(out)와, 상기 노드(N33) 및 노드(N34) 사이에 접속된 인버터(G13)와, 상기 노드(N34) 및 노드(N35) 사이에 접속된 인버터(G14)와, 상기 노드(N35) 및 상기 노드(N36) 사이에 접속된 인버터(G15)와, 상기 노드(N36) 및 상기 노드(N37) 사이에 접속된 인버터(G16)와, 상기 노드(N37) 및 상기 노드(N38) 사이에 접속된 인버터(G17)와, 상기 노드(N38) 및 상기 노드(N39) 사이에 접속된 인버터(G18)로 구성된다.
여기서, 상기 PMOS트랜지스터(Q25)와 NMOS트랜지스터(Q26, Q27)는 제1 버퍼회로부(101)를 구성하고, 상기 PMOS트랜지스터(Q28)와 NMOS트랜지스터(Q29)는 제2 버퍼회로부(102)를 구성하며, 상기 인버터(G13, G14)는 신호회로부(1050를 구성한다.
상기 회로는 종래의 제2실시예에 따른 펄스신호 전달회로에서 상기 노드(N30) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q27)가 추가로 구성된 것이다.
그 동작을 살펴보면, 상기 입력단(in)으로 고전위 펄스신호가 입력되는 경우에 상기 제1 버퍼회로부(101)의 NMOS트랜지스터(Q26)를 구동시켜 상기 제1 출력단(N29)을 저전위로 만든다. 그리고 상기 제1 출력단(N29)의 저전위 신호에 의해 상기 제2 버퍼회로부(102)의 PMOS트랜지스터(Q28)가 턴-온되어 상기 제2 출력단(N31)을 고전위로 만든다. 그리고 상기 제2 출력단(N31)의 고전위는 NMOS트랜지스터(Q31)를 구동시켜 상기 제3 출력단(N32)을 저전위로 만든다. 그리고 상기 제3 출력단(N32)의 저전위는 PMOS트랜지스터(Q32)를 구동시킴으로써, 상기 출력단(N33)의 전위를 고전위로 만든다. 그리고 상기 출력단(N33)의 고전위는 상기 신호지연회로부(105)를 통하여 일정시간 지연된 다음 상기 인버터(G15)를 통해 반전된 저전위의 신호를 상기 노드(N36)로 전달한다. 상기 노드(N36)의 저전위에 의해 상기 NMOS트랜지스터(Q27)는 턴-오프되고 상기 PMOS트랜지스터(Q25)는 턴-온되어 상기 제1 버퍼회로부(101)의 출력단(N29)을 고전위로 만든다. 이 경위에 입력신호(in)가 입력되는 상기 NMOS트랜지스터(Q26)가 턴-오프되므로 상기 제1 버퍼회로부(101)에서의 다이렉드 전류(direct current)는 발생하지 않는다. 이후에 펄스신호가 전달되고 출력단이 대기 상태로 된 경우에 상기 NMOS트랜지스터(Q27)가 턴-온되어 다음 펄스신호(in)가 입력 가능하도록 한다. 이 경우에는 상기 입력신호(in)가 지연시간의 두배보다 작은 경우까지는 펄스신호를 전달할 수 있다.
제5도는 본 발명의 제2실시예에 따른 펄스신호 전달회로의 회로도로서, 전원전압(Vdd) 및 노드(N41) 사이에 접속되며 게이트가 노드(N48)에 연결된 PMOS트랜지스터(Q34)와, 상기 노드(N41) 및 노드(N42) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 PMOS트랜지스터(Q35)와, 상기 노드(N42)및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N48)가 연결된 NMOS트랜지스터(Q36)와, 전원전압(Vdd) 및 노드(N43) 사이에 접속되며 게이트에 노드(N49)가 연결된 PMOS트랜지스터(Q37)와, 상기 노드(N43) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N42)가 연결된 NMOS트랜지스터(Q38)와, 전원전압(Vdd) 및 노드(N44) 사이에 접속되며 게이트에 상기 노드(N43)가 연결된 PMOS트랜지스터(Q39)와, 상기 노드(N44) 및 접지전압(Vss) 사이에 접속되며 게이트가 노드(N50)에 연결된 NMOS트랜지스터(Q40)와, 전원전압(Vdd) 및 노드(N45) 사이에 접속되며 게이트에 노드(N51)가 연결된 PMOS트랜지스터(Q41)와, 상기 노드(N45) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N44)가 연결된 NMOS트랜지스터(Q42)와, 상기 노드(N45)의 전위를 출력하는 출력단자(out)와, 상기 노드(N45) 및 노드(N47) 사이에 직렬접속된 인버터(G19,G20)와, 상기 노드(N47) 및 상기 노드(N48) 사이에 접속된 인버터(G21)와, 상기 노드(N48) 및 상기 노드(N49) 사이에 접속된 인버터(G22)와, 상기 노드(N49) 및 상기 노드(N50)( 사이에 접속된 인버터(G23)와, 상기 노드(N50) 및 상기 노드(N51) 사이에 접속된 인버터(G24)로 구성된다.
여기서, 상기 PMOS트랜지스터(Q34, Q35)와 NMOS트랜지스터(Q36)는 제1 버퍼회로부(101)를 구성하고, 상기 PMOS트랜지스터(Q37)와 NMOS트랜지스터(Q38)는 제2 버퍼회로부(102)를 구성하며, 상기 인버터(G19, G20)는 신호지연회로부(106)를 구성한다.
상기 회로는 종래의 제3실시예에 따른 펄스신호 전달회로에서 전원전압(Vcc) 및 상기 노드(N41) 사이에 접속된 PMOS트랜지스터(Q34)가 추가로 구성된 것이다.
그 동작을 살펴보면, 상기 입력단(in)으로 저전위 펄스신호가 입력되면 상기 제1 버퍼회로부(101)의 PMOS트랜지스터(Q35)를 구동시켜 상기 제1 출력단(N42)을 고전위로 만든다. 그리고 상기 제1 출력단(N42)의 고전위 신호에 의해 상기 제2 버퍼회로부(102)의 NMOS트랜지스터(Q38)가 턴-온되어 상기 제2 출력단(N43)을 저전위로 만든다. 그리고 상기 제2 출력단(N43)의 저전위는 PMOS트랜지스터(Q39)를 구동시켜 상기 제3 출력단(N44)을 고전위로 만든다. 그리고 상기 제3 출력단(N44)의 고전위는 NMOS트랜지스터(Q42)를 구동시킴으로써, 상기 출력단(N45)의 전위를 저전위로 만든다. 그리고 상기 출력단(N45)의 저전위는 상기 신호지연회로부(106)를 통하여 일정시간 지연된 다음 상기 인버터(G21)를 통해 반전된 고전위의 신호를 상기 노드(N48)로 전달한다. 상기 노드(N48)의 고전위에 의해 상기 PMOS트랜지스터(Q34)는 턴-오프되고 상기 NMOS트랜지스터(Q36)는 턴-온되어 상기 제1 버퍼회로부(101)의 출력단(N42)을 저전위로 만든다. 이 경우에 입력신호(in)가 입력되는 상기 PMOS트랜지스터(Q35)가 턴-오프되므로 상기 제1 버퍼회로부(101)에서의 다이렉트 전류(direct current)는 발생하지 않는다. 이후에 펄스신호가 전달되고 출력단이 대기상태로 된 경우에 상기 PMOS트랜지스터(Q34)가 턴-온되어 다음 펄스신호(in)가 입력 가능하도록 한다. 이 경우에는 상기 입력신호(in)가 지연시간의 두배보다 작은 경우까지는 펄스신호를 전달할 수 있다. 제6도는 본 발명의 제3실시예에 따른 펄스신호 전달회로의 회로도로서, 전원전압(Vdd) 및 노드(N54) 사이에 접속되며 게이트에 노드(N58)가 연결된 PMOS트랜지스터(Q44)와, 전원전압(Vdd) 및 상기 노드(N54) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 PMOS트랜지스터(Q43)와, 상기 노드(N54) 및 노드(N53) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q45)와, 상기 노드(N53) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N58)에 연결된 NMOS트랜지스터(Q46)와, 전원전압(Vdd) 및 노드(N55) 사이에 접속되며 게이트에 상기 노드(N54)가 연결된 PMOS트랜지스터(Q47)와, 상기 노드(N55) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N59)가 연결된 NMOS트랜지스터(Q49)와, 상기 노드(N55) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N54)에 연결된 NMOS트랜지스터(Q48)와, 상기 노드(N55)의 전위를 출력하는 출력단자(out)와, 상기 노드(N55) 및 노드(N56) 사이에 접속된 인버터(G25)와, 상기 노드(N56) 및 노드(N57) 사이에 접속된 인버터(G26)와, 상기 노드(N57) 및 상기 노드(N58) 사이에 접속된 인버터(G27)와, 상기 노드(N58) 및 상기 노드(N59) 사이에 접속된 인버터(G28)로 구성된다.
여기서, 상기 PMOS트랜지스터(Q43, Q44)와 NMOS트랜지스터(Q45, Q46)는 제1 버퍼회로부(101)룰 구성하고, 상기 PMOS트랜지스터(Q47)와 NMOS트랜지스터(Q48, Q49)는 제2 버퍼회로부(102)를 구성하며, 상기 인버터(G25, G26)는 신호지연회로부(107)를 구성한다.
그 동작을 살펴보면, 상기 입력단(in)으로 고전위 펄스신호가 입력되는 경우에 상기 제1 버퍼회로부(101)의 NMOS트랜지스터(Q45)를 구동시켜 상기 제1 출력단(N54)을 저전위로 만든다. 그리고 상기 제1 출력단(N54)의 저전위 신호에 의해 상기 제2 버퍼회로부(102)의 PMOS트랜지스터(Q47)를 구동시켜 상기 출력단(N55)의 전위를 고전위로 만든다. 그리고 상기 출력단(N55)의 고전위는 상기 신호지연회로부(107)를 통하여 일정시간 지연된 다음 상기 인버터(G27)를 통해 반전된 저전위의 신호를 상기 노드(N58)로 전달한다. 상기 노드(N58)의 저전위에 의해 상기 NMOS트랜지스터(Q46)는 턴-오프되고 상기 PMOS트랜지스터(Q44)는 턴-온되어 상기 제1 버퍼회로부(101)의 출력단(N54)을 고전위로 만든다. 이 경우에 입력신호(in)가 입력되는 상기 NMOS트랜지스터(Q45)가 턴-오프되므로 상기 제1 버퍼회로부(101)에서의 다이렉트 전류(direct current)는 발생하지 않는다.
제7도는 본 발명의 제4실시예에 따른 펄스신호 전달회로의 회로도로서, 전원전압(Vdd) 및 노드(N61) 사이에 접속되며 게이트가 노드(N67)에 연결된 PMOS트랜지스터(Q50)와, 상기 노드(N61) 및 노드(N62) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 PMOS트랜지스터(Q51)와, 상기 노드가(N62) 및 접지전압(Vss) 사이에 접속되며 게이트에 노드(N67)가 연결된 NMOS트랜지스터(Q53)와, 상기 노드(N62) 및 접지전압(Vss) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q52)와, 전원전압(Vdd) 및 노드(N64) 사이에 접속되며 게이트에 노드(N68)가 연결된 PMOS트랜지스터(Q55)와, 전원전압(Vdd) 및 상기 노드(N64) 사이에 접속되며 게이트가 상기 노드(N62)에 연결된 PMOS트랜지스터(Q54)와, 상기 노드(N64) 및 노드(N63) 사이에 접속되며 게이트가 상기 노드(N62)에 연결된 NMOS트랜지스터(Q56)와, 상기 노드(N63) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N68)에 연결된 NMOS트랜지스터(Q57)와, 상기 노드(N64)의 전위를 출력하는 출력단자(out)와, 상기 노드(N64) 및 노드(N66) 사이에 직렬접속된 인버터(G29,G30)와, 상기 노드(N66) 및 상기 노드(N67) 사이에 접속된 인버터(G31)와, 상기 노드(N67) 및 상기 노드(N68) 사이에 접속된 인버터(G32)로 구성된다.
여기서, 상기 PMOS트랜지스터(Q50, Q51)와 NMOS트랜지스터(Q52, Q53)는 제1 버퍼회로부(101)를 구성하고, 상기 PMOS트랜지스터(Q54,Q55)와 NMOS트랜지스터(Q56, Q57)는 제2 버퍼회로부(102)를 구성하며, 상기 인버터(G29, G30)는 신호지연회로부(108)를 구성한다.
그 동작을 살펴보면, 상기 입력단(in)으로 저전위 펄스신호가 입력되면 상기 제1 버퍼회로부(101)의 PMOS트랜지스터(Q51)를 구동시켜 상기 제1 출력단(N62)을 고전위로 만든다. 그리고 상기 제1 출력단(N62)의 고전위 신호에 의해 상기 제2 버퍼회로부(102)의 NMOS트랜지스터(Q56)가 턴-온되어 상기 출력단(N64)을 저전위로 만든다. 그리고 상기 출력단(N64)의 저전위는 상기 신호지연회로부(108)를 통하여 일정시간 지연된 다음 상기 인버터(G31)를 통해 반전된 고전위의 신호를 상기 노드(N67)로 전달한다. 상기 노드(N67)의 고전위에 의해 상기 PMOS트랜지스터(Q50)는 턴-오프되고 상기 NMOS트랜지스터(Q53)는 턴-온되어 상기 제1 버퍼회로부(101)의 출력단(N62)을 저전위로 만든다. 이 경우에 입력신호(in)가 입력되는 상기 PMOS트랜지스터(Q51)가 턴-오프되므로 상기 제1 버퍼회로부(101)에서의 다이렉트 전류(direct current)는 발생하지 않는다.
이후에 펄스신호가 전달되고 출력단이 대기상태로 된 경우에 상기 PMOS트랜지스터(Q50)가 턴-온되어 다음 펄스신호(in)가 입력 가능하도록 한다. 이 경우에는 상기 입력신호(in)가 지연시간의 두배보다 작은 경우까지는 펄스신호를 전달할 수 있다.
이상에서 설명한 바와 같이 본 발명의 펄스신호 전달회로를 반도체 소자의 내부에 구현하게 되면, 입력 펄스폭에 무관하게 일정한 펄스폭을 갖는 출력 펄스폭을 전달하면서 다이렉트 전류(direct current)를 방지할 수 있는 효과가 있다.

Claims (10)

  1. 고전위 펄스신호를 전달하는 반도체 소자의 펄스신호 전달회로에 있어서, 입력단자로부터 입력되는 신호에 대한 완충된 신호를 출력하는 제1출력단자(N29)와, 상기 제1 출력단자(N29)의 신호를 일정시간 지연시켜 출력하는 신호지연수단(105)과, 전원전압(Vdd) 및 상기 제1 출력단자(N29) 사이에 접속되고 상기 신호지연수단(105)으로부터의 출력신호에 의해 상기 제1 출력단자(N29)로 고전위를 인가하는 제1 신호전달 수단(Q25)과, 상기 제1 출력단자(N29) 및 접지전압(Vss) 사이에 접속되고 상기 입력단자로부터의 입력신호에 의해 상기 제1 출력단자(N29)로 저전위를 인가하는 제2 신호전달 수단(Q26)과, 상기 제2 신호전달 수단(Q26) 및 접지전압(Vss) 사이에 접속되고 상기 신호지연 수단(105)으로부터의 출력신호에 의해 상기 제1 출력단자(N29)로 저전위를 인가하는 제3 신호전달 수단(Q27)과, 전원전압(Vdd) 및 상기 제2 출력단자(N31) 사이에 접속되고 상기 제1 출력단자(N29)에 의해 상기 제2 출력단자(N31)로 고전위를 인가하는 제5 신호전달 수단(Q28)과, 상기 제2 출력단자(N31) 및 접지전압(Vss) 사이에 접속되고 상기 신호지연수단(105)으로부터의 출력신호에 의해 상기 제2 출력단자(N31)로 저전위를 인가하는 제6 신호전달 수단(Q29)을 구비하는 것을 특징으로 하는 펄스신호 전달회로.
  2. 고전위 펄스신호를 전달하는 반도체 소자의 펄스신호 전달회로에 있어서, 입력단자로부터 입력되는 신호에 대한 완충된 신호를 출력하는 제1출력단자(N42)와, 상기 제1 출력단자(N42)의 신호를 일정시간 지연시켜 출력하는 신호지연수단(106)과, 전원전압(Vdd) 및 상기 제1 출력단자(N42) 사이에 접속되고 상기 신호지연수단(106)으로부터의 출력신호에 의해 상기 제1 출력단자(N42)로 고전위를 인가하는 제1 신호전달 수단(Q34)과, 상기 제1 신호전달 수단(Q34)과 상기 제1 출력단자(N42) 사이에 접속되고 상기 입력단자로부터의 입력신호에 의해 상기 제1 출력단자(N42)로 고전위를 인가하는 제1 신호전달 수단(Q35)과, 상기 제1 출력단자(N42) 및 접지전압(Vss) 사이에 접속되고 상기 신호지연 수단(105)으로부터의 출력신호에 의해 상기 제1 출력단자(N42)로 저전위를 인가하는 제3 신호전달 수단(Q36)과, 전원전압(Vdd)과 제2 출력단자(N43) 사이에 접속되고 상기 신호지연수단(106)으로부터의 출력신호에 의해 상기 제2 출력단자(N43)로 고전위를 인가하는 제5 신호전달 수단(Q37)과, 상기 제2 출력단자(N43) 와 접지전압(Vss) 사이에 접속되고 상기 제1 출력단자(N42)에 의해 상기 제2 출력단자(N43)로 저전위를 인가하는 제7 신호전달 수단(Q38)을 구비하는 것을 특징으로 하는 펄스신호 전달회로.
  3. 제1항에 있어서, 상기 제1 및 제5 신호전달수단은 PMOS트랜지스터로 구성되고, 상기 제2와 제3 및 제6 신호전달수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스신호 전달회로.
  4. 제1항에 있어서, 상기 제3 신호전달수단(Q27)은 상기 입력신호의 펄스폭이 긴 경우에 전원전압(Vdd)이 상기 접지전압(Vss)쪽으로 방전되는 것을 방지하도록 한 것을 특징으로 하는 펄스신호 전달회로.
  5. 저전위 펄스신호를 전달하는 반도체 소자의 펄스신호 전달회로에 있어서, 입력단자로부터 입력되는 신호에 대한 완충된 신호를 출력하는 제1 출력단자(N54)와, 상기 제1 출력단자(N54)의 신호를 일정시간 지연시켜 출력하는 신호지연수단(107)과, 전원전압(Vdd) 및 상기 제1 출력단자(N54) 사이에 접속되고 상기 입력 단자로부터의 입력신호에 의해 제1 출력단자(N54)로 고전위를 인가하는 제1 신호전달수단(Q43)과, 전원전압(Vdd) 및 상기 제1 출력단자(N54) 사이에 상기 제1 신호전달수단(Q43)에 대해 병렬로 접속되고 상기 신호지연수단(107)으로부터의 신호에 의해 상기 제1 출력단자(N54)로 고전위를 인가하는 제2 신호전달수단(Q44)과, 상기 제1 출력단자(N54)와 접지전압(Vss) 사이에 접속되고 상기 입력단자로부터의 입력신호에 의해 상기 제1 출력단자(N54)로 저전위를 인가하는 제3 신호전달수단(Q45)과, 상기 제3 신호전달수단(Q45)과 접지전압(Vss) 사이에 접속되고 상기 신호지연수단(107)으로부터의 신호에 의해 상기 제1 출력단자(N54)로 저전위를 인가하는 제4 신호전달수단(Q46)과, 전원전압(Vdd)과 제2 출력단자(N55) 사이에 접속되고 상기 제1 출력단자(N54)의 신호에 의해 상기 제2 출력단자(N55)로 고전위를 인가하는 제5 신호전달수단(Q47)과, 상기 제2 출력단자(N55)와 접지전압(Vss) 사이에 상호 병렬로 접속되고 상기 제1 출력단자(N54) 또는 상기 신호지연수단(107)으로부터의 신호에 의해 상기 제2 출력단자(N55)로 저전위를 인가하는 제6 및 제7 신호전달수단(Q48, Q49)을 구비하는 것을 특징으로 하는 펄스신호 전달회로.
  6. 저전위 펄스신호를 전달하는 반도체 소자의 펄스신호 전달회로에 있어서, 입력단자로부터 입력되는 신호에 대한 완충된 신호를 출력하는 제1 출력단자(N62)와, 상기 제1 출력단자(N62)의 신호를 일정시간 지연시켜 출력하는 신호지연수단(108)과, 전원전압(Vdd)과 상기 제1 출력단자(N62) 사이에 접속되고 상기 신호지연수단(108)으로부터의 신호에 의해 상기 제1 출력단자(N62)로 고전위를 인가하는 제1 신호전달수단(Q50)과, 상기 제8 신호전달수단(Q50)과 상기 제1 출력단자(N62) 사이에 접속되고 상기 입력단자로부터의 입력신호에 의해 상기 제1 출력단자(N62)로 고전위를 인가하는 제9 신호전달수단(Q51)과, 상기 제1 출력단자(N62)와 접지전압(Vss) 사이에 상호 병렬로 접속되고 상기 입력단자로부터의 신호 또는 상기 신호지연수단(108)으로부터의 신호에 의해 상기 제1 출력단자(N62)로 저전위를 인가하는 제10 및 제11 신호전달수단(Q52, Q53)과, 전원전압(Vdd)과 제2 출력단자(N64) 사이에 상호 병렬로 접속되고 상기 제1 출력단자(N62) 또는 상기 신호지연수단(108)으로부터의 신호에 의해 상기 제2 출력단자(N64)로 고전위를 인가하는 제12 및 제 13 신호전달수단(Q54, Q55)과, 상기 제2 출력단자(N64)와 접지전압(Vss) 사이에 접속되고 상기 제1 출력단자(N62)로부터의 신호에 의해 상기 제2 출력단자(N64)로 저전위를 인가하는 제14 신호전달수단(Q56)과, 상기 제14 신호전달수단(Q56)과 접지전압(Vss) 사이에 접속되고 상기 신호지연수단(108)으로부터의 신호에 의해 상기 제2 출력단자(N64)로 저전위를 인가하는 제15 신호전달수단(Q57)을 구비하는 것을 특징으로 하는 펄스신호 전달회로.
  7. 제5항에 있어서, 상기 제1과 제2 및 제5 신호전달수단(Q43, Q44, Q47)은 PMOS트랜지스터로 구성되고, 상기 제3과 제4와 제6 및 제7 신호전달수단(Q45, Q46, Q48, Q49)은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스신호 전달회로.
  8. 제2항에 있어서, 상기 제1과 제4 및 제5 신호전달수단(Q34, Q35, Q37)은 PMOS트랜지스터로 구성되고, 상기 제3 및 제7 신호전달수단(Q36, Q38)은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스신호 전달회로.
  9. 상기 제3 신호전달수단(Q36)은 상기 입력신호의 펄스폭이 긴 경우에 전원전압(Vdd)이 상기 접지전압(Vss)쪽으로 방전되는 것을 방지하도록 한 것을 특징으로 하는 펄스신호 전달회로.
  10. 제6항에 있어서, 상기 제8과 제9와 제12 및 제13 신호전달수단(Q50, Q51, Q54, Q55)은 PMOS트랜지스터로 구성되고, 상기 제10과 제11과 제14 및 제15 신호전달수단(Q52, Q53, Q56, Q57)은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스신호 전달회로.
KR1019940040572A 1994-12-31 1994-12-31 펄스 신호 전달 회로 KR0137694B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940040572A KR0137694B1 (ko) 1994-12-31 1994-12-31 펄스 신호 전달 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940040572A KR0137694B1 (ko) 1994-12-31 1994-12-31 펄스 신호 전달 회로

Publications (2)

Publication Number Publication Date
KR960027323A KR960027323A (ko) 1996-07-22
KR0137694B1 true KR0137694B1 (ko) 1998-06-15

Family

ID=19406209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940040572A KR0137694B1 (ko) 1994-12-31 1994-12-31 펄스 신호 전달 회로

Country Status (1)

Country Link
KR (1) KR0137694B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6659968B2 (ja) * 2017-03-31 2020-03-04 ミツミ電機株式会社 電池パック、二次電池保護集積回路、電池監視モジュール及びデータ読み出し方法

Also Published As

Publication number Publication date
KR960027323A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
KR0120606B1 (ko) 반도체 기억소자의 자동모드 선택 회로
US20090295429A1 (en) Bidirectional buffer circuit and signal level conversion circuit
US5537066A (en) Flip-flop type amplifier circuit
EP0052010B1 (en) Buffer amplifier circuit and address buffer circuit using such buffer amplifier circuit
KR0137694B1 (ko) 펄스 신호 전달 회로
KR0167235B1 (ko) 메모리의 데이타 전송장치
EP0107442B1 (en) Signal input circuit
KR0137993B1 (ko) 신호 전달 회로
KR100311115B1 (ko) 반도체메모리소자의신호입력버퍼
US5926043A (en) Output circuit for a semiconductor device
KR100224768B1 (ko) 외부 데이타의 입력없이 라이트 동작을 수행하는기능을 갖는 반도체 기억장치
KR19990024820A (ko) 반도체장치의 입력버퍼
KR100216407B1 (ko) 데이타 출력 버퍼회로
KR0140474B1 (ko) 데이타 라인 구동회로
US5471160A (en) Sense amplifier including comparator
KR100298436B1 (ko) 데이터출력버퍼
KR100190212B1 (ko) 신호선 절환 회로
KR0144495B1 (ko) 감지 증폭기 전위 인가 장치
KR0152906B1 (ko) 어드레스전송 검출회로
KR100218369B1 (ko) 버스로드용 래치회로
KR0144403B1 (ko) 동기식 기억소자의 버퍼 인에이블 신호 발생장치
KR100332457B1 (ko) 데이터 속도차 보상을 위한 데이터 전송회로
KR960000897B1 (ko) 데이터 출력 버퍼
KR0120602B1 (ko) 반도체 장치의 신호전달회로
KR20020055934A (ko) 파이프 래치 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100126

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee