KR0125300B1 - 디램소자의 리프레쉬 장치 - Google Patents

Abstract

본 발명은 디램소자의 셀들을 일정한 주기로 리프레쉬하는 과정에서 동일한 리프레쉬 주기 내에 노멀 동작이 실행된 셀들을 리프레쉬 동작시에 제외시키도록 하기 위하여, 통상적인 디램소자에 더하여 소자 외부로부터 노멀 동작을 위해 입력된 어드레스 신호를 저장하는 어드레스 메모리 장치와, 상기 어드레스 메모리 장치를 제어하는 어드레스 메모리 제어신호 발생회로와, 반도체 소자의 로오 패스를 전체적으로 제어하는 내부 래스신호를 출력하는 내부 래스신호 발생회로를 구현함으로써, 리프레쉬 동작시 소모되는 전력을 감소시킨 리프레쉬 방법 및 장치에 관한 기술이다.

Description

디램소자의 리프레쉬 장치

제1도는 본 발명에 의한 리프레쉬 장치를 도시한 블록 구성도.

제2도는 본 발명에 의한 내부 래스신호 발생회로의 실시예를 도시한 회로도.

제3도(a) 내지(c)는 본 발명에 의한 어드레스 메모리 제어신호 발생회로의 실시예를 도시한 회로도.

제4도는 본 발명에 의한 어드레스 메모리 장치의 실시예를 도시한 회로도.

제5도는 본 발명에 의한 어드레스 메모리 장치의 동작과 관련된 신호의 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 래스 버퍼 12 : 캐스 버퍼

13 : 어드레스 버퍼 14 : 리프레쉬 검출회로

15 : 내부 어드레스 발생회로

16 : 어드레스 메모리 제어신호 발생회로

17 : 어드레스 메모리 장치

18 : 내부 래스신호 발생회로

23, 24, 25, 26, 27, 28 : 자연소자

29 : 셀

본 발명은 디램(DRAM : Dynamic Random Access Memory)소자의 셀들을 일정한 리프레쉬(refresh)하는 과정에서 소모되는 전력을 감소시키기 위하여, 동일한 리프레쉬 주기 내에 노멀(normal) 동작이 실행된 셀들은 리프레쉬 동작시에 제외시키도록 하는 리프레쉬 장치에 관한 것이다.

본 발명은 리프레쉬 동작을 필요로 하는 모든 반도체 기억소자에 적용될 수 있으며, 씨비알(cbr : cas before ras) 리프레쉬 모드를 이용하는 기억소자에 있어서 더욱 효과적이다.

일반적으로, 디램소자의 씨비알 리프레쉬 동작은 소자 내부에 구현되어 있는 내부 어드레스 발생회로의 어드레스 카운터를 이용하여 일정한 리프레쉬 주기 내에 셀 어레이 블록 내의 모든 셀들의 데이타를 리드하여 비트선 감지증폭기로 재증폭한 다음 재저장하는 과정으로 이루어지며, 상기 리프레쉬 동작이 이루어지는 리프레쉬 주기 동안에 데이타를 소자 외부로 리드(read)하거나 셀에 새로운 데이타를 라이트(write)하는 정상 동작은 리프레쉬 동작과 중복되지 않게 진행된다.

예를 들어, 디램소자 내부에 256 로오(row)와 1K 컬럼(column)으로 이루어진 셀 어레이 블록이 구현되어 있다고 가정하면, 소자 내부의 어드레스 발생회로에서 256(〓28)로오를 선택하는 어드레스 신호가 어드레스 카운터에 의해 순차적으로 출력되어 한 리프레쉬 주기 동안에 256 로오에 접속되어 있는 모든 셀들을 리프레쉬하게 되며, 노멀 동작시는 상기 리프레쉬 동작과 무관하게 소자 외부로부터 입력되는 어드레스 신호에 의해 상기 256 로오 중의 임의의 로오가 선택되고 그에 접속된 셀들이 리프레쉬 동작과 동일한 효과를 얻게 된다.

그러나, 상기와 같이 리프레쉬 동작과 노멀 동작이 무관하게 이루어짐에 따라, 노멀 동작시에 선택된 로오의 셀들이 리프레쉬 과정에서 다시 선택되어 셀 데이타가 중복되는 리프레쉬 효과를 얻게 되는데, 이럴 경우에는 동일한 리프레쉬 주기 내에서 임의의 로오는 재증폭 과정을 중복해서 거치게 되므로 이로 인한 많은 전력 소모가 발생하게 된다.

그러므로, 본 발명에서는 한 리프레쉬 주기 동안에 노멀 동작을 수행한 외부 어드레스 신호를 저장하는 어드레스 메모리 장치를 소자 내부에 구현하여, 노멀 동작 후에 이어지는 리프레쉬 동작에서 리프레쉬하고자 하는 로오를 선택하는 내부 어드레스 신호와 상기 노멀 동작에서의 외부 어드레스 신호가 서로 동일한 경우에는 그에 해당하는 로오는 리프레쉬하지 않도록 하는 데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에서는 통상적인 디램소자에 더하여 소자 외부로부터 노멀 동작을 위해 입력된 어드레스 신호를 저장하는 어드레스 메모리 장치와, 상기 어드레스 메모리 장치의 상태를 제어하는 어드레스 메모리 제어신호 발생회로와, 상기 어드레스 메모리 장치의 출력신호에 의해 제어되어 반도체 소자의 로오 패스(row path)를 전체적으로 제어하는 내부 래스신호(ras_int)를 출력하는 내부 래스신호 발생회로를 포함하고 있다.

제1도는 본 발명에 의한 리프레쉬 장치를 도시한 전체 블럭 구성도로서, 디램소자의 로오 패스를 제어하기 위해 소자 외부로부터 입력되는 래스신호(/ras : row address strobe)를 받아들이는 래스 버퍼(ras buffer) (11)와, 디램소자의 컬럼 패스(column path)를 제어하기 위해 소자 외부로 부터 입력되는 캐스신호(/cas : column address strobe)를 받아들이는 캐스 버퍼(cas buffer) (12)와, 소자 외부로부터 입력되는 어드레스 신호([Add])를 받아들이는 어드레스 버퍼(13)와, 상기 래스 버퍼(11)와 캐스 버퍼(12)의 출력(ras, cas)을 입력으로 하여 리프레쉬 상태를 검출하는 리프레쉬 검출회로(14)와, 상기 리프레쉬 검출회로(14)의 출력(cbr)이 인에이블되면 셀 어레이 블록을 리프레쉬하기 위한 내부 어드레스 신호(Bn)를 출력하는 내부 어드레스 발생회로

(15)와, 노멀 동작시에 입력된 상기 어드레스 버퍼(13)의 출력(An)을 저장하고 있다가 리프레쉬 동작시에 발생되는 내부 어드레스 발생회로(15)의 출력(Bn)과 비교하여 데이타 신호(data)를 출력하는 어드레스 메모리 장치(17)와, 상기 래스 버퍼(11)와 캐스 버퍼(12)와 리프레쉬 검출회로(14)의 출력(ras, cas, cbr)을 입력으로 하여 상기 어드레스 메모리 장치(17)의 동작을 제어하는 신호(reset, write, read)를 출력하는 어드레스 메모리 제어신호 발생회로(16)와, 상기 래스 버퍼(11)와 캐스 버퍼(12)와 어드레스 메모리 장치(17)의 출력(ras, cas, data)을 이용하여 소자 내부의 로오 패스를 제어하는 내부 래스신호(ras_int)를 출력하는 내부 래스신호 발생회로(18)를 포함하고 있다.

제2도는 본 발명에 의한 내부 래스신호 발생회로(18)의 실시예를 도시한 것으로, 래스 버퍼(11)와 캐스 버퍼(12)와 어드레스 메모리 장치(17)의 출력(ras, cas, data)을 이용하여 소자 내부의 로오 패스를 전체적으로 제어하는 내부 래스신호(ras_int)를 출력한다.

그 동작을 설명하면, 노멀 동작시에는 상기 래스 버퍼(11)의 출력(ras)이 출력단(ras_int)에 그대로 전달되어 소자의 노멀 로오 패스 동작을 진행시키고, 씨비알 리프레쉬 동작시는 외부 어드레스 신호(An)와 내부 어드레스 신호(Bn)를 비교한 어드레스 메모리 장치(17)의 출력(data)에 의해 출력단(ras_int)의 로직 상태가 달라지게 된다.

우선, 외부 어드레스 신호(An)와 내부 어드레스 신호(Bn)가 서로 동일하여 어드레스 메모리 장치(17)의 출력(data)이 인에이블된 로우 상태로 출력되면 노드(n1)는 하이 상태를 갖게 되고 이에 따라 노드(n2)는 로우 상태를 갖게 되어 낸드게이트와 인버터를 통해 출력단(ras_int)에는 로우 상태의 신호가 출력되고, 외부 낸드게이트와 인버터를 통해 출력단(ras_int)에는 로우 상태의 신호가 출력되고, 외부 어드레스 신호(An)와 내부 어드레스 신호(Bn)가 서로 동일하지 않아서 어드레스 메모리 장치(17)의 출력(data)이 디스 에이블된 하이 상태로 출력되면 노드(n1)는 로우 상태를 갖게 되고 이에 따라 노드(n2)는 하이 상태를 갖게 되어 출력단(ras_int)에는 래스 버퍼(11)의 출력(ras)이 그대로 전달된다.

즉, 외부 어드레스 신호(An)와 내부 어드레스 신호(Bn)가 동일하지 않아서 내부 래스신호(ras_int)가 래스 버퍼(11)의 출력(ras)과 동일한 로직 상태를 갖게 되면 소자 내부의 로오 패스에 관련된 회로가 동작하여 셀 어레이 블록의 해당 로오가 인에이블되므로 정상적인 리프레쉬 동작이 이루어지고, 외부 어드레스 신호(An)와 내부 어드레스 신호(Bn)가 동일하여 내부 래스신호(ras_int)가 로우 상태를 갖게 되면 소자 내부의 로오 패스에 관련된 회로가 전체적으로 동작하지 않게 되므로 셀 어레이 블록의 해당 로오가 인에이블되지 않아서 정상적인 리프레쉬 동작이 이루어지지 않는다.

제3도(a) 내지 (c)는 본 발명에 의한 어드레스 메모리 제어신호 발생회로의 실시예를 도시한 회로도이다.

제3도(a)는 노멀 동작시에 어드레스 메모리 장치의 셀에 하이 또는 로우 데이타를 라이트하거나 리프레쉬 동작시에 셀에 저장된 데이타를 리드하도록 어드레스 메모리 장치(17)의 동작을 제어하는 리드/라이트 신호(read/write)를 출력하는 회로를 도시한 것으로서, 리드신호 발생부(30)는 상기 래스버퍼(11)로 부터의 래스신호(ras)를 반전시키는 인버터(30a)와, 그 인버터(30a)의 출력신호를 소정시간동안 지연시킨 후 리드신호로서 출력시키는 지연소자(23)를 갖춘다.

그리고, 상기 라이트신호 발생부(40)는 그 지연소자(23)에서 출력되는 신호를 반전시키는 인버터(40a)와, 그 인버터(40a)의 출력신호를 재차 반전시키는 인버터(40b)와, 그 인버터(40b)의 출력신호를 소정시간동안 지연시키는 지연소자(24)와, 상기 인버터(40a)의 출력신호 및 상기 지연소자(24)의 출력신호를 낸드처리하는 낸드게이트(40c)와, 그 낸드게이트(40c)의 출력신호를 반전시켜 라이트신호로서 출력하는 인버터(40d)를 갖추게 된다.

제3도(b)는 버스트 모드(burst mode)로 동작하는 디램소자에서 어드레스 메모리 장치(17)의 전체 셀 데이타를 로우 상태로 리셋시키는 신호(reset)를 출력하는 회로를 도시한 것으로서, 노멀 동작이 진행되는 첫 번째 사이클에 인에이블된 펄스신호로 리셋신호(reset)를 출력하고 한 주기의 리프레쉬 동작이 진행된 후에 다시 첫 번째 노멀 동작 사이클이 시작되면 다시 인에이블된 리셋신호(reset)를 출력하도록 구현한 것이다.

다시 말해서, 리셋신호 발생부는 캐스버퍼(12)로 부터의 캐스신호(cas)를 반전시키는 인버터(50)의 출력신호와 상기 래스버퍼(11)로 부터의 래스신호(ras) 및 인버터(51)에 의해 반전되고 지연소자(25)에 의해 소정시간 지연된 래스신호를 입력받아 낸드처리하는 낸드게이트(52)와, 상기 리프레쉬 검출회로(14)로 부터의 신호(cbr) 및 인버터(53)에 의해 반전되고 지연소자(26)에 의해 소정시간 지연된 상기 신호(cbr)를 입력받아 낸드처리하는 낸드게이트(54)와, 입력단이 상기 낸드게이트(52, 54)의 출력단에 각각 일대일 접속되면서 자신의 출력신호를 상대방의 일 입력단으로 제공하는 복수의 낸드게이트(55, 56)와, 그 낸드게이트(55)의 출력신호 및 인버터(57)와 지연소자(27)를 통과한 상기 낸드게이트(55)의 출력신호를 낸드처리하는 낸드게이트(58)와, 그 낸드게이트(58)의 출력신호를 반전시켜 리셋신호(reset)로서 출력하는 인버터(59)를 갖춘다.

제3도(c)는 제3도(b)에서 와는 다른 방법으로 어드레스 메모리 장치(17)의 셀들을 리셋시키는 신호를 출력하는 회로로서, 내부 어드레스 신호(Bn)가 전체적으로 로직로우 상태를 갖게 되는 경우에만 인에이블 된 리셋신호(reset)를 출력하도록 구현한 것이다. 즉, 한 리프레쉬 주기가 종료되면 자연히 어드레스 메모리 장치(17)의 메모리 셀이 리셋되게 된다.

다시 말해서, 제3도(c)에 도시된 리셋신호 발생부는 복수 개의 내부 어드레스 신호(Bn)를 노어처리하는 노어게이트(60)와, 일 입력단이 그 노어게이트(60)의 출력단에 직접 접속되고 다른 입력단은 인버터(61)와 지연소자(28)를 매개로 상기 노어게이트(60)의 출력단에 접속된 낸드게이트(62)와, 그 낸드게이트(62)의 출력신호를 반전시켜 리셋신호로서 출력시키는 인버터(63)를 갖춘다.

제4도는 본 발명에 의한 어드레스 메모리 장치(17)의 실시예로서, 노멀 동작시에 소자 외부로부터 입력된 어드레스 신호(An)를 저장하고 있다가 리프레쉬 동작시 소자 내부에서 출력된 어드레스 신호(Bn)와 비교하여 내부 래스신호 발생회로의 동작을 제어하는 신호(data)를 출력하는 장치이며, 상기 제3도(a) 내지 (c)에서 설명한 어드레스 메모리 제어신호 발생회로의 출력(write, read, reset)에 의해 그 동작이 제어된다.

여기서, 상기 어드레스 메모리 장치(17)는 소자의 노멀 동작시에 외부 어드레스 신호(An)에 의해 선택된 셀에 하이 상태를 라이트하는 제 1라이트 회로(70)와, 리프레쉬 동작시에 내부 어드레스 신호(Bn)에 의해 선택된 셀의 데이타를 어드레스 메모리 장치의 출력단(data)으로 전달하는 리드 회로(80)와, 리프레쉬 동작시에 선택된 셀의 데이타가 출력단(data)으로 전달되고 난 이후에 셀에 다시 로우 상태를 라이트하는 제 2라이트 회로(75)와, 한 리프레쉬 주기가 끝나면 어드레스 메모리 장치의 모든 셀들을 로우 상태로 리셋시키는 리셋 회로(85)로 이루어져 있다.

그리고, 본 발명에 의한 어드레스 메모리 장치의 셀(29)은 두 개의 반전게이트가 서로 맞물린 래치 구조를 이루고 있다.

상기에서 제 1라이트 회로(70)는 외부 어드레스 신호(An)와 라이트 신호(write)를 낸드처리하는 제 1낸드게이트(70a)와, 게이트가 상기 제 1낸드게이트(70a)의 출력단에 연결되며 전원전위와 셀(29)의 제 1저장노드(s1) 사이에 접속된 PMOS형 트랜지스터(70b)를 포함한다.

또한, 상기 제 2라이트 회로(75)는 내부 어드레스 신호(Bn)와 라이트 신호(write)를 낸드처리하는 제 2낸드게이트(75a)와, 상기 제 2낸드게이트(75a)의 출력을 반전시키는 제 1반전게이트(75b)와, 제 1저장노드(s1)과 접지전위 사이에 접속되며 게이트가 상기 제 1반전게이트(75b)의 출력에 의해 제어되는 제1 NMOS형 트랜지스터(75c)로 이루어진다.

한편, 상기 리드 회로(80)는 내부 어드레스 신호(Bn)와 리드신호(read)를 낸드처리하는 제 3낸드게이트(80a)와, 상기 제 3낸드게이트(80a)의 출력을 반전시키는 제 2반전게이트(80b)와, 셀(29)의 제 2저장노드(s2)와 출력단(data) 사이에 접속되며 게이트가 상기 제 2반전게이트(80b)의 출력에 의해 제어되는 제 2 NMOS형 트랜지스터(80c)를 포함한다.

마지막으로, 상기 리셋 회로(85)는 제 1저장노드(s1)와 접지전위 사이에 접속되며 게이트가 리셋신호(reset)에 의해 제어되는 제3 NMOS형 트랜지스터로 구성된다.

예를 들어, 소자 내부의 셀 어레이 블럭이 256로오를 갖는다면 상기 어드레스 메모리 장치(17)에서 256로오를 선택하는 어드레스 신호를 저장할 수 있는 256개의 셀이 필요하게 된다.

제5도의 출력 파형도를 참조하여 256개의 셀 구조 중의 한 셀의 구성과 그 동작을 설명하기로 한다.

여기서, 제5도에 도시된 출력 파형도는 한 리프레쉬 주기 동안에 노멀 동작과 리프레쉬 동작이 구분되어 진행되는 버스트 모드를 예로 든 것으로, 첫 번째 래그(/ras) 사이클이 진행되는 동안에는 노멀 동작이 이루어지고, 두 번째 래스 사이클이 진행되는 동안에는 씨리알 리프레쉬 동작을 실시하는 경우를 도시한 것이다.

그 동작은 우선, 노멀 동작이 시작되는 시점(t1)에서 래스신호(/ras)가 인에이블되고 일정시간 후에 캐스신호(/cas)가 인에이블되면 곧이어 일정 펄스폭을 갖는 리셋신호(reset)가 발생하여(t2) 상기 어드레스 메모리 장치의 모든 셀들을 로우 상태로 리셋시킨다.

이 때, 내부 어드레스 신호(Bn)와 리드신호(read)에 의해 리드 회로가 동작하여 해당 셀의 데이타가 출력되므로 출력단(data)은 하이 상태로 초기화된다.

상기 리셋신호(data)가 출력된 후에 리드신호(read)가 디스에이블되면 이어서 라이트신호(write)가 발생하여(t3) 소자 외부로부터 입력된 어드레스 신호(An)에 의해 선택된 셀에 하이 상태를 저장하며, 이와 동시에 소자의 노멀 동작을 실행하게 되고 이에 따라 노멀 동작시 선택된 셀 어레이 블록의 셀들은 리프레쉬 되는 효과를 누리게 된다.

노멀 동작이 종료되는 시점(t4)에서 래스신호(/ras)에 의해 지연된 리드신호(read)가 인에이블되면 내부 어드레스 신호(Bn)에 의해 선택된 셀에서는 셀 데이타를 출력단(data)으로 전달하게 된다.

이 때, 선택된 셀이 이전의 노멀 동작시에 선택된 셀이었다면 제 1저장노드(s1)에 하이 상태가 저장되어 있으므로 출력단(data)에는 로우 상태가 출력되고, 이전의 노멀 동작시에 선택되지 않은 셀이있다면 제 1저장노드(s1)에 로우 상태가 유지되어 있으므로 출력단(data)에는 하이 상태가 출력된다.

따라서, 상기 제2도에서 설명한 바와 같이 상기 출력단(data)이 로우 상태를 갖게 되면 리프레쉬 동작시에 내부 래스신호 발생회로(18)에서 디스에이블된 내부 래스신호(ras_int)가 출력되므로 셀 어레이 블럭의 해당 로오에 접속된 셀들은 다시 리프레쉬되지 않고, 상기 출력단(data)이 하이 상태를 갖게 되면 리프레쉬 동작시에 래스신호(ras)가 내부 래스신호(ras_int)로 전달되므로 셀 어레이 블럭의 해당 로오에 접속된 셀들은 리프레쉬된다.

상기 노멀 동작이 종료되고 씨비알 리프레쉬 동작이 진행되면(t5) 캐스신호(/cas)가 래스신호(/ras)에 앞서 인가되고 리프레쉬 검출회로에서는 이를 검출하여 인에이블된 신호(cbr)를 출력한다.

또한, 래스신호(/ras)에 의해 출력되는 리드신호(read)는 래스신호(/ras)가 인에이블된 일정시간 후(t6)에 디스에이블되어 어드레스 메모리 장치(17)의 셀(29)로부터 더 이상 셀 데이타를 리드하지 않는다. 하지만 이전의 내부 어드레스 신호(Bn)에 의해 선택된 셀의 데이타가 리드 회로를 거쳐 미리 출력단(data)으로 전달되어 있으므로, 내부 래스신호 발생회로(18)에서는 이전의 리드 동작 종료시점(t4)에서 리드된 어드레스 메모리 장치(17)의 셀 데이타를 기준으로 하여 내부 래스신호(ras_int)를 출력하게 된다.

상기에서 리드신호(read)가 디스에이블된 일정시간 후에 라이트신호(write)가 일정한 펄스폭을 갖는 인에이블 신호로 출력되어(t7) 어드레스 메모리 장치(17)의 제 2라이트 회로(75)를 동작시키면 리프레쉬한 내부 어드레스 신호(Bn)에 해당하는 어드레스 메모리 셀에 로우 상태가 라이트된다. 그리고, 내부 어드레스 발생회로에서는 상기 리프레쉬 검출회로의 출력(cbr)을 입력받아 새로운 내부 어드레스를 카운팅하게 된다.

상기에서 설명한 과정은 이어지는 리프레쉬 주기에서도 반복적으로 이루어지며, 버스트 모드로 동작하는 경우나 노멀 동작과 리프레쉬 동작이 섞여서 실행되는 분산 모드로 동작하는 경우에 상관없이 모두 적용될 수 있다. 단, 버스트 모드시에 리셋신호 발생회로는 상기 제3도(b)를 사용한다.

이상 제1도내지 제5도를 통해 설명한 본 발명의 리프레쉬 방법 및 그 장치를 사용하게 되면 동일한 리프레쉬 주기에서 중복된 리프레쉬 효과를 갖는 셀들이 존재하지 않고 전체 셀 어레이 블럭이 셀들이 한번씩만 리프레쉬되므로 종래의 리프레쉬 방법에 비해 전력 소모가 크게 줄어드는 효과를 얻게 된다.

Claims (7)

1. 디램소자의 셀 어레이 블럭의 저장된 데이타를 리프레쉬하는 장치에 있어서, 리프레쉬 상태를 검출하는 리프레쉬 검출회로와, 리프레쉬 동작시에 상기 리프레쉬 검출회로의 출력을 입력받아 내부 어드레스 신호를 출력하는 내부 어드레스 발생회로와, 소자 외부로 부터의 노멀 동작용 어드레스 신호를 저장해 두었다가 리프레쉬 동작시 상기 내부 어드레스 발생회로의 출력과 비교한 출력을 발생시키는 어드레스 메모리 장치와, 래스신호와 캐스신호 및 상기 리프레쉬 검출회로로 부터의 신호에 의해 상기 어드레스 메모리 장치의 동작을 제어하는 신호를 출력하는 어드레스 메모리 제어신호 발생회로와, 상기 래스신호와 캐스신호 및 상기 어드레스 메모리 장치의 출력신호에 의해 제어되어 소자의 로오 패스를 전체적으로 제어하는 신호를 출력하는 내부 래스신호 발생회로를 포함하는 것을 특징으로 하는 리프레쉬 장치.
2. 제 1항에 있어서, 상기 내부 래스신호 발생회로는 노멀 동작시 소자 외부로부터 입력된 래스신호(/ras)를 기초로 출력신호를 발생시키고, 리프레쉬 동작시 상기 어드레스 메모리 장치로 부터의 신호를 기초로 출력신호를 발생시키며, 리프레쉬 동작시의 내부 어드레스 신호와 노멀 동작시의 어드레스 신호가 동일하면 상기 내부 래스신호는 출력되지 않고, 내부 어드레스 신호와 노멀 동작시의 어드레스 신호가 동일하지 않으면 상기 내부 래스신호는 상기 래스신호(/ras)에 의해 발생되는 것을 특징으로 하는 디램소자의 리프레쉬 장치.
3. 제 1항에 있어서, 상기 어드레스 메모리 장치는, 제 1저장노드와 제 2저장노드 사이에 두 개의 반전 게이트가 서로 맞물린 래치구조를 이루고 있는 셀과, 소자의 노멀 동작시에 외부 어드레스 신호에 의해 선택된 셀에 하이 상태를 저장하는 제 1라이트 회로와, 리프레쉬 동작시에 내부 어드레스 신호에 의해 선택된 셀의 데이타를 출력시키는 리드 회로와, 리프레쉬 동작시에 선택된 셀의 데이타가 출력단으로 전달되고 난 이후에 셀에 다시 로우 상태를 라이트하는 제 2라이트 회로와, 한 리프레쉬 주기에 한번 모든 셀들을 짧은 시간동안 로우 상태로 리셋시키는 리셋 회로로 구성된 다수 개의 메모리 셀을 포함하는 것을 특징으로 하는 디램소자의 리프레쉬 장치.
4. 제 1항에 있어서, 상기 어드레스 메모리 제어신호 발생회로는, 상기 어드레스 메모리 장치에 데이타를 저장하는 동작을 제어하는 라이트신호 발생부와, 상기 어드레스 메모리 장치에 저장된 데이타를 리드하는 동작을 제어하는 리드신호 발생부와, 상기 리프레쉬 메모리 장치의 셀들을 리셋시키는 리셋신호를 출력하는 리셋신호 발생부를 포함하는 것을 특징으로 하는 디램소자의 리프레쉬 장치.
5. 제 4항에 있어서, 상기 리드신호 발생부는 소자 외부로부터 입력된 래스신호(/ras)와 동일한 위상을 가지며 일정시간 지연된 신호를 출력시키는 것을 특징으로 하는 디램소자의 리프레쉬 장치.
6. 제 1항에 있어서, 상기 라이트신호 발생부는 상기 리드신호 발생부의 출력이 디스에이블된 후에 짧은 시간 동안 인에이블된 펄스신호를 출력시키는 것을 특징으로 하는 디램소자의 리프레쉬 장치.
7. 제 1항에 있어서, 상기 리셋신호 발생부는 한 리프레쉬 주기에 한번 짧은 시간 동안에 인에이블된 펄스신호를 출력시키는 것을 특징으로 하는 디램소자의 리프레쉬 장치.