KR0116472Y1

KR0116472Y1 - 응답속도 가변 디바이스 정합회로

Info

Publication number: KR0116472Y1
Application number: KR92027968U
Authority: KR
Inventors: 김홍성; 홍진표
Original assignee: 정장호; 엘지정보통신 주식회사
Priority date: 1992-12-30
Filing date: 1992-12-30
Publication date: 1998-04-22
Also published as: KR940018286U

Abstract

본 고안은 WAIT나 DTACK 신호가 없는 CPU와 외부 디바이스와의 정합방법에 관한 것으로, 외부 디바이스의 응답속도가 가변인 경우에 적당하도록한 응답속도 가변 디바이스 정합회로에 관한 것이다.

Description

응답속도 가변 디바이스 정합회로

제1도는 본 고안에 따른 응답속도 가변 디바이스 정합회로를 설명하기 위한 도면.

제2도는 본 고안에 따른 응답속도 가변 디바이스 정합회로의 개략 구성도.

제3도는 제2도에 도시된 회로의 동작 타이밍도.

제4도는 제2도에 도시된 회로의 상세 구성도.

제5도는 제2도에 도시된 회로의 동작을 설명하기 위한 파형도.

＊도면의 주요부분에 대한 부호의 설명

1 : CPU 2: 디바이스

3 : 발진부 15 : 클럭(C4i) fail 감지회로

16: 클럭(CK)홀드회로 20 : 시프트레지스터

21,22 : 인버터 23,24 : OR게이트

25 : 카운터

본 고안은 WAIT나 DTACK신호가 없는 CPU와 외부 디바이스와의 정합 방법에 관한 것으로 특히 외부 디바이스가 응답속도가 가변인 것에 적당하도록 한 회로 설계 기술에 관한 것이다.

종래에는 관련 기술이 없어 다른 CPU로 전환하는 경우가 많았다.

이하 본 고안의 실시예를 설명한다.

근래에 들어 1칩 MPU의 사용이 늘고 있는데 이들 중에는 INTEL의 8752BH와 같은 WAIT신호(Motorolar의 DRACK신호)가 없는 억세스(ACCESS)할 때 디바이스에 따라, 혹은 디바이스의 동작 상태에 따라 응답속도가 다른 것이 있는데 디바이스가 데이터를 받거나 보낼 준비가 되지 않았을때 CPU로 보내는 신호이다.

CPU는 이 신호를 받으면 Deuice가 준비될 때까지 기다리게 된다.

그런데 8752BH의 경우 내부에 RAM 및 ROM등을 내장하고 있어 소형화에 상당히 유리한 MPU 이기 때문에 응답속도가 가변인 디바이스와의 원활한 정합이 절실히 요구된다.

그래서 WAIT신호를 대신할만한 회로가 필요하다.

특히 MITEL사의 MT8980이라는 디바이스는 응답속도가 상황에 따라 상당히 불규칙할 뿐아니라, 4MHz의 클락이 공급되지 않으면 영원히 DTACK 신호가 나오지 않게 되고 그렇게 되면 CPU는 WAIT 상태에서 풀릴 수 없게 된다.

이런 상황을 고려하여 클락이 없으면 WAIT 상태로 가지 않도록 보완 회로를 첨부하였다.

제1도와 같이 본 고안의 회로(10)는 CPU(1)와 오실레이터(3)사이에 존재한다.

CPU(1)가 MT8984(2)을 억세스하면 DTACK 신호가 나올 때까지 발진부(3)로부터 CPU(1)에 공급되는 Clock의 공급을 중단시킨다. CPU(1)는 Clock의 공급이 중단되면 현상태를 그대로 유지하고 있어 WAIT 상태와 동일한 결과를 얻는다.

만일 C4i의 공급이 중단되면 영원히 DTACK가 나오지 않을 수 있으므로 C4i의 상태를 감시하여 C4i가 없을 경우 무조건 CPU(1)에 Clock을 공급하여 주고 INT(interupt)신호를 통하여 C4i가 없음을 CPU(1)에 알려준다.

이 회로를 거치게 되면 Clock속도가 본래 발진부(3)에서 온 값의 반으로 줄게 되므로 CPU(1)의 동작속도를 그대로 유지시키기 위하여 발진부(3)의 공진 주파수를 두배로 하여 사용한다.

제2도에서 보는 바와 같이 본 고안 회로(10)는 C4i Fail 감진회로(15)와 CK Hold 회로(16)로 구성된다.

C4i Fail 감진회로(15) C22(22, 1184MHz)을 레퍼런스로 하여 C4i가 한 클락이라도 없으면 C4i Fail과 INT 신호를 발생시킨다.

CK Hold 회로는 C4i Fail 신호가 없을 경우 SEL의 신호가 나오면 CK가 Hold되다가 DTACK 신호가 나오면 다시 정상적으로 CK가 CPU(1)에 공급된다.

만일 C4i Fail 신호가 있을 경우 SEL 신호가 나오더라도 CK를 Hold 시키지 않고 정상적으로 공급한다.

그런데 CK를 Hold시키거나 다시 공급될 때 제5도와 같이 폭이 좁은 신호가 발생하면 CPU가 정상동작을 하지못한다.

이와 같은 상황도 고려하여 CK Hold회로는 설계되었다.

이상에서 설명한 바와 같이, 본 고안은 WAIT나 DTACK 신호가 없는 CPU를 Devece(디바이스)응답 속도에 관계없이 사용할 수 있다.

Claims

C22를 레퍼런스로하여 C4i가 한 클락이라도 없으면 C4i Fail과 INT 신호를 발생시키는 C4i Fail 감지회로부(15), C4i Fail 신호가 없을 경우 SEL 신호가 나오면 CK가 Hold되다가 DTACK 신호가 나오면 다시 정상적으로 CK를 CPU(1)에 공급해 주고 C4i Fail 신호가 있을 경우 SEL 신호가 나오더라도 CK를 Hold시키지 않고 정상적으로 CK를 CPU에 공급해 주는 CK Hold 회로부(16)를 포함하는 것을 특징으로 하는 응답속도 가변 디바이스 정합회로.
제1항에 있어서, 상기 C4i Fail 감지회로부(15)는 시프트 레지스터(20)와 인버터(21)를 구비하는 것을 특징으로 하는 응답속도 가변 디바이스 정합회로.
3. 제1항에 있어서, 상기 CK Hold회로부(16)는 인버터(22), OR 게이트(23,24) 및 카운터(25)를 구비하는 것을 특징으로하는 응답속도 가변 디바이스 정합회로.