JPWO2023162472A5 - - Google Patents
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022027319 | 2022-02-24 | ||
| PCT/JP2022/048627 WO2023162472A1 (ja) | 2022-02-24 | 2022-12-28 | 積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2023162472A1 JPWO2023162472A1 (https=) | 2023-08-31 |
| JPWO2023162472A5 true JPWO2023162472A5 (https=) | 2025-12-17 |
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ID=87765332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024502881A Pending JPWO2023162472A1 (https=) | 2022-02-24 | 2022-12-28 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20250188643A1 (https=) |
| EP (1) | EP4484618A4 (https=) |
| JP (1) | JPWO2023162472A1 (https=) |
| CN (1) | CN118765340A (https=) |
| TW (1) | TW202338959A (https=) |
| WO (1) | WO2023162472A1 (https=) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025057771A1 (ja) * | 2023-09-14 | 2025-03-20 | 学校法人関西学院 | 適切なプロセス量の推定方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6106535B2 (ja) | 2013-06-24 | 2017-04-05 | 昭和電工株式会社 | ＳｉＣ基板の製造方法 |
| CN107002288B (zh) * | 2014-11-18 | 2020-10-16 | 学校法人关西学院 | 碳化硅基板的表面处理方法 |
| EP4012079B1 (en) | 2019-08-06 | 2025-10-15 | Kwansei Gakuin Educational Foundation | Method for producing a sic substrate |
-
2022
- 2022-12-28 WO PCT/JP2022/048627 patent/WO2023162472A1/ja not_active Ceased
- 2022-12-28 EP EP22928987.1A patent/EP4484618A4/en active Pending
- 2022-12-28 US US18/840,885 patent/US20250188643A1/en active Pending
- 2022-12-28 CN CN202280092520.2A patent/CN118765340A/zh active Pending
- 2022-12-28 JP JP2024502881A patent/JPWO2023162472A1/ja active Pending
-
2023
- 2023-02-10 TW TW112104683A patent/TW202338959A/zh unknown
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