WO2023162472A1 - 積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法 - Google Patents

積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法 Download PDF

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忠昭 金子
大地 堂島
晃平 戸田
淳 佐々木
清 小島
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学校法人関西学院
豊田通商株式会社
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Definitions

  • the present invention relates to a method for suppressing the formation of stacking faults, a structure manufactured by the method, and a method for evaluating a work-affected layer.
  • Semiconductor substrates are usually manufactured by slicing ingots of semiconductor materials.
  • a surface layer hereinafter referred to as a work-affected layer
  • crystal strain, cracks, etc. introduced during slicing.
  • SiC silicon carbide
  • multi-stage mechanical grinding and polishing to reduce a work-affected layer and planarize the substrate surface.
  • Patent Document 1 a rough grinding process using abrasive grains such as diamond, a finish grinding process using abrasive grains having a smaller particle size than the abrasive grains used in the rough grinding process, and a mechanical action of the polishing pad and a chemical mechanical polishing (CMP) process in which polishing is performed using both the chemical action of the slurry and the reduction of the process-affected layer and the planarization of the substrate surface.
  • abrasive grains such as diamond
  • CMP chemical mechanical polishing
  • stacking faults are regarded as a cause of voltage anomalies in power devices, and it is necessary to form an epitaxial layer with few stacking faults.
  • a problem to be solved by the present invention is to provide a novel technique capable of suppressing the formation of stacking faults.
  • Another object of the present invention is to provide a novel technique capable of suppressing stacking faults formed during epitaxial growth on a semiconductor substrate.
  • the present invention for solving the above-described problems includes a work-affected layer removing step of removing a work-affected layer of a semiconductor substrate, and a crystal growth step of growing crystals on the surface from which the work-affected layer has been removed. It is a method of suppressing the formation of defects.
  • the work-affected layer removing step is a step of removing a work-affected layer introduced by machining.
  • the process-affected layer removing step is a step of etching the semiconductor substrate.
  • the process-affected layer removing step is a step of removing 1.5 ⁇ m or more from the surface of the semiconductor substrate.
  • the process-affected layer removing step is a step of removing 6.0 ⁇ m or more from the surface of the semiconductor substrate.
  • the semiconductor substrate is silicon carbide.
  • the present invention also relates to a method for evaluating a work-affected layer. That is, the present invention for solving the above-described problems is a method for evaluating a work-affected layer, comprising an evaluation step of evaluating a work-affected layer of a semiconductor substrate based on stacking faults formed during epitaxial growth on the semiconductor substrate. be.
  • the evaluation step includes an etching step of etching a work-affected layer of a semiconductor substrate, a crystal growth step of growing a crystal on the etched surface of the work-affected layer, and the crystal growth step. measuring the density of stacking faults formed during growth.
  • the evaluation step is a step of performing measurements a plurality of times while changing the etching depth.
  • the etching step includes a first etching step of etching to a first etching depth and a second etching step of etching to a second etching depth.
  • the disclosed technique it is possible to provide a novel technique for suppressing the formation of stacking faults. Moreover, according to the disclosed technique, it is possible to provide a novel technique capable of suppressing stacking faults formed during epitaxial growth on a semiconductor substrate.
  • FIG. 4 is an explanatory diagram illustrating a method for suppressing the formation of stacking faults according to the present invention. It is an explanatory view explaining a conventional method. It is explanatory drawing explaining the etching process of an Example and a comparative example. It is an explanatory view explaining a crystal growth process of an example and a comparative example. 6 is a graph showing the relationship between the stacking fault IGSF formed during growth and the etching depth ED in the example and comparative example.
  • the method for suppressing the formation of stacking faults according to the present invention includes, as shown in FIG. and a crystal growth step S20 in which the growth layer 20 is crystal-grown.
  • the present invention can suppress the formation of stacking faults (In-Grown Stacking Faults: IGSF) formed during growth. That is, it is considered that the stacking fault IGSF formed during growth is formed by the work-affected layer 11 remaining on the surface of the semiconductor substrate 10 .
  • stacking faults In-Grown Stacking Faults: IGSF
  • FIG. 2 is a conceptual diagram when the crystal growth step S20 is performed on the surface of the semiconductor substrate 10 on which the work-affected layer 11 remains.
  • FIG. 2 shows stacking faults IGSFs formed during growth from the interface between the semiconductor substrate 10 and the growth layer 20 in the growth layer 20 when the work-affected layer 11 remains.
  • the "work-affected layer” in this specification refers to a layer introduced by machining the surface of the semiconductor substrate 10. Further, whether or not this "work-affected layer” has been removed is determined by epitaxially growing the semiconductor substrate 10 from which the work-affected layer 11 has been removed, and observing the stacking faults IGSFs formed during the growth in this growth layer 20. ⁇ It can be confirmed by evaluation.
  • any commonly used material can be naturally adopted.
  • Semiconductor materials are, by way of example, known group IV materials such as silicon (Si), germanium (Ge), diamond (C).
  • the material of the semiconductor substrate 10 is, for example, a known group IV-IV compound semiconductor material such as silicon carbide (SiC).
  • the material of the semiconductor substrate 10 is known group II-VI compound semiconductors such as zinc oxide (ZnO), zinc sulfide (ZnS), zinc selenide (ZnSe), cadmium sulfide (CdS), and cadmium telluride (CdTe). material.
  • materials of the semiconductor substrate 10 are, for example, boron nitride (BN), gallium arsenide (GaAs), gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), gallium phosphide (GaP), phosphorus Known group III-V compound semiconductor materials such as indium chloride (InP) and indium antimonide (InSb).
  • the material of the semiconductor substrate 10 is, for example, known oxide semiconductor materials such as aluminum oxide ( Al2O3 ) and gallium oxide ( Ga2O3 ) . Note that the semiconductor substrate 10 may have a structure in which known additive atoms used according to the material thereof are appropriately added.
  • compound semiconductors can be exemplified as preferable materials for the semiconductor substrate 10 used in the present invention.
  • compound semiconductors such as single-crystal SiC are classified as materials that are hard and brittle and are extremely difficult to process.
  • the method according to the present invention can suppress the formation of stacking faults IGSFs formed during growth by removing the process-affected layer 11 before growing the growth layer 20 of the compound semiconductor.
  • the work-affected layer removing step S10 is a step of removing the work-affected layer 11 introduced to the surface of the semiconductor substrate 10 by a process involving mechanical processing such as slicing, rough grinding, finish grinding, and chemical mechanical polishing. In other words, this is a step of removing the work-affected layer 11 of the semiconductor substrate 10 and exposing the bulk layer 12 .
  • thermal etching As a method for removing the work-affected layer 11, thermal etching can be employed.
  • thermal etching for example, H2 etching, Si vapor pressure etching, sublimation etching, etc. can be employed.
  • the etching depth ED from the surface of the semiconductor substrate 10 in the process-affected layer removing step S10 varies depending on the depth (thickness) of the process-affected layer 11 introduced into the semiconductor substrate 10, but is preferably 0.5 ⁇ m or more. , more preferably 1.0 ⁇ m or more, still more preferably 1.5 ⁇ m or more, still more preferably 2.0 ⁇ m or more, still more preferably 3.0 ⁇ m or more, still more preferably 4.0 ⁇ m or more , preferably 5.0 ⁇ m or more, more preferably 6.0 ⁇ m or more.
  • the formation of stacking faults IGSF formed during epitaxial growth is suppressed as the etching amount is increased (that is, the etching depth ED is increased). Further, when the work-affected layer 11 is removed and the bulk layer 12 is exposed, the formation of stacking faults IGSFs formed during growth is almost zero. Therefore, the depth of the process-affected layer 11 introduced into the semiconductor substrate 10 can be evaluated by obtaining the etching depth ED at which the formation of stacking faults IGSF formed during growth is almost zero.
  • Crystal growth step S20 The crystal growth step S20 according to the present invention will be described in detail below.
  • the crystal growth step S20 is a step of forming the growth layer 20 by epitaxially growing the surface of the semiconductor substrate 10 from which the work-affected layer 11 has been removed in the work-affected layer removal step S10.
  • PVD method physical vapor deposition
  • CVD method chemical vapor deposition method
  • the density of stacking fault IGSFs formed during growth in the growth layer 20 is preferably 3.0/cm 2 or less, more preferably 2.0/cm 2 or less, and more preferably 1.0. /cm 2 or less, more preferably almost 0/cm 2 .
  • Techniques for measuring the presence and density of stacking faults IGSF formed during growth include the photoluminescence (PL) method, transmission or reflection X-ray topography (XRT), dislocation evaluation by chemical etching, Raman A known technique used for detecting stacking faults SF, such as spectroscopy, can be employed.
  • stacking faults IGSFs formed during epitaxial growth can be suppressed by including the work-affected layer removing step S10 of removing the work-affected layer 11.
  • the work-affected layer removing step S10 is a step of removing the work-affected layer 11 introduced by machining.
  • the work-affected layer removing step S10 is a step of removing the work-affected layer 11 introduced by performing the chemical mechanical polishing step.
  • a semiconductor substrate having a low density of stacking faults IGSF formed during growth can be manufactured by the method of suppressing the formation of stacking faults according to the embodiment. Further, by the method of suppressing the formation of stacking faults according to the embodiment, it is possible to manufacture a semiconductor device with a low density of stacking faults IGSF formed during growth.
  • the semiconductor device includes, for example, a Schottky barrier diode, a junction barrier Schottky diode, a thyristor, a bipolar junction transistor, and a PiN diode.
  • a method for evaluating a work-affected layer according to the present invention includes an evaluation step of evaluating a work-affected layer 11 of a semiconductor substrate 10 based on stacking faults IGSFs formed during growth of the semiconductor substrate 10 .
  • Components that are basically the same as those in the previous embodiment are denoted by the same reference numerals, and descriptions thereof are simplified.
  • a growth layer 20 is formed on a semiconductor substrate 10 to be evaluated, and stacking faults IGSF formed during growth are evaluated to evaluate whether or not the process-affected layer 11 remains in the semiconductor substrate 10. be able to.
  • the evaluation process according to the embodiment includes an etching process for etching the work-affected layer 11 of the semiconductor substrate 10, a crystal growth process for growing a crystal on the etched surface of the work-affected layer 11, and growth in the crystal growth process. measuring the density of stacking fault IGSFs that are formed at times.
  • Methods for measuring the presence and density of stacking fault IGSFs formed during growth in the measurement step S30 include a photoluminescence (PL) method, transmission or reflection X-ray topography (XRT), and chemical etching. Techniques used for detecting known stacking fault SFs, such as dislocation evaluation and Raman spectroscopy, can be employed.
  • the evaluation process according to the embodiment includes a process of performing measurements a plurality of times while changing the etching depth ED. That is, the semiconductor substrate 10 to be evaluated is subjected to an etching process with different etching depths ED, and then subjected to a crystal growth process and a measurement process. By evaluating the correspondence relationship between different etching depths ED and the density of stacking faults IGSF formed during growth in this manner, the depth of the damaged layer 11 remaining in the semiconductor substrate 10 to be evaluated can be obtained.
  • the substrates used in the following examples and comparative examples were cut into a size of 25 mm ⁇ 10 mm from a 4H-SiC wafer after chemical mechanical polishing which was tilted 4 degrees in the ⁇ 11-20> direction.
  • the substrates used in Examples and Comparative Examples were cut from the same CMP-finished wafer.
  • the apparatus used in the following examples and comparative examples is the apparatus described in WO 2021/025085, which accommodates the main container 30, the high-melting-point container 40, and the main-body container 30 and the high-melting-point container 40. and a heating furnace that can be heated so that a temperature gradient is formed. (See Figures 3 and 4).
  • the main container 30 can accommodate the semiconductor substrate 10, and may be configured to generate the vapor pressure of the vapor phase species containing the Si element and the vapor phase species containing the C element in the internal space during heat treatment.
  • the main container 30 is made of a material containing SiC, preferably a material containing polycrystalline SiC.
  • the main container 30 preferably has a form in which SiC is exposed on at least a part of the inner surface of the container.
  • the main container 30 is entirely made of polycrystalline SiC.
  • the vapor pressure of the vapor phase species containing the Si element and the vapor pressure of the vapor phase species containing the C element can be generated in the main container 30 .
  • the environment inside the heat-treated main container 30 is preferably a vapor pressure environment of a mixed system of vapor phase species containing Si element and vapor phase species containing C element.
  • Si, Si 2 , Si 3 , Si 2 C, SiC 2 and SiC can be exemplified as gas phase species containing Si element.
  • Si 2 C, SiC 2 , SiC, and C can be exemplified as gas phase species containing the C element. That is, the SiC-based gas is present in the main container 30 .
  • any structure can be adopted as long as it generates a vapor pressure of gas phase species containing the Si element and gas phase species containing the C element in the internal space during the heat treatment of the main container 30 .
  • a configuration in which polycrystalline SiC is partially exposed on the inner surface, a configuration in which polycrystalline SiC is separately arranged inside the main container 30, or the like can be used.
  • the main container 30 is a fitting container comprising an upper container 31 and a lower container 32 that can be fitted to each other, as shown in FIGS.
  • a minute gap 33 is formed between the fitting portion of the upper container 31 and the lower container 32 , and the inside of the main container 30 can be exhausted (evacuated) through this gap 33 . That is, the inside of the main body container 30 is configured to become a quasi-closed space during evacuation.
  • “Semi-enclosed space” in this specification refers to a space in which the inside of the container can be evacuated, but at least part of the steam generated inside the container can be confined. This quasi-enclosed space can be formed within the container.
  • FIG. 3 is an explanatory diagram for explaining the arrangement when etching the semiconductor substrate 10.
  • Si atoms and Si atoms on the semiconductor substrate 10 side and This is a step of transporting C atoms to the main container 30 side. That is, due to the temperature gradient formed by the heating furnace, at least part of the main container 30 (for example, the bottom surface of the lower container 32) becomes lower in temperature than the semiconductor substrate 10, so that Si atoms and C atoms on the semiconductor substrate 10 side to the main container 30 side.
  • the temperature on the semiconductor substrate 10 side is higher than the temperature on the lower container 32 side. heat so that the temperature difference is used as a driving force to drive Si atoms and C atoms on the semiconductor substrate 10 side. It can be transported to the lower container 32 .
  • a substrate holder for holding the semiconductor substrate 10 may be provided, and the temperature gradient of the heating furnace may be reversed.
  • FIG. 4 is an explanatory view showing the arrangement for epitaxial growth on the semiconductor substrate 10.
  • Si atoms and C atoms on the main container 30 side This is a step of transporting atoms to the semiconductor substrate 10 side. That is, due to the temperature gradient formed by the heating furnace, at least a part of the main container 30 (for example, the top surface of the upper container 31) becomes higher in temperature than the semiconductor substrate 10, so that Si atoms and C atoms on the main container 30 side are heated.
  • a driving force is generated to transport the atoms to the semiconductor substrate 10 side.
  • the temperature on the semiconductor substrate 10 side is lower than that on the upper container 31 side. Heat to high temperature.
  • the Si atoms and C atoms in the upper container 31 are converted into semiconductor atoms by using the temperature difference as a driving force. It can be transported to substrate 10 .
  • a substrate holder for holding the semiconductor substrate 10 may be provided, and the temperature gradient of the heating furnace may be reversed.
  • the high-melting-point container 40 contains a high-melting-point material.
  • C which is a general-purpose heat-resistant member, W, Re, Os, Ta, and Mo, which are high melting point metals, Ta 9 C 8 , HfC, TaC, NbC, ZrC, Ta 2 C, TiC, WC, and MoC, which are carbides, Examples include nitrides HfN, TaN, BN, Ta 2 N, ZrN and TiN, borides HfB 2 , TaB 2 , ZrB 2 , NB 2 , TiB 2 and polycrystalline SiC.
  • the high-melting-point container 40 is a fitting container that includes an upper container 41 and a lower container 42 that can be fitted to each other, similar to the main container 30, and is configured to accommodate the main container 30 therein.
  • a minute gap 43 is formed in the fitting portion of the upper container 41 and the lower container 42 , and the inside of the high-melting-point container 40 can be evacuated (evacuated) through this gap 43 . That is, the interior of the high-melting-point container 40 is configured to become a quasi-closed space during evacuation.
  • the high melting point container 40 has a Si vapor supply source 44 capable of supplying the vapor pressure of gas phase species containing Si element into the high melting point container 40 .
  • the Si vapor supply source 44 may be configured to generate Si vapor in the high melting point container 40 during heat treatment, and solid Si (Si pellets such as single crystal Si pieces and Si powder) and Si compounds can be exemplified. can be done.
  • a layer of a silicided high-melting-point material may be provided inside the high-melting-point container 40 described above.
  • the cut-out semiconductor substrate 10 is accommodated in the main container 30, the main container 30 is further accommodated in the high-melting-point container 40, and the semiconductor substrate is heated to 1800° C. using a heating furnace.
  • the semiconductor substrate 10 that has undergone the crystal growth process is measured by the PL method (incident light: 313 nm, detector: >750 nm). From the PL image of Example 1, no stacking fault IGSF formed during growth was observed. Therefore, it is considered that the density of stacking faults IGSFs formed during growth is 0/cm 2 and that the work-affected layer 11 of the semiconductor substrate 10 has been removed.
  • the cut semiconductor substrate 10 is accommodated in the main container 30, the main container 30 is further accommodated in the high-melting-point container 40, and the semiconductor substrate is heated to 1700° C. using a heating furnace.
  • Crystal growth step In the crystal growth process according to Comparative Example 1, crystal growth was performed under the same conditions as in Example 1.
  • the cut-out semiconductor substrate 10 is accommodated in the main container 30, the main container 30 is further accommodated in the high-melting-point container 40, and the semiconductor substrate is heated to 1700° C. using a heating furnace.
  • Crystal growth step In the crystal growth process of Comparative Example 2, crystal growth was performed under the same conditions as in Example 1.
  • Crystal growth step In the crystal growth process according to Comparative Example 3, crystal growth was performed under the same conditions as in Example 1.
  • FIG. 5 is a graph showing the relationship between the stacking faults IGSF formed during growth and the etching depth ED in the examples and comparative examples.
  • the density of stacking faults IGSFs formed during growth in the semiconductor substrate 10 subjected to the crystal growth process without the etching process was 32/cm 2 .
  • the densities of stacking faults IGSFs formed during growth in the semiconductor substrate 10 subjected to the crystal growth process after the etching process are 13.5/cm 2 , 2.5/cm 2 and 0/cm 2 .
  • the density of stacking faults IGSFs formed during growth decreases as the etching depth increases.
  • Example 1 the density of stacking faults IGSFs formed during growth was 0/cm 2 , but etching to an etching depth ED of 6.0 ⁇ m was excessive.
  • Example 1 In comparison with the results of Example 1 and Comparative Example 1, it can be estimated that if the etching depth ED is 1.5 ⁇ m or more, a grown layer 20 in which no stacking faults IGSF formed during growth is formed can be obtained.
  • the process-affected layer removing step S10 may be a step of removing 1.5 ⁇ m or more from the surface of the semiconductor substrate 10 . Moreover, it is considered that the work-affected layer removing step S10 may be a step of removing 6.0 ⁇ m or more from the surface of the semiconductor substrate 10 .
  • evaluation of the work-affected layer including the evaluation step of evaluating the work-affected layer 11 of the semiconductor substrate 10 based on the stacking fault IGSF formed during the epitaxial growth on the semiconductor substrate 10. It can be grasped as a method.
  • the evaluation process includes an etching process for etching the work-affected layer 11 of the semiconductor substrate 10, a crystal growth process for growing crystals on the etched surface of the work-affected layer 11, and stacking faults formed during growth in the crystal growth process. and a measuring step of measuring the density of the IGSF.
  • the depth of the work-affected layer 11 introduced into the semiconductor substrate 10 can be evaluated by performing measurements a plurality of times while changing the etching depth ED. Specifically, by including a first etching step of etching with a first etching depth and a second etching step of etching with a second etching depth, the depth of the process-affected layer 11 is reduced. can be estimated.
  • Example 1 and Comparative Example 1 it can be estimated that the depth of the work-affected layer 11 introduced into the semiconductor substrate 10 used this time (the wafer used this time) was about 1.5 ⁇ m.
  • the depth of the work-affected layer 11 varies depending on the surface finish and quality of the wafer.

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Abstract

本発明の解決しようとする課題は、積層欠陥の形成を抑制可能な新規の技術を提供することにある。また、本発明の解決しようとする課題は、半導体基板上へのエピタキシャル成長時に形成される積層欠陥を抑制可能な新規の技術を提供することにある。 本発明は、半導体基板１０の加工変質層１１を除去する加工変質層除去工程Ｓ１０と、加工変質層１１を除去した表面に対して結晶成長を行う結晶成長工程Ｓ２０と、を含む、積層欠陥の形成を抑制する方法である。

Description

積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法
　本発明は、積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法、に関する。
　通常、半導体基板は、半導体材料のインゴットをスライスすることで製造される。スライスされた半導体基板の表面には、スライス時に導入された結晶の歪みやクラック等を有する表面層（以下、加工変質層という。）が存在する。デバイス製造の工程において歩留まりを低下させないためには、この加工変質層を除去しつつ基板表面を平坦化する必要がある。
　加工変質層の除去及び平坦化を達成するため、半導体材料の物性に応じて様々な手法が開発されている。例えば、化合物半導体である炭化ケイ素（ＳｉＣ）においては、多段階の機械的な研削や研磨を施すことで、加工変質層の低減及び基板表面の平坦化が行われている。
　特許文献１には、ダイヤモンド等の砥粒を用いた粗研削工程、粗研削工程で用いた砥粒よりも粒径の小さい砥粒を用いた仕上げ研削工程、そして、研磨パッドの機械的な作用とスラリーの化学的な作用を併用して研磨を行う化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程という段階を経て、加工変質層の低減と基板表面の平坦化を行うことが記載されている。
特開２０１５－５７０２号公報
　ところで、半導体装置（デバイス）の信頼性を向上させるためには、半導体基板の上に成長したエピタキシャル層に存在する各種結晶欠陥や積層欠陥（Ｓｔａｃｋｉｎｇ　Ｆａｕｌｔ：ＳＦ）が低密度であることが望ましい。特に、積層欠陥は、パワーデバイスにおける電圧異常の原因として問題視されており、積層欠陥の少ないエピタキシャル層を形成する必要がある。
　本発明の解決しようとする課題は、積層欠陥の形成を抑制可能な新規の技術を提供することにある。
　また、本発明の解決しようとする課題は、半導体基板上へのエピタキシャル成長時に形成される積層欠陥を抑制可能な新規の技術を提供することにある。
　上述した課題を解決する本発明は、半導体基板の加工変質層を除去する加工変質層除去工程と、前記加工変質層を除去した表面に対して結晶成長を行う結晶成長工程と、を含む、積層欠陥の形成を抑制する方法である。
　本発明の好ましい形態では、前記加工変質層除去工程は、機械加工を施すことにより導入された加工変質層を除去する工程である。
　本発明の好ましい形態では、前記加工変質層除去工程は、前記半導体基板をエッチングする工程である。
　本発明の好ましい形態では、前記加工変質層除去工程は、前記半導体基板の表面から１．５μｍ以上を除去する工程である。
　本発明の好ましい形態では、前記加工変質層除去工程は、前記半導体基板の表面から６．０μｍ以上を除去する工程である。
　本発明の好ましい形態では、前記半導体基板は、炭化ケイ素である。
　また、本発明は、加工変質層の評価方法にも関する。すなわち、上述した課題を解決する本発明は、半導体基板上へのエピタキシャル成長時に形成される積層欠陥に基づいて、前記半導体基板の加工変質層を評価する評価工程を含む、加工変質層の評価方法である。
　本発明の好ましい形態では、前記評価工程は、半導体基板の加工変質層をエッチングするエッチング工程と、前記加工変質層をエッチングした表面に対して結晶成長を行う結晶成長工程と、前記結晶成長工程の成長時に形成される積層欠陥の密度を測定する測定工程と、を含む。
　本発明の好ましい形態では、前記評価工程は、エッチング深さを変えて複数回測定を行う工程である。
　本発明の好ましい形態では、前記エッチング工程は、第１のエッチング深さでエッチングする第１のエッチング工程と、第２のエッチング深さでエッチングする第２のエッチング工程と、を含む。
　開示した技術によれば、積層欠陥の形成を抑制する新規の技術を提供することができる。
　また、開示した技術によれば、半導体基板上へのエピタキシャル成長時に形成される積層欠陥を抑制可能な新規の技術を提供することができる。
　他の課題、特徴および利点は、図面および特許請求の範囲と共に取り上げられる際に、以下に記載される発明を実施するための形態を読むことにより明らかになるであろう。
本発明にかかる積層欠陥の形成を抑制する方法を説明する説明図である。 従来法を説明する説明図である。 実施例及び比較例のエッチング工程を説明する説明図である。 実施例及び比較例の結晶成長工程を説明する説明図である。 実施例及び比較例にかかる成長時に形成される積層欠陥ＩＧＳＦとエッチング深さＥＤの関係を示すグラフである。
　以下に添付図面を参照して、この発明にかかる積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法、にかかる好適な実施の形態を詳細に説明する。本発明の技術的範囲は、添付図面に示した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、適宜変更が可能である。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
≪積層欠陥の形成を抑制する方法≫
　本発明にかかる積層欠陥の形成を抑制する方法は、図１に示すように、半導体基板１０の加工変質層１１を除去する加工変質層除去工程Ｓ１０と、加工変質層１１を除去した表面の上に成長層２０を結晶成長させる結晶成長工程Ｓ２０と、を含む。
　本発明は、加工変質層１１を除去する加工変質層除去工程Ｓ１０を含むことにより、成長時に形成される積層欠陥（Ｉｎ－Ｇｒｏｗｎ　Ｓｔａｃｋｉｎｇ　Ｆａｕｌｔ：ＩＧＳＦ）の形成を抑制することができる。すなわち、成長時に形成される積層欠陥ＩＧＳＦは、半導体基板１０の表面に加工変質層１１が残存していることにより形成されるものと考えられる。
　図２は、加工変質層１１が残存している半導体基板１０の表面に対して、結晶成長工程Ｓ２０を施した場合の概念図である。この図２は、加工変質層１１が残存している場合において、成長層２０中に半導体基板１０と成長層２０の界面から成長時に形成される積層欠陥ＩＧＳＦが発生する様子を示している。
　なお、本明細書における「加工変質層」とは、半導体基板１０の表面に対して機械加工を施すことにより導入された層のことをいう。また、この「加工変質層」が除去されたか否かは、加工変質層１１を除去した半導体基板１０に対してエピタキシャル成長を施し、この成長層２０中にある成長時に形成される積層欠陥ＩＧＳＦを観察・評価することで確認することができる。
　半導体基板１０の材料としては、一般的に用いられる材料であれば当然に採用することができる。半導体材料は、例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ダイヤモンド（Ｃ）等の既知のＩＶ族材料である。また、半導体基板１０の材料は、例として、炭化ケイ素（ＳｉＣ）等の既知のＩＶ－ＩＶ族化合物半導体材料である。また、半導体基板１０の材料は、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、テルル化カドミウム（ＣｄＴｅ）等の既知のＩＩ－ＶＩ族化合物半導体材料である。また、半導体基板１０の材料は、例として、窒化ホウ素（ＢＮ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ）等の既知のＩＩＩ－Ｖ族化合物半導体材料である。また、半導体基板１０の材料は、例として、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）等の既知の酸化物半導体材料である。なお、半導体基板１０は、その材料に応じて用いられる既知の添加原子が、適宜添加されている構成であってよい。
　なお、本発明に用いる好ましい半導体基板１０の材料としては、上述した化合物半導体を例示することができる。例えば、単結晶ＳｉＣ等の化合物半導体は、硬脆材料であり極めて加工が難しい材料に分類される。本発明にかかる方法は、化合物半導体の成長層２０の成長前に加工変質層１１を除去することにより、成長時に形成される積層欠陥ＩＧＳＦの形成を抑制でき得る。
＜加工変質層除去工程Ｓ１０＞
　以下、本発明にかかる加工変質層除去工程Ｓ１０について詳細に説明する。
　加工変質層除去工程Ｓ１０は、スライス、粗研削、仕上げ研削、化学機械研磨、等の機械加工が伴う工程により、半導体基板１０の表面に導入された加工変質層１１を除去する工程である。言い換えれば、半導体基板１０の加工変質層１１を除去し、バルク層１２を表出させる工程である。
　化学機械研磨工程後の半導体基板１０に対しても加工変質層除去工程Ｓ１０を施すことで、成長時に形成される積層欠陥ＩＧＳＦの原因となる加工変質層１１を除去することが可能である。
　加工変質層１１を除去する手法としては、熱エッチングを採用することができる。熱エッチングとしては、例として、Ｈ２エッチング、Ｓｉ蒸気圧エッチング、昇華エッチング法等を採用することができる。
　加工変質層除去工程Ｓ１０における半導体基板１０の表面からのエッチング深さＥＤは、半導体基板１０に導入されている加工変質層１１の深さ（厚さ）によって増減するが、好ましくは０．５μｍ以上であり、より好ましくは１．０μｍ以上であり、さらに好ましくは１．５μｍ以上であり、さらに好ましくは２．０μｍ以上であり、さらに好ましくは３．０μｍ以上であり、さらに好ましくは４．０μｍ以上であり、さらに好ましくは５．０μｍ以上であり、さらに好ましくは６．０μｍ以上である。
　加工変質層１１が存在する領域においては、エッチング量を増大させる（すなわち、エッチング深さＥＤが深くなる）ほど、エピタキシャル成長時に形成される積層欠陥ＩＧＳＦの形成が抑制される。また、加工変質層１１が除去され、バルク層１２が表出した状態であれば成長時に形成される積層欠陥ＩＧＳＦの形成がほとんど０となる。そのため、成長時に形成される積層欠陥ＩＧＳＦの形成がほとんど０となるエッチング深さＥＤを求めることにより、半導体基板１０に導入されていた加工変質層１１の深さを評価し得る。
＜結晶成長工程Ｓ２０＞
　以下、本発明にかかる結晶成長工程Ｓ２０について詳細に説明する。
　結晶成長工程Ｓ２０は、加工変質層除去工程Ｓ１０にて加工変質層１１を除去した半導体基板１０の表面に対しエピタキシャル成長を施すにより成長層２０を形成する工程である。
　成長層２０を形成する手法としては、例えば、物理気相成長法（ＰＶＤ法）や化学気相成長法（ＣＶＤ法）等の既知の成膜手法を採用することができる。
　成長層２０における成長時に形成される積層欠陥ＩＧＳＦの密度は、好ましくは３．０個／ｃｍ２以下であり、より好ましくは２．０個／ｃｍ２以下であり、より好ましくは１．０個／ｃｍ２以下であり、より好ましくはほとんど０個／ｃｍ２である。
　成長時に形成される積層欠陥ＩＧＳＦの有無や密度を測定する手法としては、光ルミネセンス（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）法や透過式又は反射式のＸ線トポグラフィー（ＸＲＴ）、化学エッチングによる転位評価、ラマン分光等、既知の積層欠陥ＳＦの検出に用いられる手法を採用することができる。
　本発明にかかる積層欠陥の形成を抑制する方法によれば、加工変質層１１を除去する加工変質層除去工程Ｓ１０を含むことにより、エピタキシャル成長時に形成される積層欠陥ＩＧＳＦを抑制することができる。
　実施の形態にかかる積層欠陥の形成を抑制する方法によれば、加工変質層除去工程Ｓ１０は、機械加工を施すことにより導入された加工変質層１１を除去する工程である。また、加工変質層除去工程Ｓ１０は、化学機械研磨工程を施すことにより導入された加工変質層１１を除去する工程である。
　実施の形態にかかる積層欠陥の形成を抑制する方法により、成長時に形成される積層欠陥ＩＧＳＦが低密度である半導体基板を製造し得る。また、実施の形態にかかる積層欠陥の形成を抑制する方法により、成長時に形成される積層欠陥ＩＧＳＦが低密度な半導体装置を製造し得る。なお、半導体装置は、例として、ショットキー障壁ダイオード、接合型障壁ショットキーダイオード、サイリスター、双極接合型トランジスタ、及び、ＰｉＮダイオードを含む。
≪加工変質層の評価方法≫
　本発明にかかる加工変質層の評価方法は、半導体基板１０の成長時に形成される積層欠陥ＩＧＳＦに基づいて半導体基板１０の加工変質層１１を評価する評価工程を含む。なお、先の実施の形態に示した構成と基本的に同一の構成要素については、同一の符号を付してその説明を簡略化する。
　半導体基板１０と成長層２０の界面に加工変質層１１が存在している場合には、加工変質層１１を起因に成長時に形成される積層欠陥ＩＧＳＦが成長層２０中に発生する（図２参照）。
　そのため、評価対象である半導体基板１０に成長層２０を形成し、成長時に形成される積層欠陥ＩＧＳＦを評価することにより、この半導体基板１０に加工変質層１１が残存していたか否かを評価することができる。
　実施の形態にかかる評価工程は、半導体基板１０の加工変質層１１をエッチングするエッチング工程と、加工変質層１１をエッチングした表面に対して結晶成長を行う結晶成長工程と、この結晶成長工程の成長時に形成される積層欠陥ＩＧＳＦの密度を測定する測定工程と、を含む。
　測定工程Ｓ３０の成長時に形成される積層欠陥ＩＧＳＦの有無や密度を測定する手法としては、光ルミネセンス（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）法や透過式又は反射式のＸ線トポグラフィー（ＸＲＴ）、化学エッチングによる転位評価、ラマン分光等、既知の積層欠陥ＳＦの検出に用いられる手法を採用することができる。
　実施の形態にかかる評価工程は、エッチング深さＥＤを変えて複数回測定を行う工程を含む。すなわち、評価対象である半導体基板１０に対して、異なるエッチング深さＥＤとなるようエッチング工程を施し、次いで、結晶成長工程及び測定工程を施す。このように異なるエッチング深さＥＤと成長時に形成される積層欠陥ＩＧＳＦの密度の対応関係を評価することにより、評価対象である半導体基板１０に残存した加工変質層１１の深さを求め得る。
　以下、実施例及び比較例に基づいて本発明をより具体的に説明する。なお、本発明は以下の内容に制限されるものではない。
　下記の実施例及び比較例で使用した基板は、＜１１－２０＞方向に４度傾斜させた化学機械研磨後の４Ｈ－ＳｉＣウエハから２５ｍｍ×１０ｍｍの大きさに切り出したものを使用した。言い換えれば、実施例及び比較例で使用した基板は、ＣＭＰ仕上げの同一のウエハから切り出されたものを使用した。
　下記の実施例及び比較例で使用した装置は、国際公開第２０２１／０２５０８５号公報に記載された装置であり、本体容器３０と、高融点容器４０と、本体容器３０及び高融点容器４０を収容し温度勾配が形成されるように加熱可能な加熱炉と、を備えるもの使用した。（図３及び図４参照）。
（本体容器３０）
　本体容器３０は、半導体基板１０を収容可能であり、加熱処理時にＳｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を内部空間に発生させる構成であれば良い。例えば、本体容器３０は、ＳｉＣを含む材料で構成されており、好ましくは多結晶ＳｉＣを含む材料で構成されている。また、本体容器３０は、容器内面の少なくとも一部にＳｉＣが露出している形態であることが好ましい。
　図３及び図４に示した実施の形態においては、本体容器３０の全体が多結晶ＳｉＣで構成されている。このような材料で構成された本体容器３０を加熱することで、Ｓｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を本体容器３０内に発生させることができる。
　すなわち、加熱処理された本体容器３０内の環境は、Ｓｉ元素を含む気相種及びＣ元素を含む気相種の混合系の蒸気圧環境となることが望ましい。このＳｉ元素を含む気相種としては、Ｓｉ，Ｓｉ２，Ｓｉ３，Ｓｉ２Ｃ，ＳｉＣ２，ＳｉＣが例示できる。また、Ｃ元素を含む気相種としては、Ｓｉ２Ｃ，ＳｉＣ２，ＳｉＣ，Ｃが例示できる。すなわち、ＳｉＣ系ガスが本体容器３０内に存在している状態となる。
　なお、本体容器３０の加熱処理時に、内部空間にＳｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を発生させる構成であれば、その構造を採用することができる。例えば、内面の一部に多結晶ＳｉＣが露出した構成や、本体容器３０内に別途多結晶ＳｉＣを配置する構成等を示すことができる。
　本体容器３０は、図３及び図４に示すように、互いに嵌合可能な上容器３１と下容器３２とを備える嵌合容器である。上容器３１と下容器３２の嵌合部には、微小な間隙３３が形成されており、この間隙３３から本体容器３０内の排気（真空引き）が可能なよう構成されている。すなわち、排気時に本体容器３０の内部が準閉鎖空間となるよう構成されている。
　本明細書における「準閉鎖空間」とは、容器内の真空引きは可能であるが、容器内に発生した蒸気の少なくとも一部を閉じ込め可能な空間のことをいう。この準閉鎖空間は、容器内に形成することができる。
　図３は、半導体基板１０をエッチングする際の配置を説明する説明図であり、半導体基板１０と本体容器３０との間に設けられた温度差を駆動力として、半導体基板１０側のＳｉ原子及びＣ原子を本体容器３０側へ輸送する工程である。すなわち、加熱炉によって形成される温度勾配により、少なくとも本体容器３０の一部（例えば、下容器３２の底面）が半導体基板１０よりも低温となることで、半導体基板１０側のＳｉ原子及びＣ原子を本体容器３０側へ輸送する駆動力が生まれる。
　より詳細には、半導体基板１０のエッチングを施す表面の温度と、この表面に相対する下容器３２の底面の温度を比較した際に、半導体基板１０側の温度が高く、下容器３２側の温度が低くなるよう加熱する。このように、半導体基板１０と下容器３２との間に温度差を設けた空間を本体容器３０内に形成することで、温度差を駆動力として、半導体基板１０側のＳｉ原子及びＣ原子を下容器３２へ輸送することができる。なお、図示はしていないが、半導体基板１０を保持するための基板保持具を設けていても良いし、加熱炉の温度勾配が反転していても良い。
　図４は、半導体基板１０にエピタキシャル成長する際の配置を示す説明図であり、本体容器３０と半導体基板１０との間に設けられた温度差を駆動力として、本体容器３０側のＳｉ原子及びＣ原子を半導体基板１０側へ輸送する工程である。すなわち、加熱炉によって形成される温度勾配により、少なくとも本体容器３０の一部（例えば、上容器３１の天面）が半導体基板１０よりも高温となることで、本体容器３０側のＳｉ原子及びＣ原子を半導体基板１０側へ輸送する駆動力が生まれる。
　より詳細には、半導体基板１０へエピタキシャル成長を施す表面の温度と、この表面に相対する上容器３１の天面の温度を比較した際に、半導体基板１０側の温度が低く、上容器３１側の温度が高くなるよう加熱する。このように、半導体基板１０と上容器３１との間に温度差を設けた空間を本体容器３０内に形成することで、温度差を駆動力として、上容器３１のＳｉ原子及びＣ原子を半導体基板１０へ輸送することができる。なお、図示はしていないが、半導体基板１０を保持するための基板保持具を設けていても良いし、加熱炉の温度勾配が反転していても良い。
（高融点容器４０）
　高融点容器４０は、高融点材料を含んで構成されている。例えば、汎用耐熱部材であるＣ、高融点金属であるＷ，Ｒｅ，Ｏｓ，Ｔａ，Ｍｏ、炭化物であるＴａ９Ｃ８，ＨｆＣ，ＴａＣ，ＮｂＣ，ＺｒＣ，Ｔａ２Ｃ，ＴｉＣ，ＷＣ，ＭｏＣ、窒化物であるＨｆＮ，ＴａＮ，ＢＮ，Ｔａ２Ｎ，ＺｒＮ，ＴｉＮ、ホウ化物であるＨｆＢ２，ＴａＢ２，ＺｒＢ２，ＮＢ２，ＴｉＢ２，多結晶ＳｉＣ等を例示することができる。
　この高融点容器４０は、本体容器３０と同様に、互いに嵌合可能な上容器４１と下容器４２を備える嵌合容器であり、本体容器３０を収容可能に構成されている。上容器４１と下容器４２の嵌合部には、微小な間隙４３が形成されており、この間隙４３から高融点容器４０内の排気（真空引き）が可能なよう構成されている。すなわち、排気時に高融点容器４０の内部が準閉鎖空間となるよう構成されている。
　高融点容器４０は、高融点容器４０内にＳｉ元素を含む気相種の蒸気圧を供給可能なＳｉ蒸気供給源４４を有している。Ｓｉ蒸気供給源４４は、加熱処理時にＳｉ蒸気を高融点容器４０内に発生させる構成であれば良く、固体のＳｉ（単結晶Ｓｉ片やＳｉ粉末等のＳｉペレット）やＳｉ化合物を例示することができる。例えば、前述した高融点容器４０の内側に、高融点材料をシリサイド化させた層を設けても良い。
　この他にも、加熱処理時に高融点容器４０内にＳｉ元素を含む気相種の蒸気圧が形成される構成であれば採用することができる。
＜実施例１＞
　半導体基板１０の（０００１）面（＝Ｓｉ面）に対し、エッチング深さＥＤが６．０μｍとなるようエッチングを行い、次いで成長量が１４．０μｍとなるよう結晶成長をおこなった。その後、ＰＬ法により成長時に形成される積層欠陥ＩＧＳＦの測定を行った。
（エッチング工程）
　実施例１にかかるエッチング工程は、切り出した半導体基板１０を本体容器３０に収容し、さらに、本体容器３０を高融点容器４０に収容し、加熱炉を用いて１８００℃に加熱することで、半導体基板１０の（０００１）面（＝Ｓｉ面）を６．０μｍエッチングした（図３参照）。
（結晶成長工程）
　実施例１にかかる結晶成長工程は、エッチング工程を経た半導体基板１０を本体容器３０に収容し、さらに、本体容器３０を高融点容器４０に収容し、加熱炉を用いて１８００℃に加熱することで、半導体基板１０の（０００１）面（＝Ｓｉ面）に１４．０μｍ結晶成長した（図４参照）。
（測定工程）
　実施例１にかかる測定工程は、結晶成長工程を経た半導体基板１０に対し、ＰＬ法（入射光:３１３ｎｍ、検出器:＞７５０ｎｍ）により測定を行った。この実施例１のＰＬ画像からは成長時に形成される積層欠陥ＩＧＳＦは観測されなかった。そのため、成長時に形成される積層欠陥ＩＧＳＦの密度は０個／ｃｍ２であり、半導体基板１０の加工変質層１１は除去されたいたと考えられる。
＜比較例１＞
　実施例１と同じウエハから切り出した半導体基板１０の（０００１）面（＝Ｓｉ面）に対し、エッチング深さＥＤが１．３μｍとなるようエッチングを行い、次いで成長量が１４．０μｍとなるよう結晶成長をおこなった。その後、ＰＬ法により成長時に形成される積層欠陥ＩＧＳＦの測定を行った。
（エッチング工程）
　比較例１にかかるエッチング工程は、切り出した半導体基板１０を本体容器３０に収容し、さらに、本体容器３０を高融点容器４０に収容し、加熱炉を用いて１７００℃に加熱することで、半導体基板１０の（０００１）面（＝Ｓｉ面）を１．３μｍエッチングした。
（結晶成長工程）
　比較例１にかかる結晶成長工程は、実施例１と同様の条件で結晶成長を行った。
（測定工程）
　比較例１にかかる測定工程は、実施例１と同様の条件でＰＬ法による測定を行った。この比較例１のＰＬ画像から得られる成長時に形成される積層欠陥ＩＧＳＦの密度は２．５個／ｃｍ２であった。
＜比較例２＞
　実施例１と同じウエハから切り出した半導体基板１０の（０００１）面（＝Ｓｉ面）に対し、エッチング深さＥＤが０．６μｍとなるようエッチングを行い、次いで成長量が１４．０μｍとなるよう結晶成長をおこなった。その後、ＰＬ法により成長時に形成される積層欠陥ＩＧＳＦの測定を行った。
（エッチング工程）
　比較例２にかかるエッチング工程は、切り出した半導体基板１０を本体容器３０に収容し、さらに、本体容器３０を高融点容器４０に収容し、加熱炉を用いて１７００℃に加熱することで、半導体基板１０の（０００１）面（＝Ｓｉ面）を０．６μｍエッチングした。
（結晶成長工程）
　比較例２にかかる結晶成長工程は、実施例１と同様の条件で結晶成長を行った。
（測定工程）
　比較例２にかかる測定工程は、実施例１と同様の条件でＰＬ法による測定を行った。この比較例２のＰＬ画像から得られる成長時に形成される積層欠陥ＩＧＳＦの密度は１３．５個／ｃｍ２であった。
＜比較例３＞
　実施例１と同じウエハから切り出した半導体基板１０の（０００１）面（＝Ｓｉ面）に対し、成長量が１４．０μｍとなるよう結晶成長をおこなった。すなわち、エッチングは行わずＣＭＰ仕上げの表面に対して結晶成長を行った。その後、ＰＬ法により成長時に形成される積層欠陥ＩＧＳＦの測定を行った。
（結晶成長工程）
　比較例３にかかる結晶成長工程は、実施例１と同様の条件で結晶成長を行った。
（測定工程）
　比較例３にかかる測定工程は、実施例１と同様の条件でＰＬ法による測定を行った。この比較例３のＰＬ画像から得られる成長時に形成される積層欠陥ＩＧＳＦの密度は３２．０個／ｃｍ２であった。
　図５は、実施例及び比較例にかかる成長時に形成される積層欠陥ＩＧＳＦとエッチング深さＥＤの関係を示すグラフである
　図５に示す通り、エッチング工程を経ずに結晶成長工程を行った半導体基板１０における成長時に形成される積層欠陥ＩＧＳＦの密度は、３２個／ｃｍ２であった。一方、エッチング工程後に結晶成長工程を行った半導体基板１０における成長時に形成される積層欠陥ＩＧＳＦの密度は、１３．５個／ｃｍ２、２．５個／ｃｍ２、及び０個／ｃｍ２と、エッチング深さが深くなるにつれて、成長時に形成される積層欠陥ＩＧＳＦの密度が低くなることが明らかとなった。
　実施例１は、成長時に形成される積層欠陥ＩＧＳＦの密度が０個／ｃｍ２となったが、エッチング深さＥＤが６．０μｍとなるまでエッチングに供することは、過剰であったと考えられる。
　実施例１と比較例１の結果と照らし合わせれば、エッチング深さＥＤが１．５μｍ以上であれば、成長時に形成される積層欠陥ＩＧＳＦが形成しない成長層２０が得られると推定できる。
　実施例及び比較例によれば、加工変質層除去工程Ｓ１０は、半導体基板１０の表面から１．５μｍ以上を除去する工程であればよいと考えられる。また、加工変質層除去工程Ｓ１０は、半導体基板１０の表面から６．０μｍ以上を除去する工程であればよいと考えられる。
　また、実施例及び比較例によれば、半導体基板１０上へのエピタキシャル成長時に形成される積層欠陥ＩＧＳＦに基づいて、半導体基板１０の加工変質層１１を評価する評価工程を含む、加工変質層の評価方法であると把握することができる。
　評価工程は、半導体基板１０の加工変質層１１をエッチングするエッチング工程と、加工変質層１１をエッチングした表面に対して結晶成長を行う結晶成長工程と、結晶成長工程の成長時に形成される積層欠陥ＩＧＳＦの密度を測定する測定工程と、を含み得る。
　評価工程は、エッチング深さＥＤを変えて複数回測定を行うことで、半導体基板１０に導入された加工変質層１１の深さを評価することができる。具体的には、第１のエッチング深さでエッチングする第１のエッチング工程と、第２のエッチング深さでエッチングする第２のエッチング工程と、を含むことで、加工変質層１１の深さを推定し得る。
　すなわち、実施例１及び比較例１の結果から、今回使用した半導体基板１０（今回使用したウエハ）に導入されていた加工変質層１１の深さは、１．５μｍ程度であると推定できる。なお、加工変質層１１の深さは、ウエハの表面仕上げや品質によりバラツキがある。
　１０　半導体基板
　１１　加工変質層
　１２　バルク層
　２０　成長層
　３０　本体容器
　３１　上容器
　３２　下容器
　３３　間隙
　４０　高融点容器
　４１　上容器
　４２　下容器
　４３　間隙
　４４　Ｓｉ蒸気供給源
　Ｓ１０　加工変質層除去工程
　Ｓ２０　結晶成長工程
　ＥＤ　エッチング深さ
　ＩＧＳＦ　成長時に形成される積層欠陥

Claims (12)

  1. 　半導体基板の加工変質層を除去する加工変質層除去工程と、
    　前記加工変質層を除去した表面に対して結晶成長を行う結晶成長工程と、を含む、積層欠陥の形成を抑制する方法。
  2. 　前記加工変質層除去工程は、機械加工を施すことにより導入された加工変質層を除去する工程である、請求項１に記載の前記方法。
  3. 　前記加工変質層除去工程は、前記半導体基板をエッチングする工程である、請求項１又は請求項２に記載の前記方法。
  4. 　前記加工変質層除去工程は、前記半導体基板の表面から１．５μｍ以上を除去する工程である、請求項１～３の何れか一項に記載の前記方法。
  5. 　前記加工変質層除去工程は、前記半導体基板の表面から６．０μｍ以上を除去する工程である、請求項１～３の何れか一項に記載の前記方法。
  6. 　前記半導体基板は、炭化ケイ素である、請求項１～５の何れか一項に記載の前記方法。
  7. 　請求項１～６に記載の方法により製造された、半導体基板。
  8. 　請求項７に記載の半導体基板を用いて製造された、半導体装置。
  9. 　半導体基板上へのエピタキシャル成長時に形成される積層欠陥に基づいて前記半導体基板の加工変質層を評価する評価工程を含む、加工変質層の評価方法。
  10. 　前記評価工程は、半導体基板の加工変質層をエッチングするエッチング工程と、
    　前記加工変質層をエッチングした表面に対して結晶成長を行う結晶成長工程と、
    　前記結晶成長工程の成長時に形成される積層欠陥の密度を測定する測定工程と、を含む、請求項９に記載の前記方法。
  11. 　前記評価工程は、エッチング深さを変えて複数回測定を行う工程である、請求項１０に記載の前記方法。
  12. 　前記エッチング工程は、第１のエッチング深さでエッチングする第１のエッチング工程と、第２のエッチング深さでエッチングする第２のエッチング工程と、を含む、請求項１０に記載の前記方法。

     
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