JPWO2021019877A1 - 電子部品装置を製造する方法 - Google Patents

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Abstract

対向する2つの主面を有する封止層と電子部品と接続部とを備える封止構造体であって、接続部が封止層の一方の主面である回路面に露出している、封止構造体を準備する工程と、対向する2つの主面を有する再配線部と複数のバンプとを備える再配線構造体を準備する工程と、封止構造体と再配線構造体とを、回路面と複数のバンプとが対向する向きで、絶縁性接着層を介在させながら接着し、それにより封止構造体と再配線構造体とが接続する工程とを備える、電子部品装置を製造する方法が開示される。

Description

本発明は、電子部品装置を製造する方法、及び電子部品装置に関する。
複数の半導体チップを有する半導体パッケージを製造する方法として、キャリア基板上に半導体チップを配列し、半導体チップを封止した後、キャリア基板を剥離する方法が知られている(例えば、特許文献1)。この方法では、キャリア基板の剥離に続いて、半導体チップに接続された再配線が形成される。
米国特許出願公開第2018/0366407号明細書
本発明の一側面は、微細な再配線を有する電子部品装置を製造する場合であっても、歩留まりの低下を抑制しながら効率的な電子部品装置の製造を可能にする方法を提供する。
本発明の一側面は、対向する2つの主面を有する封止層と前記封止層内に封止された電子部品と前記電子部品に接続された接続部とを備える封止構造体であって、前記接続部が前記封止層の一方の主面である回路面に露出している、封止構造体を準備する工程と、対向する2つの主面を有する再配線部と前記再配線部の一方の主面上に設けられた複数のバンプとを備える再配線構造体であって、前記再配線部が前記複数のバンプに接続された再配線、及び絶縁層を含む、再配線構造体を準備する工程と、前記封止構造体と前記再配線構造体とを、前記回路面と前記複数のバンプとが対向する向きで、絶縁性接着層を介在させながら、前記接続部と前記複数のバンプのうち少なくとも一部とが接続されるように接着し、それにより前記封止構造体と前記再配線構造体とが接続された電子部品装置を形成する工程と、を備える、電子部品装置を製造する方法に関する。
本発明の別の一側面は、前記封止構造体と、前記再配線構造体と、前記絶縁性接着層とを備える電子部品装置に関する。前記封止構造体と前記再配線構造体とが、前記回路面と前記バンプとが対向する向きで、前記絶縁性接着層を介在させながら、前記接続部と前記複数のバンプのうち少なくとも一部とが接続されるように接着され、それにより前記封止構造体と前記再配線構造体とが接続されている。
本発明の一側面に係る方法では、封止層内に封止された電子部品を有する封止構造体と、再配線を有する再配線構造体とが別々に準備される。そのため、封止層内に封止された電子部品を含む構造体上に、電子部品との接続を確保しながら再配線を形成する場合よりも、微細な再配線を高い精度で形成し易い。また、封止構造体及び再配線構造体の良品を選別して電子部品装置を製造することができるため、歩留まりの点でも優れる。
電子部品装置を製造する方法の一実施形態を示す工程図である。 電子部品装置を製造する方法の一実施形態を示す工程図である。 電子部品装置を製造する方法の一実施形態を示す工程図である。 電子部品装置を製造する方法の一実施形態を示す工程図である。 電子部品装置を製造する方法の一実施形態を示す工程図である。
以下、本発明のいくつかの実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。
図1、図2、図3、図4及び図5は、ICチップ、及びチップ型の受動部品を含む複数の電子部品を備える電子部品装置を製造する方法の一実施形態を示す工程図である。図1〜5に例示される方法は、対向する2つの主面を有する封止層5と封止層5内に封止された電子部品(ICチップ41A,42A及びチップ型の受動部品31,32)と電子部品に接続された接続部(バンプ41B,42B,及び導電パターン21,22)とを備える封止構造体50であって、接続部(バンプ41B,42B,及び導電パターン21,22)が封止層5の一方の主面である平坦な回路面CSに露出している、封止構造体50を準備する工程(図1、2)と、対向する2つの主面を有する再配線部6と再配線部6の一方の主面6S上に設けられた複数のバンプ63とを備え、キャリア基材1B上に固定された再配線構造体60を準備する工程(図3)と、封止構造体50と再配線構造体60とを、回路面CSとバンプ63とが対向する向きで、絶縁性接着層70を介在させながら接着し、それにより封止構造体50と再配線構造体60とを接続する工程(図4の(i)及び(j))と、再配線構造体60に接続された封止構造体50の外表面のうち絶縁性接着層70と接していない部分を覆う導電性のシールド膜23を形成する工程(図4の(k))と、封止構造体50に接続された再配線構造体60からキャリア基材1Bを剥離する工程(図5の(l))とから主として構成される。
図1及び2は、封止構造体50を準備する工程の一例を示す。この例ではまず、図1の(a)に示される複合キャリア基材1Aが準備される。複合キャリア基材1Aは、支持体11、仮固定材層13、及び硬化性の接着層15を備える。支持体11上に仮固定材層13及び接着層15がこの順に積層されている。
支持体11は、電子部品を支持可能な程度の強度及び剛性を有していればよく、その材質は特に限定されない。例えば、支持体11が、シリコンウェハ、ガラス板、又はステンレス鋼板であってもよい。支持体11の厚さは、特に制限されないが、例えば200〜2000μmであってもよい。仮固定材層13の接着層15側の面上、又は、支持体11の仮固定材層13側の面上に、電子部品の位置決めのためのアライメントマーク25が設けられてもよい。アライメントマーク25は、金属、樹脂等の任意の材料を用いて形成することができる。アライメントマーク25が設けられる場合、仮固定材層13及び/又は接着層15が、アライメントマーク25を視認可能な程度に透明であってもよい。
接着層15は、硬化後、被着体に不可逆的に接着する硬化性接着剤を含む。接着層15の厚さは、例えば1〜50μmであってもよい。接着層15を形成する硬化性接着剤を、半導体用接着剤として知られるものから選択してもよい(例えば、国際公開第2017/073630号、及び特許第3117971号公報参照)。
接着層15を形成する硬化性接着剤は、例えば、熱硬化性樹脂及びその硬化剤を含有する。熱硬化性樹脂は、加熱により架橋構造を形成し得る化合物である。熱硬化性樹脂は10000以下の分子量を有していてもよい。熱硬化性樹脂の例としては、エポキシ樹脂、及びアクリル樹脂が挙げられる。硬化剤は、熱硬化性樹脂と反応して、熱硬化性樹脂とともに架橋構造を形成する化合物である。硬化剤としては、例えば、フェノール樹脂系硬化剤、酸無水物系硬化剤、アミン系硬化剤、イミダゾール系硬化剤、ホスフィン系硬化剤、アゾ化合物及び有機過酸化物が挙げられる。硬化性接着剤が、熱可塑性樹脂、フィラー(例えばシリカ)等のその他の成分を更に含有してもよい。
仮固定材層13は、硬化後の接着層15から剥離できる程度の剥離性を有する。仮固定材層13の厚さは、例えば1〜100μmであってもよい。仮固定材層13を形成する材料は、電子部品装置の製造において、仮固定又は仮接着の目的で用いられている材料から選択することができる(例えば、国際公開第2017/057355号参照)。
複合キャリア基材1Aは、例えば、支持体11上に仮固定材層13、及び接着層15を順に形成する方法によって得ることができる。フィルム状の仮固定材層13及び接着層15(接着剤フィルム)をそれぞれ準備し、熱圧着によりこれらを順に積層してもよい。このとき、気泡の巻き込み防止の観点から減圧下でフィルム状の仮固定材層13及び接着層15を積層してもよい。あるいは、仮固定材層13及び接着層15を有する積層フィルムを予め作製し、その積層フィルムを複合キャリア基材1A上に積層してもよい。
図1の(a)は、準備した複合キャリア基材1Aの接着層15上に、導電パターンを形成するための導電体前駆体21a,22aを配置する工程を示す。導電体前駆体21a,22aのパターンは、後述の受動部品が接続される接続部を形成する部分を含む。導電体前駆体21a,22aは、例えば、スクリーン印刷のような印刷法によって接着層15上に配置することができる。
導電体前駆体21a,22aは、加熱により硬化し、導電体を形成するものであってもよく、当業者に通常用いられている導電体前駆体から任意に選択できる。例えば、導電体前駆体21a,22aが各種金属粒子又はカーボン粒子のような導電性粒子を含む硬化性の導電性ペーストであってもよい。導電性ペーストが、遷移的液相焼結が可能な金属粒子を含む遷移的液相焼結型金属接着剤であってもよい。遷移的液相焼結型金属接着剤の焼結により、複数の金属粒子同士が融合し、それにより金属焼結体を含む導電体が形成される。ここで、「遷移的液相焼結」(Transient Liquid Phase Sintering)とは、TLPSとも称され、一般に、低融点金属の粒子界面における加熱による液相への転移と、形成された液相への高融点金属の反応拡散により進行する焼結をいう。遷移的液相焼結によれば、形成される金属焼結体の融点が、焼結のための加熱温度を上回ることができる。低温の加熱で接続部としての導電体性を形成すると、仮固定材層13を接着層15から特に容易に剥離できる傾向がある。
遷移的液相焼結が可能な複数の金属粒子は、高融点の金属と低融点の金属との組み合わせを含んでいてもよい。複数の金属粒子が、高融点の金属粒子を含む第1の金属粒子及び低融点の金属を含む第2の金属粒子を別々に含んでいてもよいし、高融点の金属及び低融点の金属が1個の金属粒子中に含まれていてもよい。
導電体前駆体が遷移的液相焼結が可能な複数の金属粒子を含む場合、導電体前駆体を複数の金属粒子の液相転移温度以上に加熱することによって、導電パターン21,22を形成することができる。液相転移温度は、DSC(Differential scanning calorimetry、示差走査熱量測定)により、50ml/分の窒素気流下にて、10℃/分の昇温速度で25℃から300℃まで複数の金属粒子を加熱する条件で測定することができる。金属粒子が複数種の金属を含む場合、最も低い温度で観測される液相転移の温度が、金属粒子の液相転移温度とみなされる。例えば、Sn−3.0Ag−0.5Cu合金の液相転移温度は217℃である。
遷移的液相焼結が可能な複数の金属粒子が高融点の金属を含む第1の金属粒子と低融点の金属を含む第2の金属粒子との組み合わせを含む場合、第2の金属粒子に対する第1の金属粒子の質量比が、2.0〜4.0、又は2.2〜3.5であってもよい。
高融点の金属及び低融点の金属を含有する金属粒子は、例えば、一方の金属を含む金属粒子の表面に、めっき、蒸着等により他方の金属を含む層を形成することにより得ることができる。一方の金属を含む金属粒子と他方の金属を含む金属粒子とを衝突等により複合化してもよい。
高融点の金属は、Au,Cu、Ag、Co及びNiからなる群より選ばれる少なくとも1種であってもよい。低融点の金属は、In、Sn又はこれらの組み合わせであってもよい。高融点の金属と低融点の金属との組み合わせの例としては、AuとInとの組み合わせ、CuとSnとの組み合わせ、AgとSnとの組み合わせ、CoとSnとの組み合わせ及びNiとSnとの組み合わせが挙げられる。
CuとSnとの組み合わせは、焼結によって銅−錫金属化合物(CuSn)を生成する。この反応は250℃付近で進行するため、CuとSnとを組み合わせを含む導電体前駆体は、リフロー炉等の一般的な設備を用いた加熱によって焼結することができる。Snは、Sn金属単体として、又はSnを含む合金として金属粒子に含まれることができる。Snを含む合金の例としては、Sn−3.0Ag−0.5Cu合金が挙げられる。Sn−3.0Ag−0.5Cu合金は、合金の質量を基準として、3.0質量%のAg及び0.5質量%のCuを含む。
導電体前駆体における金属粒子の含有量は、導電体前駆体の質量を基準として、80質量%以上、85質量%以上、又は88質量%以上であってもよく、98質量%以下であってもよい。ここでの含有量は、導電体前駆体が後述の溶剤を含む場合、溶剤以外の成分の合計質量を基準とする割合である。
金属粒子の平均粒径は、0.5μm〜80μm、1μm〜50μm、又は1μm〜30μmであってもよい。ここでの平均粒径は、レーザー回折式粒度分布計(例えば、ベックマン・コールター株式会社、LS 13 320型レーザー散乱回折法粒度分布測定装置)によって測定される体積平均粒径をいう。
導電体前駆体中の有機バインダーは、熱可塑性樹脂を含んでいてもよい。熱可塑性樹脂が、金属粒子の液相転移温度よりも低い軟化点を有していてもよい。熱可塑性樹脂の軟化点は、熱機械分析法により測定される値をいう。熱機械分析法によって測定される軟化点は、熱可塑性樹脂を成膜して得た厚み100μmフィルムを、昇温速度10℃/分にて加熱しながら、49mNの応力で厚み方向に圧縮したときに、80μmの変位が観測された時点の温度である。測定装置としては、例えば熱機械分析装置(TMA8320、株式会社リガク製、測定用プローブ:圧縮加重法標準型)が用いられる。
熱可塑性樹脂の軟化点は、金属粒子の液相転移温度よりも5℃以上低い温度、10℃以上低い温度、又は15℃以上低い温度であってもよい。熱可塑性樹脂の軟化点は、40℃以上、50℃以上、又は60℃以上であってもよい。
熱可塑性樹脂は、例えば、ポリアミド樹脂、ポリアミドイミド樹脂、ポリイミド樹脂及びポリウレタン樹脂からなる群より選択される少なくとも1種を含んでもよい。熱可塑性樹脂が、ポリオキシアルキレン基又はポリシロキサン基を含んでいてもよい。ポリオキシアルキレン基は、ポリオキシエチレン基、ポリオキシプロピレン基又はこれらの組み合わせであってもよい。
熱可塑性樹脂が、ポリオキシアルキレン鎖又はポリシロキサン鎖を含む、ポリアミド樹脂、ポリアミドイミド樹脂、ポリイミド樹脂及びポリウレタン樹脂からなる群より選択される少なくとも1種の樹脂であってもよい。例えば、ポリオキシアルキレン基若しくはポリシロキサン基を有するジアミン化合物、又はポリオキシアルキレン基若しくはポリシロキサン基を有するジオール化合物を単量体として用いることにより、これら樹脂中にポリオキシアルキレン基又はポリシロキサン基を導入することができる。
導電体前駆体における熱可塑性樹脂の含有量は、導電体前駆体の質量を基準として、5〜30質量%、6〜28質量%、又は8〜25質量%であってもよい。ここでの含有量は、導電体前駆体が後述の溶剤を含む場合、溶剤以外の成分の合計質量を基準とする割合である。
有機バインダーは、溶剤を含んでいてもよく、溶剤及び熱可塑性樹脂を含んでいてもよい。溶剤は極性溶媒であってもよい。溶剤の沸点は200℃以上であってもよく、300℃以下であってもよい。
溶剤の例としては、テルピネオール、ステアリルアルコール、トリプロピレングリコールメチルエーテル、ジエチレングリコール、ジエチレングリコールモノエチルエーテル(エトキシエトキシエタノール)、ジエチレングリコールモノヘキシルエーテル、ジエチレングリコールモノメチルエーテル、ジプロピレングリコール−n−プロピルエーテル、ジプロピレングリコール−n−ブチルエーテル、トリプロピレングリコール−n−ブチルエーテル、1,3−ブタンジオール、1,4−ブタンジオール、プロピレングリコールフェニルエーテル、及び2−(2−ブトキシエトキシ)エタノール等のアルコール;クエン酸トリブチル、γ−ブチロラクトン、ジエチレングリコールモノエチルエーテルアセテート、ジプロピレングリコールメチルエーテルアセテート、ジエチレングリコールモノブチルエーテルアセテート、及びグリセリントリアセテート等のエステル;イソホロン等のケトン;N−メチル−2−ピロリドン等のラクタム;フェニルアセトニトリル等のニトリル;4−メチル−1,3−ジオキソラン−2−オン;並びにスルホランを挙げることができる。溶剤は、1種類を単独で又は2種類以上を組み合わせて使用してもよい。
溶剤の含有量は、導電体前駆体の質量を基準として、0.1〜10質量%、2〜7質量%、又は3〜5質量%であってもよい。
導電体前駆体中の有機バインダーは、熱硬化性樹脂、ロジン、活性剤、チキソ剤等のその他の成分を更に含んでいてもよい。
熱硬化性樹脂の例としては、例えば、エポキシ樹脂、オキサジン樹脂、ビスマレイミド樹脂、フェノール樹脂、不飽和ポリエステル樹脂及びシリコーン樹脂が挙げられる。エポキシ樹脂の例としては、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ナフタレン型エポキシ樹脂、ビフェノール型エポキシ樹脂、ビフェニルノボラック型エポキシ樹脂及び環式脂肪族エポキシ樹脂が挙げられる。
ロジンの例としては、デヒドロアビエチン酸、ジヒドロアビエチン酸、ネオアビエチン酸、ジヒドロピマル酸、ピマル酸、イソピマル酸、テトラヒドロアビエチン酸、及びパラストリン酸が挙げられる。
活性剤の例としては、アミノデカン酸、ペンタン−1,5−ジカルボン酸、トリエタノールアミン、ジフェニル酢酸、セバシン酸、フタル酸、安息香酸、ジブロモサリチル酸、アニス酸、ヨードサリチル酸、及びピコリン酸が挙げられる。
チキソ剤の例としては、12−ヒドロキシステアリン酸、12−ヒドロキシステアリン酸トリグリセリド、エチレンビスステアリン酸アマイド、ヘキサメチレンビスオレイン酸アマイド、及びN,N’−ジステアリルアジピン酸アマイドが挙げられる。
導電体前駆体は、金属粒子と、有機バインダーを構成する成分とを混合することにより得ることができる。混合のための装置は、例えば、3本ロールミル、プラネタリーミキサ、遊星式ミキサ、自転公転型撹拌装置、らいかい機、二軸混練機、又は薄層せん断分散機であってもよい。
図1の(b)は、導電体前駆体21a,22a上に電子部品である2種のチップ型の受動部品31,32をそれぞれ載せる工程を示す。受動部品31,32は、電子部品装置の設計に従って選択されるが、例えば、抵抗、コンデンサ又はこれらの組み合わせであってもよい。受動部品31,32は、通常のチップ搭載機を用いて導電体前駆体21a,22a上に載せることができる。
図1の(c)は、電子部品としてのICチップ41Aを有するチップ部品41、及び電子部品としてのICチップ42Aを有するチップ部品42を接着層15上に載せる工程を示す。ICチップ41A又はICチップ42Aの一方の主面側に複数のバンプ41B又は42Bが配置されている。ICチップ41A,42A及びバンプ41B,42Bを有するチップ部品41,42は、いわゆるフェイスダウン型のチップ部品である。ICチップ41A及び42Aが、接続部として機能するバンプ41B又は42Bが接着層15に接する向きで接着層15上に配置される。バンプ41B及び42Bの先端部が接着層15に部分的に埋め込まれてもよい。通常、ICチップ41A,42Aと接着層15とが離れた状態で、チップ部品41,42が接着層15上に配置される。チップ部品41,42は、例えば、ステージ及び搭載ヘッドを有するチップ搭載機を用いて接着層15上に載せることができる。ステージ及び搭載ヘッドの温度及び圧力等の条件を調整することにより、バンプ41B及び42Bの先端部の一部を接着層15に埋め込むことができる。
受動部品31,32及びチップ部品41,42を接着層15上に配置する順番は任意に変更することができる。受動部品31,32及びチップ部品41,42が接着層15上に配置された後、接着層15が硬化される。受動部品31,32及びチップ部品41,42が接着層15上に配置される時点では、接着層15がBステージであってもよい。接着層15は、加熱により硬化されることが多い。硬化した接着層15によって、受動部品31,32及びICチップ41A,42Aが複合キャリア基材1Aに対して強固に固定される。接着層15の硬化と同時に、又は接着層15の硬化の後、受動部品31,32が載せられた導電体前駆体21a,22aを加熱することにより、導電体前駆体21aの硬化体である導電パターン21,22が形成される。これにより、受動部品31,32が、受動部品31,32と接着層15との間に接続部としての導電パターン21,22が介在している状態で固定される。
図2の(d)は、ICチップ41A,42A及び受動部品31,32を封止する封止層5を接着層15上に形成する工程を示す。封止層5は、ICチップ41A,42A及び受動部品31,32の全体を覆うとともに、これら電子部品と接着層15との間の隙間も充填するように形成される。ただし、隙間が完全に充填されなくてもよい。封止層5は、例えば、コンプレッション又はトランスファー方式の成形機によって、金型内で形成することができる。あるいは、フィルム状の封止材を用いて封止層5を形成してもよい(例えば、国際公開第2015/186744号参照。)。その場合、気泡の巻き込み防止の観点から、フィルム状の封止材を減圧下で積層してもよい。
図2の(e)は、仮固定材層13を接着層15から剥離することにより、接着層15、受動部品31,32、ICチップ41A,42A及び封止層5を有する封止構造体50を得る工程を示す。封止構造体50の一方の主面側の再表層が、接着層15である。仮固定材層13は、例えば、加熱、光照射、又は機械剥離により、接着層15から剥離することができる。接着層15の一部が分離して、仮固定材層13とともに除去されてもよい。このように、仮固定材層13上にICチップ及び受動部品のような複数種の電子部品を一時的に固定した状態で封止層5を形成し、その後、仮固定材層13を剥離することにより、サイズ及び高さの異なる複数種の電子部品を有する複合的な電子部品装置を製造する場合に、電子部品が所定の位置から移動する、いわゆるダイシフトを抑制できることが期待される。
受動部品31,32の幅は、0.05〜2mm、1〜2mm、0.5〜1mm、又は0.1〜0.5mmであってもよい。ICチップ41A,42Aの幅は、0.1〜50mmであってもよい。ここでの幅は、回路面CSに平行な方向における最大幅を意味する。本実施形態に係る方法によれば、受動部品及びICチップのサイズが小さい場合でも、これら部品を十分な強度で固定することができる。
図2の(f)は、封止構造体50を接着層15側から研削して接着層15を除去し、それにより、封止層5、接続部(導電パターン21,22及びバンプ41B,42B)が露出した回路面CSを形成する工程を示す。封止構造体50の研削は、通常の研削装置を用いて行うことができる。封止層5、導電パターン21,22、及びバンプ41B,42Bの一部が研削されてもよい。
図3は、再配線構造体60を準備する工程の一例を示す。この例ではまず、図3の(g)に示されるキャリア基材1Bが準備される。キャリア基材1Bは、支持体11と、支持体11上に設けられた仮固定材層13とを備える。キャリア基材1Bの支持体11及び仮固定材層13は、複合キャリア基材1Aの支持体11及び仮固定材層13と同様の構成を有することができる。
準備されたキャリア基材1B上に、対向する2つの主面を有する再配線部6が形成される。再配線部6は、再配線61と、再配線61間に設けられた絶縁層62とを有する。再配線61は、再配線部6の主面に平行な方向に延在する多層の配線層61aと、再配線部6の主面に垂直な方向に延在する連結部61bとを含む。それぞれの配線層61aの厚さは、特に制限されないが、例えば1〜30μmであってもよい。再配線部6は、当業者に知られる通常の方法によって形成することができる。再配線を含む再配線部を形成する方法に関しては、例えば、特許第5494766号公報を参照することができる。
続いて、図3の(h)に示されるように、形成された再配線部6のキャリア基材1Bとは反対側の主面6S上に、再配線61に接続された複数のバンプ63が形成される。バンプ63は、例えば、再配線61と接する柱状部63aと柱状部63a上に設けられた半球部63bとを有する。柱状部63aが銅から形成され、半球部63bが鉛フリーはんだ(例えばSn及びAgを含む合金)から形成されていてもよい。バンプ63のサイズは、再配線61との適切な接続が確保される範囲で調整される。例えば、バンプ63の幅が5〜100μmで、バンプ63の高さが5〜50μmであってもよい。バンプ63は通常の方法によって形成することができる。
準備された再配線構造体60を検査してもよい。検査は、例えば再配線61及びバンプ63の断線又は短絡による異常の有無を確認することを含む。この検査により、再配線構造体60が封止構造体50と接続される前に、再配線構造体60の不良品を排除することができる。その結果、封止層内に封止された電子部品上に直接再配線を形成する場合と比較して、正常な電子部品が再配線の形成における不具合のために排除される可能性を低くすることができる。
図4は、準備された封止構造体50と再配線構造体60とが絶縁性接着層70を介在させながら接続される工程の一例を示す。図4に示される例の場合、まず、封止構造体50の回路面CS上に絶縁性接着層70が配置される。絶縁性接着層70は、半導体チップ等を回路基板に接着するために通常用いられている半導体接着剤と同様のものであることができる。絶縁性接着層70が、接着層15と同様の硬化性接着剤を含んでいてもよい。
支持フィルム及び支持フィルム上に設けられた絶縁性接着層を有する積層フィルムを準備し、その絶縁性接着層を回路面CS上に積層してもよい。そのために用いられ得る積層フィルムの市販品の例としては、日立化成株式会社製のNCF AKシリーズが挙げられる。
続いて、封止構造体50と再配線構造体60とが、回路面CSとバンプ63とが対向する向きで、絶縁性接着層70を介在させながら接着される。このとき、接続部(導電パターン21,22及びバンプ41B,42B)と複数のバンプ63のうち一部とが接続されるように、封止構造体50及び再配線構造体60が位置合わせされる。接続部(導電パターン21,22及びバンプ41B,42B)とバンプ63との接続、絶縁性接着層70の硬化、又はこれらの両方のために、加熱及び加圧しながら封止構造体50と再配線構造体60とを貼り合わせてもよい。加熱温度は、例えば250〜300℃であってもよく、圧力は0.5〜1MPaであってもよい。接続部(導電パターン21,22及びバンプ41B,42B)と複数のバンプ63のうち一部とが接続されることにより、封止構造体50と再配線構造体60とが接続される。本明細書において、「接続される」という表現は、「電気的に接続される」ことを意味することがある。
封止構造体50と再配線構造体60とを接続する工程は、封止構造体50及び再配線構造体60をバンプ63の融点よりも低い温度に加熱しながら圧着することにより、接続部(導電パターン21,22及びバンプ41B,42B)と複数のバンプ63のうち少なくとも一部とが互いに接するように、封止構造体50と再配線構造体60とを予備的に接続する仮圧着と、封止構造体50及び再配線構造体60をバンプ63の融点よりも高い温度に加熱しながら加圧することにより、接続部(導電パターン21,22及びバンプ41B,42B)と複数のバンプ63のうち少なくとも一部とを接合させる本圧着とを含んでもよい。このような二段階の熱圧着の場合、本圧着により封止構造体50と再配線構造体60とが電気的に接続される。仮圧着において、例えば、加熱温度が80〜130℃で、圧力が0.5〜1MPaであってもよい。本圧着において、例えば、加熱温度が250〜300℃で、圧力が0.5〜1MPaであってもよい。ここでバンプ63が2層以上の金属層から構成される場合、仮圧着及び本圧着のための加熱温度を決定するためのバンプ63の融点は、接続部に接する金属層(図3の例では半球部63b)の融点であることができる。絶縁性接着層70は、仮圧着、本圧着又はこれらの両方の間に硬化することができる。
上述の二段階の熱圧着を適用する場合、絶縁性接着層70の溶融粘度が、仮圧着の加熱温度において7000Pa・s以下、6000Pa・s以下、5000Pa・s以下、又は4000Pa・s以下であってもよい。これにより、ボイドの巻き込みを特に効果的に抑制できる。絶縁性接着層70の溶融粘度が、仮圧着の加熱温度において1000Pa・s以上であってもよい。これにより、絶縁性接着層70の一部が封止構造体50の側面に這い上がり難くなる。絶縁性接着層の這い上がりは、圧着ツールへの付着等により、生産性低下の原因となり得る。絶縁性接着層70の溶融粘度は、例えばレオメーター(アントンパールジャパン社製、MCR301)を用いて測定することができる。溶融粘度の測定は、直径8mmのディスポーザブルプレート、及びディスポーザブルサンプルディッシュを用いて、サンプル厚み400μm、昇温速度10℃/分、周波数1Hzの条件で行うことができる。
絶縁性接着層70が、フィラーを含有してもよい。フィラーを用いた粘度及び硬化後の物性の制御により、封止構造体50と再配線構造体60との間のボイドの発生及び吸湿を抑制することができる。フィラーは、無機フィラー、樹脂フィラー又はこれらの組み合わせであってよい。フィラーの含有量は、絶縁性接着層70の質量を基準として30〜90質量%であってもよい。フィラーの含有量が30質量%以上であると、絶縁性接着層70の放熱性が高くなり、また、ボイドの発生及び吸湿率を更に抑制することができる。フィラーの含有量が90質量%以下であると、接続部へのフィラーの噛み込み(トラッピング)を抑制できるため、接続信頼性がより一層向上する傾向にある。同様の観点から、フィラーの含有量が40〜80質量%であってもよい。
図4の例の場合、再配線部6の主面の面積が封止層5の主面の面積よりも大きいことから、再配線構造体60が封止構造体50に接続されたときに、再配線部6が封止構造体50の端部50Eよりも外側にはみ出す。加えて、再配線部6の封止構造体50側の主面6Sのうち、封止構造体50の端部50Eよりも外側にはみ出した部分にバンプ63が配置されていてもよい。
図4の(k)に示されるように、再配線構造体60に接続された封止構造体50の外表面のうち絶縁性接着層70と接していない部分を覆う導電性のシールド膜23が形成される。ここでは、シールド膜23は、再配線部6の主面6Sうち、封止構造体50の端部50Eよりも外側にはみ出した部分も覆う。これによりシールド膜23は、封止構造体50の端部50Eよりも外側に配置されたバンプ63と接続される。
シールド膜23は、主として電磁波シールドの目的で設けられる。シールド膜23は、単層又は複数層の金属薄膜であることができ、これらは例えばスパッタ又は蒸着のような方法によって形成することができる。シールド膜23を、導電パターン21と同様の導電体前駆体を用いて形成してもよい。
図5の(l)は、封止構造体50に接続された再配線構造体60からキャリア基材1Bを剥離する工程の一例を示す。キャリア基材1Bの仮固定材層13は、例えば、加熱、光照射、又は機械剥離により、再配線部6から剥離することができる。
キャリア基材1Bは、封止構造体50と再配線構造体60とを接続するためにバンプ63の融点以上の温度(例えばバンプ63が鉛フリーはんだを含む場合、典型的には250℃以上)に加熱された後、再配線構造体60から容易に剥離することが可能なものであってもよい。そのために、仮固定材層が、例えば光照射により剥離可能なものであってもよく、その例としては、ポリベンゾオキサゾール樹脂又はポリベンゾイミダゾール樹脂を含む仮固定材層(例えば特開2018−22763号公報参照)、及び、ポリイミド樹脂を含む仮固定材層(例えば特開2020−50734号公報参照)が挙げられる。あるいは、仮固定材層が機械剥離が可能なものであってもよく、その例としては、単独の炭素層(例えば特許第47544022号公報参照)、及び、炭素層と金属層からなる複合層(例えば特許第4726855号公報、特許第6546526号公報参照)が挙げられる。
キャリア基材1Bの剥離の後、図5の(m)に示されるように、再配線部6の封止構造体50とは反対側の主面上に、再配線61と接続されるはんだボール7を設けてもよい。はんだボール7は二次実装用の接続端子として用いられる。必要によりリフローが行われる。
以上例示された方法によって、電子部品装置100が得られる。電子部品装置100は、封止構造体50と、再配線構造体60と、封止構造体50と再配線構造体60との間に介在しこれらを接着する絶縁性接着層70とから主として構成される。
電子部品装置を製造する方法は、以上説明した例に限定されるものではなく、必要により変更が可能である。例えば、大面積の1枚のキャリア基材上に、複数の電子部品装置に対応する再配線部を形成し、そこに別途準備された封止構造体を接着してもよい。その場合、複数の封止構造体を1枚の複合キャリア基材上に形成し、複数の封止構造体と複数の再配線部とを一括して接続し、得られた接続体を個別の電子部品装置に分割してもよい。
以下、本発明の一実施形態に係る方法を適用して電子部品装置を作製した実施例について説明する。ただし、本発明はこの例に限定されるものではない。
1.接着剤フィルム
60質量部のエトキシ化イソシアヌル酸トリアクリレート(新中村化学工業株式会社製、A−9300)、15質量部のシリカフィラー(株式会社アドマテックス製、SE2050、平均粒径:0.5μm)、エポキシシランで表面処理された15質量部のシリカフィラー(株式会社アドマテックス製、SE2050SEJ、平均粒径:0.5μm)、30質量部のメタクリル表面処理ナノシリカフィラー(株式会社アドマテックス製、YA050CSM、平均粒径:約50nm)、及び10質量部の樹脂フィラー(ロームアンドハースジャパン(株)製、EXL−2655:コアシェルタイプ有機微粒子)を、溶媒としてのメチルエチルケトンに加え、溶媒以外の成分の合計濃度が60質量%である混合液を得た。この混合液を、ビーズを加えてからビーズミル(フリッチュ・ジャパン株式会社製、遊星型微粉砕機P−7)で30分撹拌した。その後、混合液に60質量部のフェノキシ樹脂(東都化成株式会社製、ZX1356、Tg:約71℃、重量平均分子量:約63000))を加え、再度、混合液をビーズミルで30分撹拌した。続いて、2質量部のジクミル過酸化物(日油株式会社製、パークミルD)を加えてから混合液を更に撹拌した。撹拌後の混合液からビーズをろ過によって除去して、ワニスを得た。得られたワニスを支持フィルムに塗工し、塗膜を乾燥して、厚さ20μmの接着剤フィルムを形成させた。
2.封止構造体の作製
支持体としてのガラス板と、ガラス板上に形成された仮固定材層(剥離層)とを有するキャリア基材(三井金属鉱業株式会社製「HRDP」、幅12インチ、厚さ1.1mm)を準備した。このキャリア基材の仮固定材層上に、感光性樹脂フィルム(日立化成株式会社製「RD1215」、厚さ15μm)をラミネートし、これを所定のパターンで露光し、現像することにより、受動部品及び半導体チップの位置合わせ用のアライメントマークを形成した。次いで、仮固定材層上に上述の接着剤フィルムをラミネートすることにより、接着層を形成した。接着層上に導電性ペースト(日立化成株式会社製「SP−1000」)を印刷することにより、厚さ60μm受動部品搭載用の接続部の前駆体としてパッドを形成させた。パッド上に、受動部品として、W0.4mm×D0.2mm×H0.13mmのサイズを有する0Ω抵抗部品(パナソニック株式会社製「ERJXGN0R00Y」、)及びW0.6mm×D0.3mm×H0.23mmのサイズを有する0Ω抵抗部品(パナソニック株式会社製「ERJ1GN0R00C」)を搭載した。次に、W7.3mm×D7.3mm×H0.2mmのサイズを有し、接続部として高さ40μmの銅バンプを有するチップ部品(株式会社ウォルツ製「CC80」)256個を接着層上の所定の位置に配置した。得られた構造体を、接着層の硬化のためオーブン中で175℃で2時間加熱し、続いて導電性ペーストの硬化による接続部の形成のため最高温度265℃のリフーロ炉で加熱した。続いて、接着層上の受動部品及びチップ部品を封止する厚さ0.5mmの封止層を、固形の封止材(日立化成株式会社製「CEL−400ZHF40−F1G」)を用いたコンプレッションモールドにより形成した。キャリア基材を接着層から剥離し、接着層を、受動部品及び半導体チップの接続部が露出する回路面が形成されるまで研削して、封止構造体を得た。得られた封止構造体におけるダイシフト量(搭載位置の設計値からのずれ)は、チップ部品256個の平均で、X方向に2.7μm、Y方向に1.6μmであった。
3.再配線構造体の作製
封止構造体の作製に用いたものと同じキャリア基材の仮固定材層上に、感光性絶縁樹脂(日立化成株式会社「AH3000」)の露光及び現像による絶縁層の形成と、銅スパッタ及びめっきによる再配線の形成とを含む方法により、表層部に設けられた銅パッドを有する2層構成の再配線層を形成した。再配線層の銅パッドの上に、銅めっき(高さ10μm)、及びスズ―銀はんだめっき(高さ15μm)をこの順に形成することにより、バンプを形成した。
4.封止構造体と再配線構造体との接続
封止構造体の回路面に、絶縁性接着層(日立化成株式会社製「AK1220」)をラミネートした。封止構造体を、ダイシングソーにより絶縁性接着層とともに切断して、15.2mm×13.2mmのサイズを有する封止構造体を切り出した。これを、再配線構造体の所定の位置に、フリップチップボンダーによって温度120℃、加圧時間2秒の条件で予備的に接続した。その後、ラミネータを用いた300℃の加熱及び1.0MPaの加圧により、電子部品及び半導体チップの接続部と再配線構造体のバンプとを接合させた。厚さ0.05μmのチタン層、次いで厚さ2μmの銅層をスパッタによって形成することにより、封止構造体の封止層を覆うシールド膜を形成させた。最後に、封止構造体に接続された再配線構造体から、機械剥離によってキャリア基材を剥離して、封止構造体及び再配線構造体から構成される電子部品装置を得た。
1A…複合キャリア基材、1B…キャリア基材、5…封止層、6…再配線部、6S…再配線部の主面、11…支持体、13…仮固定材層、15…接着層、21,22…導電パターン(接続部)、23…シールド膜、31,32…受動部品(電子部品)、41A,42A…ICチップ(電子部品)、41B,42B…ICチップのバンプ(接続部)、50…封止構造体、50E…封止構造体の端部、60…再配線構造体、61…再配線、62…絶縁層、63…バンプ、70…絶縁性接着層、100…電子部品装置、CS…回路面。

Claims (15)

  1. 対向する2つの主面を有する封止層と前記封止層内に封止された電子部品と前記電子部品に接続された接続部とを備える封止構造体であって、前記接続部が前記封止層の一方の主面である回路面に露出している、封止構造体を準備する工程と、
    対向する2つの主面を有する再配線部と前記再配線部の一方の主面上に設けられた複数のバンプとを備える再配線構造体であって、前記再配線部が前記複数のバンプに接続された再配線、及び絶縁層を含む、再配線構造体を準備する工程と、
    前記封止構造体と前記再配線構造体とを、前記回路面と前記複数のバンプとが対向する向きで、絶縁性接着層を介在させながら、前記接続部と前記複数のバンプのうち少なくとも一部とが接続されるように接着し、それにより前記封止構造体と前記再配線構造体とを接続する工程と、
    を備える、電子部品装置を製造する方法。
  2. 前記再配線構造体を準備する工程が、
    支持体及び該支持体上に設けられた仮固定材層を有するキャリア基材を準備することと、
    前記仮固定材層上に前記再配線部を形成することと、
    前記再配線部の前記キャリア基材とは反対側の主面上に、前記再配線に接続された前記複数のバンプを形成することと、
    を含み、
    当該方法が、
    前記封止構造体に接続された前記再配線構造体から前記キャリア基材を剥離する工程を更に備える、請求項1に記載の方法。
  3. 前記再配線構造体が前記封止構造体に接続されたときに、前記再配線部が前記封止構造体の端部よりも外側にはみ出す、請求項1又は2に記載の方法。
  4. 前記複数のバンプのうち一部が、前記再配線構造体が前記封止構造体に接続されたときに前記封止構造体の端部よりも外側にはみ出す部分の前記再配線部上に配置される、請求項3に記載の方法。
  5. 前記再配線構造体に接続された前記封止構造体の外表面のうち前記絶縁性接着層と接していない部分を覆う導電性のシールド膜を形成する工程を更に備える、請求項1〜4のいずれか一項に記載の方法。
  6. 前記再配線構造体に接続された前記封止構造体の外表面のうち前記絶縁性接着層と接していない部分と、前記再配線部の前記封止構造体側の主面のうち前記封止構造体の端部よりも外側にはみ出した部分とを覆う導電性のシールド膜を形成する工程を更に備え、
    前記導電性のシールド膜が、前記封止構造体の端部よりも外側にはみ出した部分の前記再配線部上に配置された前記バンプと接続される、請求項4に記載の方法。
  7. 前記封止構造体を準備する工程が、
    支持体、仮固定材層、及び硬化性の接着層を備え、これらがこの順に積層されている、複合キャリア基材を準備することと、
    前記複合キャリア基材の前記接着層上に、前記電子部品を、前記接着層に接する前記接続部を前記接着層と前記電子部品との間に介在させながら配置することと、
    前記接着層を硬化させることにより、前記電子部品を前記複合キャリア基材に対して固定することと、
    前記電子部品を封止する前記封止層を前記接着層上に形成することと、
    前記封止層を硬化させることと、
    前記仮固定材層を前記接着層から剥離することにより、前記接着層、前記電子部品及び前記封止層を有する封止構造体を得ることと、
    前記封止構造体を前記接着層側から研削することにより、前記接続部が露出した前記回路面を形成することと、
    をこの順で含む、
    請求項1〜6のいずれか一項に記載の方法。
  8. 前記封止構造体が複数の前記電子部品を備え、前記複数の電子部品が、ICチップ、及びチップ型の受動部品を含む、請求項1〜7のいずれか一項に記載の方法。
  9. 前記封止構造体と前記再配線構造体とを接続する工程が、
    前記封止構造体及び前記再配線構造体を、前記絶縁性接着層を介在させながら、前記バンプの融点よりも低い温度に加熱しながら圧着することにより、前記接続部と前記複数のバンプのうち少なくとも一部とが互いに接するように、前記封止構造体と前記再配線構造体とを予備的に接続することと、
    前記封止構造体及び前記再配線構造体を前記バンプの融点よりも高い温度に加熱しながら加圧することにより、前記接続部と前記複数のバンプのうち少なくとも一部とを接合させることと、
    をこの順に含む、請求項1〜8のいずれか一項に記載の方法。
  10. 対向する2つの主面を有する封止層と前記封止層内に封止された電子部品と前記電子部品に接続された接続部とを備える封止構造体であって、前記接続部が前記封止層の一方の主面である回路面に露出している、封止構造体と、
    対向する2つの主面を有する再配線部と前記再配線部の一方の主面上に設けられた複数のバンプとを備える再配線構造体であって、前記再配線部が前記複数のバンプに接続された再配線、及び絶縁層を含む、再配線構造体と、
    絶縁性接着層と、
    を備え、
    前記封止構造体と前記再配線構造体とが、前記回路面と前記バンプとが対向する向きで、前記絶縁性接着層を介在させながら、前記接続部と前記複数のバンプのうち少なくとも一部とが接続されるように接着され、それにより前記封止構造体と前記再配線構造体とが接続されている、電子部品装置。
  11. 前記再配線部が前記封止構造体の端部よりも外側にはみ出している、請求項10に記載の電子部品装置。
  12. 前記複数のバンプのうち一部が、前記封止構造体の端部よりも外側にはみ出した部分の前記再配線部上に配置されている、請求項11に記載の電子部品装置。
  13. 前記封止構造体の外表面のうち前記絶縁性接着層と接していない部分を覆う導電性のシールド膜を更に備える、請求項10〜12のいずれか一項に記載の電子部品装置。
  14. 前記封止構造体の外表面のうち前記絶縁性接着層と接していない部分と、前記再配線部の前記封止構造体側の主面のうち前記封止構造体の端部よりも外側にはみ出した部分とを覆う導電性のシールド膜を更に備え、
    前記シールド膜が、前記封止構造体の端部よりも外側にはみ出した部分の前記再配線部上に配置された前記バンプと接続されている、請求項12に記載の電子部品装置。
  15. 前記封止構造体が複数の前記電子部品を備え、前記複数の電子部品が、ICチップ、及びチップ型の受動部品を含む、請求項10〜14のいずれか一項に記載の電子部品装置。
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* Cited by examiner, † Cited by third party
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US20220066036A1 (en) * 2020-08-25 2022-03-03 Lumentum Operations Llc Package for a time of flight device
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CN118202445A (zh) * 2021-11-05 2024-06-14 罗姆股份有限公司 半导体装置的制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242888A (ja) * 2006-03-08 2007-09-20 Sony Corp 半導体パッケージ製造方法
JP2010165940A (ja) * 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
US8338945B2 (en) * 2010-10-26 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Molded chip interposer structure and methods
JP2012151353A (ja) * 2011-01-20 2012-08-09 Sharp Corp 半導体モジュール
JP2013074184A (ja) * 2011-09-28 2013-04-22 Nitto Denko Corp 半導体装置の製造方法
JP5810957B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP6115060B2 (ja) * 2012-09-21 2017-04-19 富士通株式会社 電子デバイスの製造方法
US10707171B2 (en) * 2015-12-22 2020-07-07 Intel Corporation Ultra small molded module integrated with die by module-on-wafer assembly

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