TW202123391A - 製造電子零件裝置的方法以及電子零件裝置 - Google Patents

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柴田智章
小川剛
李欣蓉
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Abstract

本發明揭示一種製造電子零件裝置的方法，包括：準備密封結構體的步驟，所述密封結構體包括具有相向的兩個主表面的密封層與電子零件以及連接部，且連接部於作為密封層的其中一主表面的電路面露出；準備再配線結構體的步驟，所述再配線結構體包括具有相向的兩個主表面的再配線部與多個凸塊；以及將密封結構體與再配線結構體於電路面與多個凸塊相向的方向上，介隔存在有絕緣性接著層的同時加以接著，藉此將密封結構體與再配線結構體連接的步驟。

Description

製造電子零件裝置的方法以及電子零件裝置
本發明是有關於一種製造電子零件裝置的方法以及電子零件裝置。
作為製造具有多個半導體晶片的半導體封裝的方法，已知如下方法：於載體基板上排列半導體晶片，密封半導體晶片後將載體基板剝離（例如，專利文獻1）。於該方法中，繼載體基板的剝離之後來形成與半導體晶片連接的再配線。 [現有技術文獻] [專利文獻]
[專利文獻1]美國專利申請案公開第2018/0366407號說明書
[發明所欲解決之課題]
本發明的一個方面在於提供一種即便於製造具有微細的再配線的電子零件裝置的情況下，亦能夠於抑制良率降低的同時製造有效率的電子零件裝置的方法。 [解決課題之手段]
本發明的一個方面是有關於一種製造電子零件裝置的方法，包括：準備密封結構體的步驟，所述密封結構體包括：具有相向的兩個主表面的密封層、被密封於所述密封層內的電子零件、以及與所述電子零件連接的連接部，且所述連接部於作為所述密封層的其中一主表面的電路面露出；準備再配線結構體的步驟，所述再配線結構體包括：具有相向的兩個主表面的再配線部、以及設置於所述再配線部的其中一主表面上的多個凸塊，所述再配線部包含與所述多個凸塊連接的再配線、及絕緣層；以及形成電子零件裝置的步驟，將所述密封結構體與所述再配線結構體於所述電路面與所述多個凸塊相向的方向上，介隔存在有絕緣性接著層，同時以所述連接部與所述多個凸塊中的至少一部分連接的方式加以接著，藉此形成連接了所述密封結構體與所述再配線結構體的電子零件裝置。
本發明的另一個方面是有關於一種電子零件裝置，其包括所述密封結構體與所述再配線結構體以及所述絕緣性接著層。所述密封結構體與所述再配線結構體於所述電路面與所述凸塊相向的方向上，介隔存在有所述絕緣性接著層，同時以所述連接部與所述多個凸塊中的至少一部分連接的方式進行接著，藉此將所述密封結構體與所述再配線結構體連接。 [發明的效果]
於本發明的一個方面的方法中，分別準備具有被密封於密封層內的電子零件的密封結構體、與具有再配線的再配線結構體。因此，較於包含被密封於密封層內的電子零件的結構體上於確保與電子零件的連接的同時形成再配線的情況而言，更容易以高精度形成微細的再配線。另外，由於可篩選密封結構體及再配線結構體的良品來製造電子零件裝置，故就良率的方面而言亦優異。
以下，對本發明的若干實施形態進行詳細說明。其中，本發明並不限定於以下的實施形態。
圖1的（a）～圖1的（c）、圖2的（d）～圖2的（f）、圖3的（g）～圖3的（h）、圖4的（i）～圖4的（k）及圖5的（l）～圖5的（m）是表示製造電子零件裝置的方法的一實施形態的步驟圖，所述電子零件裝置包括含有積體電路（integrated circuit，IC）晶片、及晶片型被動零件的多個電子零件。圖1的（a）～圖5的（m）中所例示的方法主要包括：準備密封結構體50的步驟（圖1的（a）～圖1的（c）、圖2的（d）～圖2的（f）），所述密封結構體50包括：具有相向的兩個主表面的密封層5、被密封於密封層5內的電子零件（IC晶片41A、IC晶片42A及晶片型被動零件31、晶片型被動零件32）、以及與電子零件連接的連接部（凸塊41B、凸塊42B、及導電圖案21、導電圖案22），且連接部（凸塊41B、凸塊42B、及導電圖案21、導電圖案22）於作為密封層5的其中一主表面的平坦的電路面CS露出；準備再配線結構體60的步驟（圖3的（g）～圖3的（h）），所述再配線結構體60包括：具有相向的兩個主表面的再配線部6、以及設置於再配線部6的其中一主表面6S上的多個凸塊63，且固定於載體基材1B上；將密封結構體50與再配線結構體60於電路面CS與凸塊63相向的方向上，介隔存在有絕緣性接著層70的同時加以接著，藉此將密封結構體50與再配線結構體60連接的步驟（圖4的（i）及圖4的（j））；形成導電性屏蔽膜23的步驟，所述導電性屏蔽膜23覆蓋與再配線結構體60連接的密封結構體50的外表面中不與絕緣性接著層70接觸的部分（圖4的（k））；以及自與密封結構體50連接的再配線結構體60剝離載體基材1B的步驟（圖5的（l））。
圖1的（a）～圖1的（c）及圖2的（d）～圖2的（f）表示準備密封結構體50的步驟的一例。於該例子中，首先準備圖1的（a）所示的複合載體基材1A。複合載體基材1A包括支撐體11、暫時固定材層13、及硬化性的接著層15。將暫時固定材層13及接著層15依序積層於支撐體11上。
支撐體11只要具有能夠支撐電子零件的程度的強度及剛性即可，其材質並無特別限定。例如，支撐體11可為矽晶圓、玻璃板、或不鏽鋼板。支撐體11的厚度並無特別限制，例如可為200 μm～2000 μm。亦可於暫時固定材層13的接著層15側的面上、或支撐體11的暫時固定材層13側的面上設置用於定位電子零件的對準標記25。對準標記25可使用金屬、樹脂等任意的材料來形成。於設置對準標記25的情況下，暫時固定材層13及/或接著層15可為能夠視認對準標記25的程度的透明。
接著層15包含硬化後不可逆地接著於被黏附體的硬化性接著劑。接著層15的厚度例如可為1 μm～50 μm。亦可自作為半導體用接著劑而已知者中選擇形成接著層15的硬化性接著劑（例如，參照國際公開第2017/073630號、及日本專利第3117971號公報）。
形成接著層15的硬化性接著劑例如含有熱硬化性樹脂及其硬化劑。熱硬化性樹脂是可藉由加熱來形成交聯結構的化合物。熱硬化性樹脂亦可具有10000以下的分子量。作為熱硬化性樹脂的例子，可列舉環氧樹脂、及丙烯酸樹脂。硬化劑是與熱硬化性樹脂反應並與熱硬化性樹脂一同形成交聯結構的化合物。作為硬化劑，例如可列舉：酚樹脂系硬化劑、酸酐系硬化劑、胺系硬化劑、咪唑系硬化劑、膦系硬化劑、偶氮化合物及有機過氧化物。硬化性接著劑亦可進而含有熱塑性樹脂、填料（例如二氧化矽）等其他成分。
暫時固定材層13具有可自硬化後的接著層15剝離的程度的剝離性。暫時固定材層13的厚度例如可為1 μm～100 μm。形成暫時固定材層13的材料可自於電子零件裝置的製造中出於暫時固定或暫時接著的目的而使用的材料中選擇（例如，參照國際公開第2017/057355號）。
複合載體基材1A例如可藉由在支撐體11上依序形成暫時固定材層13、及接著層15的方法來獲得。亦可分別準備膜狀的暫時固定材層13及接著層15（接著劑膜），藉由熱壓接而將該些依序積層。此時，就防止氣泡的捲入的觀點而言，亦可於減壓下積層膜狀的暫時固定材層13及接著層15。或者，亦可預先製作具有暫時固定材層13及接著層15的積層膜，將該積層膜積層於複合載體基材1A上。
圖1的（a）表示於準備的複合載體基材1A的接著層15上配置用於形成導電圖案的導電體前驅物21a、導電體前驅物22a的步驟。導電體前驅物21a、導電體前驅物22a的圖案包含形成連接有後述的被動零件的連接部的部分。導電體前驅物21a、導電體前驅物22a例如可藉由網版印刷之類的印刷法來配置於接著層15上。
導電體前驅物21a、導電體前驅物22a亦可藉由加熱而硬化來形成導電體，可自本領域技術人員通常使用的導電體前驅物中任意選擇。例如，導電體前驅物21a、導電體前驅物22a亦可為包含各種金屬粒子或碳粒子之類的導電性粒子的硬化性的導電性膏。導電性膏亦可為包含能夠進行暫態液相燒結的金屬粒子的暫態液相燒結型金屬接著劑。藉由暫態液相燒結型金屬接著劑的燒結，多個金屬粒子彼此熔合，藉此形成包含金屬燒結體的導電體。此處，所謂「暫態液相燒結」（Transient Liquid Phase Sintering）亦稱為TLPS，一般是指藉由低熔點金屬在粒子界面的加熱引起的向液相的轉移與高熔點金屬向所形成的液相的反應擴散而進行的燒結。根據暫態液相燒結，所形成的金屬燒結體的熔點可超過用於燒結的加熱溫度。若藉由低溫下的加熱形成作為連接部的導電體性，則存在可特別容易地將暫時固定材層13自接著層15剝離的傾向。
能夠進行暫態液相燒結的多個金屬粒子亦可包含高熔點金屬與低熔點金屬的組合。多個金屬粒子可分別包含含有高熔點金屬粒子的第一金屬粒子及含有低熔點金屬的第二金屬粒子，高熔點金屬及低熔點金屬亦可包含於一個金屬粒子中。
於導電體前驅物包含能夠進行暫態液相燒結的多個金屬粒子的情況下，可藉由將導電體前驅物加熱至多個金屬粒子的液相轉移溫度以上來形成導電圖案21、導電圖案22。液相轉移溫度可藉由差示掃描熱量測定（Differential scanning calorimetry，DSC），於50 ml/min的氮氣流下，以10℃/min的昇溫速度將多個金屬粒子自25℃加熱至300℃的條件下測定。於金屬粒子包含多種金屬的情況下，於最低溫度下觀測到的液相轉移的溫度被視為金屬粒子的液相轉移溫度。例如，Sn-3.0Ag-0.5Cu合金的液相轉移溫度為217℃。
於能夠進行暫態液相燒結的多個金屬粒子包含含有高熔點金屬的第一金屬粒子與含有低熔點金屬的第二金屬粒子的組合的情況下，第一金屬粒子相對於第二金屬粒子的質量比可為2.0～4.0、或2.2～3.5。
含有高熔點金屬及低熔點金屬的金屬粒子例如可藉由利用鍍敷、蒸鍍等在包含其中一金屬的金屬粒子的表面形成包含另一金屬的層而獲得。亦可藉由碰撞等將包含其中一金屬的金屬粒子與包含另一金屬的金屬粒子加以複合。
高熔點金屬可為選自由Au、Cu、Ag、Co及Ni所組成的群組中的至少一種。低熔點金屬可為In、Sn或該些的組合。作為高熔點金屬與低熔點金屬的組合的例子，可列舉：Au與In的組合、Cu與Sn的組合、Ag與Sn的組合、Co與Sn的組合以及Ni與Sn的組合。
Cu與Sn的組合藉由燒結而生成銅-錫金屬化合物（Cu6 Sn5 ）。由於該反應於250℃附近進行，故包含Cu與Sn的組合的導電體前驅物可藉由使用回流焊爐等一般設備的加熱而燒結。Sn可作為Sn金屬單體或者作為包含Sn的合金而包含於金屬粒子中。作為包含Sn的合金的例子，可列舉Sn-3.0Ag-0.5Cu合金。Sn-3.0Ag-0.5Cu合金以合金的質量為基準，包含3.0質量%的Ag及0.5質量%的Cu。
以導電體前驅物的質量為基準，導電體前驅物中的金屬粒子的含量可為80質量%以上、85質量%以上、或88質量%以上，亦可為98質量%以下。於導電體前驅物包含後述的溶劑的情況下，此處的含量為以溶劑以外的成分的合計質量為基準的比例。
金屬粒子的平均粒徑可為0.5 μm～80 μm、1 μm～50 μm、或1 μm～30 μm。此處的平均粒徑是指藉由雷射繞射式粒度分佈計（例如，貝克曼-庫爾特（beckman-coulter）股份有限公司，LS 13 320型雷射散射繞射法粒度分佈測定裝置）而測定的體積平均粒徑。
導電體前驅物中的有機黏合劑可包含熱塑性樹脂。熱塑性樹脂可具有較金屬粒子的液相轉移溫度更低的軟化點。熱塑性樹脂的軟化點是指藉由熱機械分析法而測定的值。藉由熱機械分析法而測定的軟化點是對於將熱塑性樹脂成膜而獲得的厚度100 μm的膜以昇溫速度10℃/min加熱，同時以49 mN的應力沿厚度方向壓縮時，觀測到80 μm的位移時的溫度。作為測定裝置，例如使用熱機械分析裝置（TMA8320，理學（Rigaku）股份有限公司製造，測定用探針：壓縮加權法標準型）。
熱塑性樹脂的軟化點可為較金屬粒子的液相轉移溫度低5℃以上的溫度、低10℃以上的溫度、或低15℃以上的溫度。熱塑性樹脂的軟化點可為40℃以上、50℃以上、或60℃以上。
熱塑性樹脂例如可包含選自由聚醯胺樹脂、聚醯胺醯亞胺樹脂、聚醯亞胺樹脂及聚胺基甲酸酯樹脂所組成的群組中的至少一種。熱塑性樹脂可包含聚氧伸烷基或聚矽氧烷基。聚氧伸烷基可為聚氧伸乙基、聚氧伸丙基或該些的組合。
熱塑性樹脂可為選自由包含聚氧伸烷基鏈或聚矽氧烷鏈的聚醯胺樹脂、聚醯胺醯亞胺樹脂、聚醯亞胺樹脂及聚胺基甲酸酯樹脂所組成的群組中的至少一種樹脂。例如，藉由將具有聚氧伸烷基或聚矽氧烷基的二胺化合物、或者具有聚氧伸烷基或聚矽氧烷基的二醇化合物用作單體，可於該些樹脂中導入聚氧伸烷基或聚矽氧烷基。
以導電體前驅物的質量為基準，導電體前驅物中的熱塑性樹脂的含量可為5質量%～30質量%、6質量%～28質量%、或8質量%～25質量%。於導電體前驅物包含後述的溶劑的情況下，此處的含量為以溶劑以外的成分的合計質量為基準的比例。
有機黏合劑可包含溶劑，亦可包含溶劑及熱塑性樹脂。溶劑可為極性溶媒。溶劑的沸點可為200℃以上，亦可為300℃以下。
作為溶劑的例子，可列舉：萜品醇、硬脂醇、三丙二醇甲醚、二乙二醇、二乙二醇單乙醚（乙氧基乙氧基乙醇）、二乙二醇單己醚、二乙二醇單甲醚、二丙二醇正丙醚、二丙二醇正丁醚、三丙二醇正丁醚、1,3-丁二醇、1,4-丁二醇、丙二醇苯基醚、及2-(2-丁氧基乙氧基)乙醇等醇；檸檬酸三丁酯、γ-丁內酯、二乙二醇單乙醚乙酸酯、二丙二醇甲醚乙酸酯、二乙二醇單丁醚乙酸酯、及甘油三乙酸酯等酯；異佛爾酮等酮；N-甲基-2-吡咯啶酮等內醯胺；苯基乙腈等腈；4-甲基-1,3-二氧雜環戊烷-2-酮；以及環丁碸。溶劑可單獨使用一種或者將兩種以上組合而使用。
以導電體前驅物的質量為基準，溶劑的含量可為0.1質量%～10質量%、2質量%～7質量%、或3質量%～5質量%。
導電體前驅物中的有機黏合劑亦可進而包含熱硬化性樹脂、松香、活性劑、觸變劑等其他成分。
作為熱硬化性樹脂的例子，例如可列舉：環氧樹脂、噁嗪樹脂、雙馬來醯亞胺樹脂、酚樹脂、不飽和聚酯樹脂及矽酮樹脂。作為環氧樹脂的例子，可列舉：雙酚A型環氧樹脂、雙酚F型環氧樹脂、雙酚S型環氧樹脂、苯酚酚醛清漆型環氧樹脂、甲酚酚醛清漆型環氧樹脂、萘型環氧樹脂、聯苯酚型環氧樹脂、聯苯酚醛清漆型環氧樹脂及環式脂肪族環氧樹脂。
作為松香的例子，可列舉：脫氫松脂酸、二氫松脂酸、新松脂酸、二氫海松酸、海松酸、異海松酸、四氫松脂酸、及長葉松酸。
作為活性劑的例子，可列舉：胺基癸酸、戊烷-1,5-二羧酸、三乙醇胺、二苯基乙酸、癸二酸、鄰苯二甲酸、苯甲酸、二溴水楊酸、茴香酸、碘水楊酸、及吡啶甲酸。
作為觸變劑的例子，可列舉：12-羥基硬脂酸、12-羥基硬脂酸三甘油酯、伸乙基雙硬脂酸醯胺、六亞甲基雙油酸醯胺、及N,N'-二硬脂基己二酸醯胺。
導電體前驅物可藉由將金屬粒子與構成有機黏合劑的成分混合而獲得。用於混合的裝置例如亦可為三輥磨機、行星式混合機（planetary mixer）、行星式混合機、自轉公轉型攪拌裝置、擂潰機、雙軸混練機、或薄層剪切分散機。
圖1的（b）表示於導電體前驅物21a、導電體前驅物22a上分別載置作為電子零件的兩種晶片型被動零件31、被動零件32的步驟。被動零件31、被動零件32是根據電子零件裝置的設計來選擇，例如亦可為電阻、電容器或該些的組合。被動零件31、被動零件32可使用通常的晶片搭載機而載置於導電體前驅物21a、導電體前驅物22a上。
圖1的（c）表示於接著層15上載置具有作為電子零件的IC晶片41A的晶片零件41、及具有作為電子零件的IC晶片42A的晶片零件42的步驟。於IC晶片41A或IC晶片42A的其中一主表面側配置有多個凸塊41B或凸塊42B。具有IC晶片41A、IC晶片42A及凸塊41B、凸塊42B的晶片零件41、晶片零件42是所謂的倒裝型晶片零件。IC晶片41A及IC晶片42A是以作為連接部發揮功能的凸塊41B或凸塊42B與接著層15接觸的方向配置於接著層15上。凸塊41B及凸塊42B的前端部可部分性地埋入接著層15中。通常於IC晶片41A、IC晶片42A與接著層15分離的狀態下，將晶片零件41、晶片零件42配置於接著層15上。晶片零件41、晶片零件42例如可使用具有載台及搭載頭的晶片搭載機而載置於接著層15上。可藉由調整載台及搭載頭的溫度及壓力等條件來將凸塊41B及凸塊42B的前端部的一部分埋入接著層15中。
將被動零件31、被動零件32及晶片零件41、晶片零件42配置於接著層15上的順序可任意變更。於將被動零件31、被動零件32及晶片零件41、晶片零件42配置於接著層15上後，使接著層15進行硬化。於將被動零件31、被動零件32及晶片零件41、晶片零件42配置於接著層15上的時間點，接著層15亦可為B階。接著層15大多情況下藉由加熱而硬化。藉由經硬化的接著層15，將被動零件31、被動零件32及IC晶片41A、IC晶片42A牢固地固定於複合載體基材1A。與接著層15的硬化同時或者於接著層15硬化之後對載置有被動零件31、被動零件32的導電體前驅物21a、導電體前驅物22a進行加熱，藉此形成作為導電體前驅物21a的硬化體的導電圖案21、導電圖案22。藉此，將被動零件31、被動零件32以作為連接部的導電圖案21、導電圖案22介隔存在於被動零件31、被動零件32與接著層15之間的狀態加以固定。
圖2的（d）表示於接著層15上形成密封IC晶片41A、IC晶片42A及被動零件31、被動零件32的密封層5的步驟。密封層5形成為覆蓋IC晶片41A、IC晶片42A及被動零件31、被動零件32整體，並且亦填充該些電子零件與接著層15之間的間隙。其中，間隙亦可不完全填充。密封層5例如可藉由壓縮方式或轉移方式的成型機而於模具內形成。或者，亦可使用膜狀的密封材來形成密封層5（例如，參照國際公開第2015/186744號）。於所述情況下，就防止氣泡的捲入的觀點而言，亦可於減壓下積層膜狀的密封材。
圖2的（e）表示藉由自接著層15剝離暫時固定材層13而獲得具有接著層15、被動零件31、被動零件32、IC晶片41A、IC晶片42A及密封層5的密封結構體50的步驟。密封結構體50的其中一主表面側的再表層為接著層15。暫時固定材層13例如可藉由加熱、光照射、或機械剝離而自接著層15剝離。接著層15的一部分可分離，與暫時固定材層13一同被去除。如此，於將IC晶片及被動零件之類的多種電子零件臨時固定於暫時固定材層13上的狀態下形成密封層5，之後剝離暫時固定材層13，藉此製造具有尺寸及高度不同的多種電子零件的複合電子零件裝置的情況下，期待可抑制電子零件自規定位置移動的所謂的晶粒偏移。
被動零件31、被動零件32的寬度可為0.05 mm～2 mm、1 mm～2 mm、0.5 mm～1 mm、或0.1 mm～0.5 mm。IC晶片41A、IC晶片42A的寬度可為0.1 mm～50 mm。此處的寬度是指與電路面CS平行的方向上的最大寬度。根據本實施形態的方法，即便於被動零件及IC晶片的尺寸小的情況下，亦可以充分的強度固定該些零件。
圖2的（f）表示自接著層15側研削密封結構體50而去除接著層15，藉此形成露出有密封層5、連接部（導電圖案21、導電圖案22及凸塊41B、凸塊42B）的電路面CS的步驟。密封結構體50的研削可使用通常的研削裝置來進行。密封層5、導電圖案21、導電圖案22、及凸塊41B、凸塊42B的一部分亦可被研削。
圖3的（g）～圖3的（h）表示準備再配線結構體60的步驟的一例。於該例子中，首先準備圖3的（g）所示的載體基材1B。載體基材1B包括支撐體11、與設置於支撐體11上的暫時固定材層13。載體基材1B的支撐體11及暫時固定材層13可具有與複合載體基材1A的支撐體11及暫時固定材層13相同的構成。
於所準備的載體基材1B上形成具有相向的兩個主表面的再配線部6。再配線部6具有再配線61、與設置於再配線61間的絕緣層62。再配線61包含沿與再配線部6的主表面平行的方向延伸存在的多層配線層61a、和沿與再配線部6的主表面垂直的方向延伸存在的連結部61b。各個配線層61a的厚度並無特別限制，例如可為1 μm～30 μm。再配線部6可藉由本領域技術人員已知的通常方法來形成。關於形成包含再配線的再配線部的方法，例如可參照日本專利第5494766號公報。
繼而，如圖3的（h）所示，於所形成的再配線部6的與載體基材1B為相反側的主表面6S上形成有與再配線61連接的多個凸塊63。凸塊63例如具有與再配線61接觸的柱狀部63a和設置於柱狀部63a上的半球部63b。柱狀部63a可由銅形成，半球部63b可由無鉛焊料（例如包含Sn及Ag的合金）形成。凸塊63的尺寸可於確保與再配線61的適當的連接的範圍內調整。例如，凸塊63的寬度可為5 μm～100 μm，凸塊63的高度可為5 μm～50 μm。凸塊63可利用通常的方法形成。
亦可檢查所準備的再配線結構體60。檢查例如包括確認有無由再配線61及凸塊63的斷線或短路引起的異常。藉由該檢查，可於將再配線結構體60與密封結構體50連接之前排除再配線結構體60的不良品。其結果，與在密封層內所密封的電子零件上直接形成再配線的情況相比，可降低因再配線的形成中的不良情況而排除正常的電子零件的可能性。
圖4的（i）～圖4的（k）表示使所準備的密封結構體50與再配線結構體60在介隔存在有絕緣性接著層70的同時加以連接的步驟的一例。於圖4的（i）～圖4的（k）所示的例子的情況下，首先於密封結構體50的電路面CS上配置絕緣性接著層70。絕緣性接著層70可為和為了將半導體晶片等與電路基板接著而通常使用的半導體接著劑相同者。絕緣性接著層70亦可包含與接著層15相同的硬化性接著劑。
亦可準備具有支撐膜及設置於支撐膜上的絕緣性接著層的積層膜，將該絕緣性接著層積層於電路面CS上。作為可用於此的積層膜的市售品的例子，可列舉日立化成股份有限公司製造的NCF AK系列。
繼而，將密封結構體50與再配線結構體60於電路面CS與凸塊63相向的方向上，介隔存在有絕緣性接著層70的同時加以接著。此時，以使連接部（導電圖案21、導電圖案22及凸塊41B、凸塊42B）與多個凸塊63中的一部分連接的方式，將密封結構體50及再配線結構體60對位。為了連接部（導電圖案21、導電圖案22及凸塊41B、凸塊42B）與凸塊63的連接、絕緣性接著層70的硬化、或者該些兩者，亦可於進行加熱及加壓的同時將密封結構體50與再配線結構體60貼合。加熱溫度例如可為250℃～300℃，壓力可為0.5 MPa～1 MPa。藉由將連接部（導電圖案21、導電圖案22及凸塊41B、凸塊42B）與多個凸塊63中的一部分連接，來連接密封結構體50與再配線結構體60。於本說明書中，「連接」的表述有時是指「電性連接」。
將密封結構體50與再配線結構體60連接的步驟亦可包括：暫時壓接，藉由將密封結構體50及再配線結構體60加熱至較凸塊63的熔點更低的溫度的同時進行壓接，以連接部（導電圖案21、導電圖案22及凸塊41B、凸塊42B）與多個凸塊63中的至少一部分相互接觸的方式將密封結構體50與再配線結構體60預連接；以及正式壓接，藉由將密封結構體50及再配線結構體60加熱至較凸塊63的熔點更高的溫度的同時進行加壓，使連接部（導電圖案21、導電圖案22及凸塊41B、凸塊42B）與多個凸塊63中的至少一部分接合。於此種兩階段的熱壓接的情況下，藉由正式壓接將密封結構體50與再配線結構體60電性連接。於暫時壓接中，例如加熱溫度可為80℃～130℃，壓力可為0.5 MPa～1 MPa。於正式壓接中，例如加熱溫度可為250℃～300℃，壓力可為0.5 MPa～1 MPa。此處於凸塊63包括兩層以上的金屬層的情況下，用於決定用於暫時壓接及正式壓接的加熱溫度的凸塊63的熔點可為與連接部接觸的金屬層（圖3的（g）～圖3的（h）的例子中為半球部63b）的熔點。絕緣性接著層70可於暫時壓接、正式壓接或該些兩者之間硬化。
於應用所述兩階段的熱壓接的情況下，絕緣性接著層70的熔融黏度於暫時壓接的加熱溫度下可為7000 Pa·s以下、6000 Pa·s以下、5000 Pa·s以下、或4000 Pa·s以下。藉此，可特別有效地抑制空隙的捲入。絕緣性接著層70的熔融黏度於暫時壓接的加熱溫度下可為1000 Pa·s以上。藉此，絕緣性接著層70的一部分難以蔓延至密封結構體50的側面。絕緣性接著層的蔓延可能會因對壓接工具的附著等而導致生產性降低。絕緣性接著層70的熔融黏度例如可使用流變儀（日本安東帕（Anton Paar Japan）公司製造、MCR301）來測定。熔融黏度的測定可使用直徑8 mm的一次性板及一次性樣品盤，於樣品厚度400 μm、昇溫速度10℃/min、頻率1 Hz的條件下進行。
絕緣性接著層70可含有填料。藉由使用填料的黏度及硬化後的物性控制，可抑制密封結構體50與再配線結構體60之間的空隙的產生及吸濕。填料可為無機填料、樹脂填料或該些的組合。填料的含量可以絕緣性接著層70的質量作為基準而為30質量%～90質量%。若填料的含量為30質量%以上，則絕緣性接著層70的散熱性提高，且可進一步抑制空隙的產生及吸濕率。若填料的含量為90質量%以下，則可抑制填料向連接部的咬入（陷印），因此存在連接可靠性進一步更提高的傾向。就同樣的觀點而言，填料的含量亦可為40質量%～80質量%。
於圖4的（i）～圖4的（k）的例子的情況下，由於再配線部6的主表面的面積較密封層5的主表面的面積更大，故將再配線結構體60與密封結構體50連接時，再配線部6較密封結構體50的端部50E更向外側突出。此外，可將凸塊63配置於再配線部6的密封結構體50側的主表面6S中較密封結構體50的端部50E更向外側突出的部分。
如圖4的（k）所示，形成導電性的屏蔽膜23，所述屏蔽膜23覆蓋與再配線結構體60連接的密封結構體50的外表面中不與絕緣性接著層70接觸的部分。此處，屏蔽膜23亦覆蓋再配線部6的主表面6S中較密封結構體50的端部50E更向外側突出的部分。藉此，屏蔽膜23與配置於較密封結構體50的端部50E更靠外側的凸塊63連接。
屏蔽膜23主要是出於電磁波屏蔽的目的而設置。屏蔽膜23可為單層或多層的金屬薄膜，該些可藉由例如濺鍍或蒸鍍之類的方法來形成。可使用與導電圖案21相同的導電體前驅物來形成屏蔽膜23。
圖5的（l）表示自與密封結構體50連接的再配線結構體60剝離載體基材1B的步驟的一例。載體基材1B的暫時固定材層13例如可藉由加熱、光照射、或機械剝離而自再配線部6剝離。
為了連接密封結構體50與再配線結構體60，載體基材1B亦可為加熱至凸塊63的熔點以上的溫度（例如於凸塊63包含無鉛焊料的情況下，典型的是250℃以上）後，能夠容易地自再配線結構體60剝離者。因此，暫時固定材層亦可為例如能夠藉由光照射而剝離者，作為其例子，可列舉包含聚苯並噁唑樹脂或聚苯並咪唑樹脂的暫時固定材層（例如參照日本專利特開2018-22763號公報）、及包含聚醯亞胺樹脂的暫時固定材層（例如參照日本專利特開2020-50734號公報）。或者，暫時固定材層亦可為能夠進行機械剝離者，作為其例子，可列舉單獨的碳層（例如參照日本專利第47544022號公報）、以及包含碳層與金屬層的複合層（例如參照日本專利第4726855號公報、日本專利第6546526號公報）。
於載體基材1B剝離後，如圖5的（m）所示，可於再配線部6的與密封結構體50為相反側的主表面上設置與再配線61連接的焊料球7。焊料球7用作二次安裝用的連接端子。視需要進行回流焊。
藉由以上例示的方法來獲得電子零件裝置100。電子零件裝置100主要包括密封結構體50、再配線結構體60、以及介隔存在於密封結構體50與再配線結構體60之間並將該些加以接著的絕緣性接著層70。
製造電子零件裝置的方法並不限定於以上說明的例子，能夠視需要進行變更。例如，亦可於大面積的一張載體基材上形成與多個電子零件裝置對應的再配線部，將另外準備的密封結構體接著於所述再配線部。於所述情況下，亦可於一張複合載體基材上形成多個密封結構體，將多個密封結構體與多個再配線部一併連接，並將所獲得的連接體分割為獨立的電子零件裝置。 [實施例]
以下，對應用本發明的一實施形態的方法來製作電子零件裝置的實施例進行說明。其中，本發明並不限定於該例。
1.接著劑膜 將60質量份的乙氧基化異三聚氰酸三丙烯酸酯（新中村化學工業股份有限公司製造、A-9300）、15質量份的二氧化矽填料（阿德瑪科技（Admatechs）股份有限公司製造、SE2050、平均粒徑：0.5 μm）、經環氧矽烷進行了表面處理的15質量份的二氧化矽填料（阿德瑪科技（Admatechs）股份有限公司製造、SE2050SEJ、平均粒徑：0.5 μm）、30質量份的甲基丙烯酸表面處理奈米二氧化矽填料（阿德瑪科技（Admatechs）股份有限公司製造、YA050CSM、平均粒徑：約50 nm）、及10質量份的樹脂填料（日本羅門哈斯（Rohm and Haas Japan）（股）製造、EXL-2655：芯殼型有機微粒子）加入至作為溶媒的甲基乙基酮中，從而獲得溶媒以外的成分的合計濃度為60質量%的混合液。對於該混合液，加入珠粒後，利用珠磨機（日本福里茨（Fritsch Japan）股份有限公司製造、行星型微粉碎機P-7）攪拌30分鐘。之後，向混合液中加入60質量份的苯氧樹脂（東都化成股份有限公司製造、ZX1356、Tg：約71℃、重量平均分子量：約63000），再次利用珠磨機將混合液攪拌30分鐘。繼而，加入2質量份的二枯基過氧化物（日油股份有限公司製造、帕庫米璐（Percumyl）D）後進一步攪拌混合液。藉由過濾自攪拌後的混合液中去除珠粒，從而獲得清漆。將所獲得的清漆塗敷於支撐膜上，並將塗膜加以乾燥，從而形成厚度20 μm的接著劑膜。
2.密封結構體的製作 準備具有作為支撐體的玻璃板、及形成於玻璃板上的暫時固定材層（剝離層）的載體基材（三井金屬礦業股份有限公司製造的「HRDP」、寬12吋、厚度1.1 mm）。於該載體基材的暫時固定材層上層壓感光性樹脂膜（日立化成股份有限公司製造的「RD1215」、厚度15 μm），以規定的圖案對其進行曝光、顯影，藉此形成被動零件及半導體晶片的對位用的對準標記。繼而，藉由在暫時固定材層上層壓所述接著劑膜來形成接著層。藉由在接著層上印刷導電性膏（日立化成股份有限公司製造的「SP-1000」）來形成墊作為厚度60 μm被動零件搭載用的連接部的前驅物。於墊上，作為被動零件，搭載具有W 0.4 mm×D 0.2 mm×H 0.13 mm尺寸的0 Ω電阻零件（松下（panasonic）股份有限公司製造的「ERJXGN0R00Y」）、及具有W 0.6 mm×D 0.3 mm×H 0.23 mm尺寸的0 Ω電阻零件（松下（panasonic）股份有限公司製造的「ERJ1GN0R00C」）。其次，將256個具有W 7.3 mm×D 7.3 mm×H 0.2 mm的尺寸、具有高度40 μm的銅凸塊作為連接部的晶片零件（瓦茨（Waltz）股份有限公司製造的「CC80」）配置於接著層上的規定位置。對於所獲得的結構體，為了接著層的硬化，於烘箱中以175℃加熱2小時，繼而為了藉由導電性膏的硬化形成連接部，於最高溫度265℃的回流焊爐中進行加熱。繼而，藉由使用了固體密封材（日立化成股份有限公司製造的「CEL-400ZHF40-F1G」）的壓縮模具形成密封接著層上的被動零件及晶片零件的厚度0.5 mm的密封層。將載體基材自接著層剝離，並對接著層進行研削至形成被動零件及半導體晶片的連接部露出的電路面為止，從而獲得密封結構體。所獲得的密封結構體中的晶粒偏移量（自搭載位置的設計值的偏離）以晶片零件256個的平均值計，於X方向為2.7 μm，於Y方向為1.6 μm。
3.再配線結構體的製作 於與密封結構體的製作中使用者相同的載體基材的暫時固定材層上，利用如下方法來形成具有設置於表層部的銅墊的兩層構成的再配線層，所述方法包括藉由感光性絕緣樹脂（日立化成股份有限公司的「AH3000」）的曝光及顯影形成絕緣層、以及藉由銅濺鍍及鍍敷形成再配線。藉由在再配線層的銅墊上依序形成銅鍍敷層（高度10 μm）及錫-銀焊料鍍敷層（高度15 μm）來形成凸塊。
4.密封結構體與再配線結構體的連接 於密封結構體的電路面上層壓絕緣性接著層（日立化成股份有限公司製造的「AK1220」）。利用切割機（dicing saw）將密封結構體與絕緣性接著層一同切斷，切出具有15.2 mm×13.2 mm尺寸的密封結構體。利用倒裝晶片接合器（flip chip bonder）於溫度120℃、加壓時間2秒的條件下，將所述密封結構體預連接於再配線結構體的規定位置上。之後，藉由使用層壓機的300℃的加熱及1.0 MPa的加壓，使電子零件及半導體晶片的連接部與再配線結構體的凸塊接合。藉由濺鍍形成厚度0.05 μm的鈦層，繼而藉由濺鍍形成厚度2 μm的銅層，藉此形成覆蓋密封結構體的密封層的屏蔽膜。最後，藉由機械剝離自與密封結構體連接的再配線結構體剝離載體基材，從而獲得包含密封結構體及再配線結構體的電子零件裝置。
1A:複合載體基材 1B:載體基材 5:密封層 6:再配線部 6S:主表面 7:焊料球 11:支撐體 13:暫時固定材層 15:接著層 21、22:導電圖案 21a、22a:導電體前驅物 23:屏蔽膜 25:對準標記 31、32:被動零件 41、42:晶片零件 41A、42A:IC晶片 41B、42B、63:凸塊 50:密封結構體 50E:密封結構體的端部 60:再配線結構體 61:再配線 61a:配線層 61b:連接部 62:絕緣層 63a:柱狀部 63b:半球部 70:絕緣性接著層 100:電子零件裝置 CS:電路面
圖1的（a）～圖1的（c）是表示製造電子零件裝置的方法的一實施形態的步驟圖。 圖2的（d）～圖2的（f）是表示製造電子零件裝置的方法的一實施形態的步驟圖。 圖3的（g）～圖3的（h）是表示製造電子零件裝置的方法的一實施形態的步驟圖。 圖4的（i）～圖4的（k）是表示製造電子零件裝置的方法的一實施形態的步驟圖。 圖5的（l）～圖5的（m）是表示製造電子零件裝置的方法的一實施形態的步驟圖。
1B:載體基材
5:密封層
6:再配線部
6S:主表面
11:支撐體
13:暫時固定材層
21a、22a:導電體前驅物
23:屏蔽膜
31、32:被動零件
41、42:晶片零件
41A、42A:IC晶片
41B、42B、63:凸塊
50:密封結構體
50E:密封結構體的端部
60:再配線結構體
70:絕緣性接著層
CS:電路面

Claims (15)

  1. 一種製造電子零件裝置的方法，包括： 準備密封結構體的步驟，所述密封結構體包括：具有相向的兩個主表面的密封層、被密封於所述密封層內的電子零件、以及與所述電子零件連接的連接部，且所述連接部於作為所述密封層的其中一主表面的電路面露出； 準備再配線結構體的步驟，所述再配線結構體包括：具有相向的兩個主表面的再配線部、以及設置於所述再配線部的其中一主表面上的多個凸塊，所述再配線部包含與所述多個凸塊連接的再配線、及絕緣層；以及 將所述密封結構體與所述再配線結構體於所述電路面與所述多個凸塊相向的方向上，於其間存在有絕緣性接著層的狀態下以所述連接部與所述多個凸塊中的至少一部分連接的方式加以接著，藉此將所述密封結構體與所述再配線結構體連接的步驟。
  2. 如請求項1所述的製造電子零件裝置的方法，其中所述準備再配線結構體的步驟包括： 準備載體基材，所述載體基材具有支撐體及設置於所述支撐體上的暫時固定材層； 於所述暫時固定材層上形成所述再配線部；以及 於所述再配線部的與所述載體基材為相反側的主表面上形成與所述再配線連接的所述多個凸塊， 所述製造電子零件裝置的方法更包括自與所述密封結構體連接的所述再配線結構體剝離所述載體基材的步驟。
  3. 如請求項1或請求項2所述的製造電子零件裝置的方法，其中於將所述再配線結構體與所述密封結構體連接時，所述再配線部較所述密封結構體的端部更向外側突出。
  4. 如請求項3所述的製造電子零件裝置的方法，其中將所述多個凸塊中的一部分配置於將所述再配線結構體與所述密封結構體連接時較所述密封結構體的端部更向外側突出的部分的所述再配線部上。
  5. 如請求項1至請求項4中任一項所述的製造電子零件裝置的方法，更包括形成導電性屏蔽膜的步驟，所述導電性屏蔽膜覆蓋與所述再配線結構體連接的所述密封結構體的外表面中不與所述絕緣性接著層接觸的部分。
  6. 如請求項4所述的製造電子零件裝置的方法，更包括形成導電性屏蔽膜的步驟，所述導電性屏蔽膜覆蓋與所述再配線結構體連接的所述密封結構體的外表面中不與所述絕緣性接著層接觸的部分、以及所述再配線部的所述密封結構體側的主表面中較所述密封結構體的端部更向外側突出的部分， 所述導電性屏蔽膜與配置於較所述密封結構體的端部更向外側突出的部分的所述再配線部上的所述凸塊連接。
  7. 如請求項1至請求項6中任一項所述的製造電子零件裝置的方法，其中所述準備密封結構體的步驟依序包括： 準備複合載體基材，所述複合載體基材包括支撐體、暫時固定材層、及硬化性的接著層，並將該些依序積層； 於所述複合載體基材的所述接著層上，於使與所述接著層接觸的所述連接部介於所述接著層與所述電子零件之間的狀態下配置所述電子零件； 藉由使所述接著層硬化而將所述電子零件固定於所述複合載體基材； 於所述接著層上形成密封所述電子零件的所述密封層； 使所述密封層硬化； 藉由自所述接著層剝離所述暫時固定材層而獲得具有所述接著層、所述電子零件及所述密封層的密封結構體；以及 藉由自所述接著層側研削所述密封結構體而形成所述連接部露出的所述電路面。
  8. 如請求項1至請求項7中任一項所述的製造電子零件裝置的方法，其中所述密封結構體包括多個所述電子零件，所述多個電子零件包含積體電路晶片、及晶片型被動零件。
  9. 如請求項1至請求項8中任一項所述的製造電子零件裝置的方法，其中將所述密封結構體與所述再配線結構體連接的步驟依序包括： 藉由將所述密封結構體及所述再配線結構體於其間存在有所述絕緣性接著層的狀態下，加熱至較所述凸塊的熔點更低的溫度並且進行壓接，以所述連接部與所述多個凸塊中的至少一部分相互接觸的方式將所述密封結構體與所述再配線結構體預連接；以及 藉由將所述密封結構體及所述再配線結構體加熱至較所述凸塊的熔點更高的溫度的同時進行加壓，使所述連接部與所述多個凸塊中的至少一部分接合。
  10. 一種電子零件裝置，包括： 密封結構體，所述密封結構體包括：具有相向的兩個主表面的密封層、被密封於所述密封層內的電子零件、以及與所述電子零件連接的連接部，且所述連接部於作為所述密封層的其中一主表面的電路面露出； 再配線結構體，所述再配線結構體包括：具有相向的兩個主表面的再配線部、以及設置於所述再配線部的其中一主表面上的多個凸塊，所述再配線部包含與所述多個凸塊連接的再配線、及絕緣層；以及 絕緣性接著層， 所述密封結構體與所述再配線結構體於所述電路面與所述凸塊相向的方向上，於其間存在有所述絕緣性接著層的狀態下以所述連接部與所述多個凸塊中的至少一部分連接的方式進行接著，藉此將所述密封結構體與所述再配線結構體連接。
  11. 如請求項10所述的電子零件裝置，其中所述再配線部較所述密封結構體的端部更向外側突出。
  12. 如請求項11所述的電子零件裝置，其中將所述多個凸塊中的一部分配置於較所述密封結構體的端部更向外側突出的部分的所述再配線部上。
  13. 如請求項10至請求項12中任一項所述的電子零件裝置，更包括導電性屏蔽膜，所述導電性屏蔽膜覆蓋所述密封結構體的外表面中不與所述絕緣性接著層接觸的部分。
  14. 如請求項12所述的電子零件裝置，更包括導電性屏蔽膜，所述導電性屏蔽膜覆蓋所述密封結構體的外表面中不與所述絕緣性接著層接觸的部分、以及所述再配線部的所述密封結構體側的主表面中較所述密封結構體的端部更向外側突出的部分， 所述導電性屏蔽膜與配置於較所述密封結構體的端部更向外側突出的部分的所述再配線部上的所述凸塊連接。
  15. 如請求項10至請求項14中任一項所述的電子零件裝置，其中所述密封結構體包括多個所述電子零件，所述多個電子零件包含積體電路晶片、及晶片型被動零件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220066036A1 (en) * 2020-08-25 2022-03-03 Lumentum Operations Llc Package for a time of flight device
KR20240034772A (ko) 2021-07-27 2024-03-14 도레이 카부시키가이샤 복합 섬유속 및 섬유 제품
WO2023080091A1 (ja) * 2021-11-05 2023-05-11 ローム株式会社 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242888A (ja) * 2006-03-08 2007-09-20 Sony Corp 半導体パッケージ製造方法
JP2010165940A (ja) * 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
JP2012151353A (ja) * 2011-01-20 2012-08-09 Sharp Corp 半導体モジュール
JP2013074184A (ja) * 2011-09-28 2013-04-22 Nitto Denko Corp 半導体装置の製造方法
JP5810957B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP6115060B2 (ja) * 2012-09-21 2017-04-19 富士通株式会社 電子デバイスの製造方法
WO2017111952A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Ultra small molded module integrated with die by module-on-wafer assembly

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