JPWO2020188806A1 - 半導体装置 - Google Patents

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Abstract

裏面にグランド電極が設けられ、複数の樹脂層（１１）を含む基板（６）と、この基板（６）の表面に実装された半導体チップ（１）とを備えた半導体装置において、一表面を前記基板（６）の表面側に露出させて、前記基板（６）の内部に埋め込まれたコア（９）と、前記樹脂層（１１）のうち前記コア（９）と前記グランド電極との間に配置された樹脂層（１１）を貫通して設けられ、前記コア（９）の裏面と前記グランド電極とを電気的に接続するフィルドビア（１２）と、前記半導体チップを覆うように前記基板（６）の表面に設けられ、表面が露出した高熱伝導率のリッド（４）と前記リッド（４）の裏面と前記コア（９）の表面とを接合する焼結銀（３）を含む接合材と、前記基板（６）の表面全体にトランスファー成形され、前記リッド（４）の周囲を囲むように設けられたモールド樹脂（７）と、を備えた。

Description

本願は、半導体装置に関するものである。
従来のモールド封止技術では、半導体チップ上部をモールド樹脂のみで封止することが一般的であり、これにより半導体チップの電気的絶縁性確保と半導体デバイス外部からの物理的衝撃による破損防止を実現している。一方で、モールド樹脂は熱伝導率が著しく低いという特徴を持つため、半導体チップの自己発熱はモールド樹脂からはほとんど放熱されず、半導体デバイスを実装した多層のプリント基板等の裏面に形成したグランド電極面から放熱するのが一般的である（例えば、下記特許文献１、２参照）。
特開平3-062955号公報 特開2013-183069号公報
従来の半導体デバイスは以上のように構成されているので、以下のような問題がある。まず、半導体チップが２００℃前後を超えて長時間駆動すると、モールド樹脂が半導体チップに焼き付き、半導体チップが故障する。また、近年、ＧａＮ ｏｎ ＳｉＣ（シリコンカーバイド基板上に結晶成長した窒化ガリウム製の半導体デバイス）に代表されるように、半導体チップが高出力化、高電力密度化するにつれ、自己発熱が増大しているが、多層のプリント基板のフィルドビアを経由したグランド電極面からの放熱だけでは不十分なため、高周波特性、あるいは長期信頼性の目標性能の達成が困難となっている。また、半導体チップの電極間にモールド樹脂が入り込むことによって寄生容量が発生し、高周波特性が劣化する。また、モールド樹脂は外気からの水分の侵入を防げないため、半導体チップに水分が達することで、半導体デバイスとしての耐湿性が劣化する。さらに、複数の半導体チップが同時に駆動するとき、漏洩電磁界が半導体チップ同士で干渉することで、高周波特性が劣化する。
本願は、上記のような課題を解決するための技術を開示するものであり、以下の内容を実現する半導体装置を提供することを目的とする。
（１）半導体チップを駆動してもモールド樹脂が半導体チップに焼き付かない。
（２）半導体デバイス全体の熱抵抗を小さくすることができ、高周波特性あるいは長期信頼性の目標性能の達成が容易となる。
本願に開示される半導体装置は、
基板と、
前記基板の表面に配置された半導体チップと、
前記基板の表面に接合され、前記半導体チップを覆うリッドと、
を備えるものである。
本願に開示される半導体装置によれば、半導体チップを駆動してもモールド樹脂が半導体チップに焼き付かず、半導体装置全体の熱抵抗を小さくすることができ、高周波特性あるいは長期信頼性の目標性能の達成が容易となる、という効果を奏する。
実施の形態１に係る半導体装置の全体構造を示す平面図である。 実施の形態１による半導体装置の一部拡大断面図である。 実施の形態１による半導体装置の一部拡大平面図である。 図３の立体的なイメージ図である。 実施の形態２による半導体装置に係る半導体チップ周辺の平面図である。 実施の形態２による半導体装置に係る半導体チップ周辺の第１の断面図である。 実施の形態２による半導体装置に係る半導体チップ周辺の第２の断面図である。 実施の形態２による半導体装置に係る半導体チップ周辺の第３の断面図である。 図７の立体的なイメージ図である。 実施の形態３による半導体装置に係る半導体チップ周辺の断面図である。 実施の形態４による半導体装置に係る半導体チップ周辺の平面図である。 実施の形態４による半導体装置に係る半導体チップ周辺の断面図である。 実施の形態５による半導体装置に係る半導体チップ周辺の平面図である。
実施の形態１．
以下、実施の形態１の半導体装置について説明する。
図１はこの半導体装置の全体像を示した平面図（但し、Ｃｕリッド、モールド樹脂は除く）、図２は、図１の半導体装置のうち、半導体チップとその近傍について拡大して示した、図１の縦方向の断面図、図３は、図１の半導体装置のうち、半導体チップとその近傍を拡大して示した平面図（但し、Ｃｕリッド、モールド樹脂は除く）である。なお、以降においては、図１の横方向をｘ方向、縦方向をｙ方向、ｘｙ面に垂直な方向（プリント基板の厚さ方向）をｚ方向と呼ぶ。
図１、図２において、実施の形態１の半導体装置は、半導体チップ１（本実施の形態では、図２に示したように、ＧａＮ ｏｎ ＳｉＣの構成となっている）、Ａｕワイヤ２、焼結銀３（Ａｇペースト３とも呼ぶ。以下同様）、Ｃｕリッド４、ＳＭＤ部品５（ＳＭＤはSurface Mount Device の略称。以下同様）、プリント基板６、モールド樹脂７、セラミックス製のサブマウント８をその構造中に含むものを前提としている。このうち、焼結銀３は、図２に示したように、サブマウント８を挟む構成で設けられている。また、モールド樹脂７はＣｕリッド４の周囲を取り囲んで構成されている。
また、図２において、プリント基板６は、図の下側から順にグランド電極面１０、多層で構成された樹脂層１１、このグランド電極面１０とＣｕコア９を電気的に接続するフィルドビア１２、周辺パターン１３などから構成されている。この図においては、フィルドビア１２は、樹脂層１１のうち、グランド電極面１０に近い側の２つの層を貫通する形態で設けられている。なお、上記周辺パターン１３は、さらに詳細に言うと、１層目Ｃｕ配線パターン１４（以下では、Ｌ１層１４とも呼ぶ）に該当する。
また、図３は、半導体装置に係る半導体チップ周辺の平面図であり、図１を補足するため、その一部を拡大して示した図である。この図において、半導体チップ１は周辺パターン１３ｂと入力ワイヤ２ａで接続され、周辺パターン１３ｃと出力ワイヤ２ｂで接続されている。また、周辺パターン１３ａ中の、上側部分と下側部分の破線で囲まれた枠Ｐは、Ｃｕリッド４とＣｕコア９の接合材である焼結銀３を介した接触領域を示している。なお、２箇所の一点鎖線で示した箇所は開放穴となっている位置を示している。
ここで、Ｃｕリッドは、入力ワイヤ２ａおよび出力ワイヤ２ｂとの接触を避けるために、すなわち、非接触でワイヤを配線するために、図２に示すように空間的に開放された開放穴（図中、一点鎖線の枠線で示した部分を参照）を持つトンネル構造を有しており、その断面形状はＣの字型である。なお、この断面形状は半導体チップとＡｕワイヤとの接触を避けられる構造であればよく、Ｃの字型に限らず、Ｕの字型等でもよい。Ｃｕリッドの形状は、プリント基板のＣｕコア９との接触面積が最大になるようにし、同時に、半導体チップからの距離が最短になるように加工し、プリント基板に実装する。
なお、図４は、以上の説明におけるＣｕリッドとＡｕワイヤの配置状態を立体的に明らかにするために、これらの配置状態について斜視図を使ったイメージ図により表したものである。この図により、Ｃｕリッド４に設けられたトンネル構造（この図において、一点鎖線で示した２箇所の平行四辺形部分が開放穴の位置を示している）により、半導体チップ１と周辺パターン１３ａ、半導体チップ１と周辺パターン１３ｂにそれぞれ接続された入力ワイヤ２ａ、出力ワイヤ２ｂが、Ｃｕリッド４と接触していない様子が見て取れる。
本実施の形態１では、半導体チップの自己発熱は、まずＣｕコア９に向かって拡散する。その後、グランド電極面１０の側には、プリント基板の樹脂層１１（ＦＲ４等を材質とする。ここで、ＦＲ４はFlame Retardant Type 4の略称）とフィルドビア１２の熱伝導率の差（例えば、ＦＲ４は約０．３Ｗ/ｍ*Ｋ、銅は４００Ｗ/ｍ*Ｋ）に起因して、ほとんどの熱はフィルドビア１２から伝熱していく。フィルドビア１２は、直径１．０×１０−４ｍ、高さ１．４×１０−4ｍのサイズのものが５０個程度あることを想定している。ここで、Ｗ：ワット、ｍ：メートル、Ｋ：ケルビン温度を示す（以下同様）。
一方で、Ｃｕリッド側には、Ｃｕリッド固定用の焼結銀を経由して、Ｃｕリッドの天面側に伝熱していく。
このようにして、グランド電極面１０及びＣｕリッド天面側を、それぞれ、はんだ及び熱伝導ペースト等により最終製品の筐体に固定することにより、半導体デバイスの放熱パスを上下二方向に確保できる。
ここで、焼結銀は高放熱タイプのもの（例えば熱伝導率が約１５０Ｗ/ｍ*Ｋ）を選択することで、半導体チップからＣｕリッドまでの熱抵抗を、半導体チップからグランド電極面までの熱抵抗（約１Ｋ／Ｗ）の半分程度とすることができる。
これを具体的なＣｕリッドのサイズに換算すると、金属材料の熱抵抗はその電気抵抗に比例し、その比例定数は体積抵抗率と熱伝導率の積で規定されることから、大よそ以下の値となる。半導体チップからグランド電極面までの熱抵抗に関係するＣｕコアのサイズは、図６に示す断面で見て、面積が約７×１０−６ｍ２、厚さ約２．５×１０−４ｍに対して、Ｃｕリッドのサイズは、両脚部の面積が約７×１０−６ｍ２、厚さ約２．５×１０−４ｍ、屋根部（後述する）の面積が約７×１０−６ｍ２、厚さ約６×１０−４ｍとなる。
なお、特許文献１の第２図、第３図には、半導体チップ裏面に放熱板を設けパッケージ裏面に露出させる構造が提案されているが、この放熱板は、放熱板の側面に金属製リッドを接合しており、半導体チップから外部への放熱パスは必然的に遠くなる点が本実施の形態と本質的に異なる。従って、特許文献１に提案されている構造は、半導体デバイスの放熱にはほとんど寄与しないと考えられる。
本実施の形態では、半導体チップ真上に放熱パスを直接設置できるため、プリント基板のグランド電極面のみから放熱していた従来技術に比べて製品の熱抵抗を大幅に低減できる。
また、特許文献２の図１０には、回路基板上の素子実装領域に実装された半導体チップと半導体チップを覆う金属製リッド、及び金属製リッド側面のみを覆う封止体の構造が提案されている。この図１０に提案されている構造では、金属製リッドの素子実装領域に金属製リッドを実装しない点が、本実施の形態と異なる。
従って、特許文献２に開示されている構造は、金属製リッドと半導体チップは相当離れているとみなせるため、金属製リッドが半導体チップの自己発熱の放熱に有効に機能するとは考え難い。
本実施の形態では、半導体チップと金属製リッドをＣｕコアに直に実装することにより、半導体チップの自己発熱がＣｕコアを経由して、半導体チップ真上に放熱パスを直接設置できるため、プリント基板のグランド電極面のみから放熱していた従来技術に比べて、製品の熱抵抗を大幅に低減できる。
すなわち、半導体装置が自己発熱により動作特性、あるいは信頼性が劣化することを防止するために、半導体チップをモールド樹脂で封止する構造を持つ半導体装置において、モールド樹脂の物性により動作特性、あるいは信頼性が劣化することを防止することができるようにした。
以下、本構造の作製方法について説明する。
（１）Ｃｕコアを有するプリント基板に焼結銀を塗布した後に、半導体チップ、サブマウント、Ｃｕリッドをセットし、焼結銀の熱硬化温度（２００℃前後）まで加熱し、焼結銀を熱硬化させる。一旦熱硬化した焼結銀の融点は数１００℃になる。
（２）Ａｕワイヤをワイヤボンディングする。
（３）チップインダクタ５ａ、チップ抵抗５ｂ、チップコンデンサ５ｃなどのＳＭＤ部品５をはんだで実装する。
（４）プリント基板の表面全体に、モールド樹脂をトランスファー成形する。
（５）モールド天面を研磨装置で削り、Ｃｕリッドの天面を露出させる。
以上において、接合材は熱伝導率が通常１５０Ｗ／ｍ＊Ｋ程度の値である高性能焼結銀を前提として説明したが、熱伝導率が３０Ｗ／ｍ＊Ｋ以上であれば、半導体チップからＣｕリッド側への熱抵抗を、半導体チップからＣｕコア側への熱抵抗より低く抑えることができる。また、Ｃｕコアの使用を前提として説明したが、これに限らず、Ｃｕコアと同等以上の放熱性能を有する物質であって焼結銀で接合可能なコアであれば、Ｃｕコアに代わるコアとして適用可能である。さらに、ワイヤはＡｕワイヤを前提として説明したが、これに限らず、Ｃｕワイヤでも同様の効果を奏する。
また、以上において、本実施の形態の半導体装置を構成する基板としては、代表的な呼称である「プリント基板」を用いて説明したが、これに限らず、一般的な呼称である電子回路基板（セラミック基板もこれに含まれる）と呼称しても差し支えない。以下では、これらをまとめて、単に基板と称する。
また、以上において、Ｃｕコアがなく、半導体チップが基板に直付けされていても良い。また、Ｃｕコアが基板に埋め込まれておらず、基板の表面上にあっても良い。また、焼結銀を接合に用いるとしたが、デバイスの放熱条件を満たすことができれば、はんだ、あるいは、接着剤を用いても良い。さらに、フィルドビアがＣｕコアとグランド電極の間の放熱を担うと仮定したが、フィルドビアが無くても良い。
実施の形態２．
なお、上記実施の形態１では、Ｃｕリッドの形状は入力ワイヤおよび出力ワイヤとの接触を避けるため、トンネル構造を有するものを示したが、図５のようにトンネル構造の出入り口を塞ぐ壁（先に図２、図４に示した開放部分である一点鎖線の枠線の内部、あるいは、図３に示した開放部分である２箇所の一点鎖線部分を埋める壁）を設けてもよい。この際、入力ワイヤおよび出力ワイヤを外部へ取り出すため中継している中継パターン１３ｄの直下にはビアホールである上部フィルドビア１２ａを設ける。上述のように直下に設ける理由は、半導体チップの入出力間の電気的距離を短くするため、ワイヤ等の追加の必要性をなくすためである。
図５において、半導体チップ１は、入力ワイヤ２ａおよび出力ワイヤ２ｂによって、左右の中継パターン１３ｄとそれぞれ接続されている。この各中継パターンには、その直下に、信号電極に繋がる上部フィルドビア１２ａが設けられている。さらに、中央部分に配置されている周辺パターンに示した破線で囲んだ上下２つの枠Ｐは、放熱に寄与するＣｕコアとＣｕリッドの接触領域を表している。また、上記中央部分に配置されている周辺パターンの左右に配置された周辺パターン内にそれぞれ示した、白抜き破線で囲んだ枠Ｑ１は、放熱には寄与しない、Ｌ１層とＣｕリッドとの接触領域である。
図６、図７は、図５の断面形状を２方向から示した図である。図６は、図５の半導体装置のうち、半導体チップとその近傍について拡大して示した、図５のｙ方向の断面図（断面ＡＡ参照）であり、図７は、図５の半導体装置のうち、半導体チップとその近傍について拡大して示した、図５のｘ方向の断面図（断面ＢＢ参照）である。また、図８は、図５に示した上部フィルドビア１２ａの詳細を説明するため、図５のｙ方向の断面であって、図６とは異なる断面ＣＣにおける断面図を示したものである。
図７において、焼結銀３の下面に接してＬ１層１４が設けられている。そして、このＬ１層１４の高さ方向の位置に対して、その高さ位置が低い所までＣｕリッドの一部分が突出する形態で形成されている。この一部分が突出した部分がＣｕリッド凸部４ｂであり、Ｃｕコア９と接触する接触部となっている。
また、図８に示すように、入力ワイヤおよび出力ワイヤを外部へ取り出すため中継している中継パターン１３ｄの直下には、ビアホールである上部フィルドビア１２ａが設けられている。この上部フィルドビア１２ａは、その下部に設けられた２つのフィルドビア１２を介して、４層目Ｃｕ配線パターン１５に繋がっている。このような構成により、ワイヤ等を追加して設けることなく、半導体チップの入出力間の電気的距離を短くすることが可能となっている。
図９は、図７に示したＣｕリッドの構造を立体的に示すために、Ｃｕリッドのみを３次元的に表わした場合のイメージとして、斜視図で示したものである。図９に示すように、図７で説明したＣｕリッド凸部４ｂが２箇所形成されている。そして、この図９において、模様を施した矩形部分が屋根部１６に相当する。
実施の形態１においては、Ｃｕリッドのトンネル構造は入力ワイヤあるいは出力ワイヤとの干渉を避けるため開放していたが、この実施の形態２においては、Ｃｕリッドのトンネル構造の出入り口に壁を設け、プリント基板のＬ１層のパターンと接合することで、半導体チップとＡｕワイヤを気密封止する構造としたものである。
これにより、実施の形態１の効果に加えて、以下の効果を得る。
（１）半導体チップの高温動作時、モールド樹脂がチップに焼き付くのを防ぐことにより、半導体チップが故障なく動作できる際の活性層温度を高くすることを可能にする。
（２）半導体チップのソース、ゲート等の電極構造の隙間にモールド樹脂が入り込まなくなるため、寄生容量が発生しなくなり、高周波特性の劣化を防止できる。
（３）半導体チップがＣｕリッドとＣｕコアで密閉され、モールド樹脂からチップへの水分侵入を防止することにより、製品の耐湿性が向上する。
（４）Ｃｕリッドの屋根部の断面積が広がり、上記の項目（１）の内容に加え、モールド天面側の熱抵抗が低減できる。
（５）半導体チップからの電磁界漏洩を防ぐことができる。
実施の形態３．
実施の形態２においては、グランド電極面を高さの基準としたときにモールド樹脂の天面とＣｕリッドの天面の高さは一致させていたが、モールド樹脂成型時にモールドの高さをＣｕリッドの高さより低くし、Ｃｕリッド上部を露出させた構造としてもよい。
図１０は、このＣｕリッド露出部を説明するための図で、実施の形態２の図６相当の断面図である。この図に示すように、本実施の形態においては、モールド樹脂７の上側表面かＣｕリッドの一部が突き出た形態となっている。この突き出た部分がＣｕリッド露出部４ａである。
この場合には、Ｃｕリッドがモールド樹脂７の上側表面から露出することが許される形態になっているため、Ｃｕリッド天面を研磨装置で削り出す工程を省くことができ、加工費を低減できる。
実施の形態４．
実施の形態２においては、半導体チップの個数を１個としていたが、複数の半導体チップを実装する場合は、Ｃｕリッドのトンネル構造を複数個備える構造としてもよい。例えば、半導体チップの個数が２個なら、２個のトンネル構造を有するものとすることができる。
図１１に２個のトンネル構造を有する場合の半導体装置の一例を平面図で示す。図１２は、この図１１の断面ＤＤについての断面図である。半導体チップの個数に対応して、２個のトンネル構造を有していることが判る。
図１１において、２個の半導体チップ１のそれぞれに対応して、入力側と出力側に中継パターン１３ｄがそれぞれ１個ずつ設けられている。上面から見て、各中継パターン１３ｄの内側に相当する位置には、余分な電極間接続用のワイヤを必要としないよう、それぞれ、信号電極に繋がる上部フィルドビア１２ａが配置されている。また、ＣｕリッドとＣｕコアとの接触領域（全部で３箇所）を破線で囲んだ枠Ｐで示し、ＣｕリッドとＬ１層の接触領域（左右２箇所）を白抜き破線で囲んだ枠Ｑ１で示した。ここでも枠Ｑ１は実施の形態２における枠Ｑ１と同様、Ｃの字型の形状となっている。
図１２に示したように、本実施の形態では上記実施の形態２とは異なり、２個の半導体チップ１のそれぞれに対応して、左右に１個ずつトンネル構造が設けられている。また、２個の半導体チップ１の下方位置には、それぞれの半導体チップに対応して、フィルドビア１２が配置されている。上記以外の構造については、実施の形態２とほぼ同様である。
上述のように、複数の半導体チップを近接して実装する場合に、チップの自己発熱の排熱経路をチップ片側に限定することなく、両側に確保することにより、隣り合う半導体チップ同士の熱的な干渉を緩和できる。
実施の形態５．
実施の形態５の半導体装置は、複数の半導体チップを実装する場合において、Ｃｕリッドのトンネル構造同士が空間的に完全に分離されたものとなっており、このような構造が複数備えられている。この場合、半導体チップが２個ある場合であれば、２個のトンネル構造を有していることは実施の形態４と同じであるが、Ｃｕリッドと１層目のＣｕ配線の接触領域の形状が異なる。
具体的には、実施の形態４の形態に、さらに、Ｃｕリッドの実装用に中継パッドの間にも電極を準備する。図１３に、この場合の平面図を示す。この図に示すように、本実施の形態５におけるＣｕリッドとＬ１層の接触領域の形状を示した白抜き破線で囲んだ枠Ｑ２は、実施の形態４における枠Ｑ１のＣの字型の形状からＥの字型の形状に変化していることが特徴である。これにより、各半導体チップとワイヤと中継パターンとを一体として組合せた組合せ構成体を互いに分離して密閉する密閉構造を形成している。
実施の形態５においては、複数の半導体チップと入力ワイヤおよび出力ワイヤを空間的に完全に分離できる。つまり、実施の形態２の効果に加えて、複数の半導体チップ同士から発生する電磁界を空間的に分離できるため、チップ同士の電磁波干渉に起因した特性変動を防ぐことができる。
実施の形態６．
実施の形態６の半導体装置は、実施の形態１〜５での半導体装置の構造は維持したままで、Ｃｕリッドの材質のみをＣｕから人工ダイヤモンドに置き換えたものである。
Ｃｕリッドの材質をＣｕから人工ダイヤモンドに置き換えたことにより、以下の効果を奏する。まず、人工ダイヤモンドにより天面と電気的に絶縁できるため、Ｃｕリッドを用いたときのような、リッド天面から電気的サージ等が印加されることにより、チップがＥＳＤ破壊（ここで、ＥＳＤはElectro Static Dischargeの略）される恐れが無くなる。また、人工ダイヤモンドを用いた場合には、Ｃｕに比べて約５倍の熱伝導率になることから、さらなる熱抵抗低減に寄与できる。
本願は様々な例示的な実施の形態及び実施例が記載されているが、１つ、または、複数の実施の形態に記載された様々な特徴、態様、及び機能は、特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
具体的には、例えば、リッドの材質としてＣｕ、および人工ダイヤモンドの場合について説明したが、これらに限らず、Ａｇを用いても同等の効果を期待できるものである。
１ 半導体チップ、２ Ａｕワイヤ、２ａ 入力ワイヤ、２ｂ 出力ワイヤ、３ 焼結銀（Ａｇペースト）、４ Ｃｕリッド、４ａ Ｃｕリッド露出部、４ｂ Ｃｕリッド凸部、５ ＳＭＤ部品、５ａ チップインダクタ、５ｂ チップ抵抗、５ｃ チップコンデンサ、６ プリント基板、７ モールド樹脂、８ サブマウント、９ Ｃｕコア、１０ グランド電極面、１１ 樹脂層、１２ フィルドビア、１２ａ 上部フィルドビア、１３、１３ａ、１３ｂ、１３ｃ 周辺パターン、１３ｄ 中継パターン、１４ １層目Ｃｕ配線パターン、１５ ４層目Ｃｕ配線パターン、１６ 屋根部
本願に開示される半導体装置は、
基板と、
前記基板の表面に配置された半導体チップと、
前記基板の表面に接合され、前記半導体チップを覆うリッドと、
前記基板の表面全体に形成され、前記リッドの表面を露出させるように当該リッドの周囲を囲んで設けられたモールド樹脂と、
を備え、
前記基板の厚さ方向において、前記モールド樹脂の表面の高さは、前記リッドの表面の高さよりも低いことを特徴とするものである。

Claims (8)

  1. 基板と、
    前記基板の表面に配置された半導体チップと、
    前記基板の表面に接合され、前記半導体チップを覆うリッドと、
    を備えることを特徴とする半導体装置。
  2. 一表面を前記基板の表面側に露出させて、前記基板の内部に埋め込まれたコアをさらに備え、
    前記基板は、裏面にグランド電極が設けられ、複数の層状に形成された樹脂層を含んでおり、
    前記半導体チップは、前記樹脂層のうち前記コアと前記グランド電極との間に配置された特定の樹脂層を貫通して設けられ、前記コアの裏面と前記グランド電極とを電気的に接続するフィルドビアと、前記コアの表面に対向して配置されるとともに、
    前記リッドは、高熱伝導率で、前記コアの表面に焼結銀を含む接合材により接合されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記基板の表面上の、前記半導体チップの周辺に配置された周辺パターンと、
    前記基板の表面に配置され、前記半導体チップと前記周辺パターンを接続するワイヤと、を備え、
    前記リッドは、前記ワイヤを非接触に配線する開放穴が形成されたトンネル構造を有していることを特徴とする請求項２に記載の半導体装置。
  4. 前記周辺パターンは、前記半導体チップに接続された前記ワイヤを信号電極に中継するための上部フィルドビアを直下に配置した中継パターンであり、
    前記リッドは、前記トンネル構造の出入り口が塞がれており、
    前記ワイヤから入力および出力される電気信号は、前記上部フィルドビアを経由して前記基板の表面から２層目以上の層から前記リッドの外に取り出し可能となっていることを特徴とする請求項３に記載の半導体装置。
  5. 前記基板の表面全体に形成され、前記リッドの表面を露出させるように当該リッドの周囲を囲んで設けられたモールド樹脂を備え、
    前記基板の厚さ方向において、前記モールド樹脂の表面の高さは、前記リッドの表面の高さよりも低いことを特徴とする請求項３または請求項４に記載の半導体装置。
  6. 前記基板は、複数の前記半導体チップを有し、
    前記周辺パターンは、前記半導体チップの数に比例して、前記半導体チップに接続された前記ワイヤを信号電極に中継するための上部フィルドビアの真上に配置された中継パターンを有しており、
    前記リッドは、前記半導体チップの数だけ、前記ワイヤを非接触に配線する開放穴が形成されたトンネル構造を有していることを特徴とする請求項３に記載の半導体装置。
  7. 前記リッドは、前記基板の表面上で、複数の、前記半導体チップ、前記ワイヤ、および前記中継パターンを組合せた組合せ構成体を、互いに分離して密閉する密閉構造を備えていることを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体チップを覆う前記リッドの材質は、人工ダイヤモンドであることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471164B (zh) * 2021-06-28 2023-09-08 江西晶浩光学有限公司 芯片封装结构、摄像头模组及电子设备

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01282845A (ja) * 1988-05-10 1989-11-14 Citizen Watch Co Ltd 樹脂封止型ピングリッドアレイ
JPH05251598A (ja) * 1992-03-05 1993-09-28 Sumitomo Electric Ind Ltd 半導体チップモジュール
JP2000012722A (ja) * 1998-06-25 2000-01-14 Kyocera Corp 電子部品収納用容器
JP2000188359A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc 半導体パッケージ
JP2002176158A (ja) * 1992-06-23 2002-06-21 Sony Corp 固体撮像装置
US20090289335A1 (en) * 2008-05-21 2009-11-26 Zigmund Ramirez Camacho Integrated circuit package system with shield and tie bar
JP2010219554A (ja) * 2010-06-04 2010-09-30 Hitachi Automotive Systems Ltd 半導体装置及びそれを用いた電子制御装置
US20110233736A1 (en) * 2010-03-23 2011-09-29 Park Hyungsang Integrated circuit packaging system with encapsulation and method of manufacture thereof
US20160190029A1 (en) * 2014-12-30 2016-06-30 Stmicroelectronics Pte Ltd Method of making an electronic device including two-step encapsulation and related devices
JP2017139278A (ja) * 2016-02-02 2017-08-10 Ｔｏｗａ株式会社 電子部品の製造装置及び製造方法並びに電子部品

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0396064U (ja) * 1990-01-22 1991-10-01
JPH05109945A (ja) * 1991-10-21 1993-04-30 Mitsubishi Electric Corp 半導体冷却装置
JP2005101365A (ja) * 2003-09-25 2005-04-14 Kyocera Corp 電子装置
TWI249232B (en) * 2004-10-20 2006-02-11 Siliconware Precision Industries Co Ltd Heat dissipating package structure and method for fabricating the same
JP3963914B2 (ja) * 2004-12-10 2007-08-22 三洋電機株式会社 半導体装置
JP2006319008A (ja) * 2005-05-11 2006-11-24 Kyocera Mita Corp ヒートシンク
JP4832369B2 (ja) * 2007-06-25 2011-12-07 富士通株式会社 回路基板、半導体装置、回路基板の製造方法、半導体装置の製造方法
JP5215605B2 (ja) * 2007-07-17 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2009200338A (ja) * 2008-02-22 2009-09-03 Renesas Technology Corp 半導体装置の製造方法
JP2013197209A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP2014036033A (ja) * 2012-08-07 2014-02-24 Hitachi Automotive Systems Ltd 半導体装置
JP2016192444A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
JP7011395B2 (ja) * 2017-01-27 2022-01-26 京セラ株式会社 電子素子実装用基板、電子装置および電子モジュール
JP6972622B2 (ja) * 2017-04-03 2021-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01282845A (ja) * 1988-05-10 1989-11-14 Citizen Watch Co Ltd 樹脂封止型ピングリッドアレイ
JPH05251598A (ja) * 1992-03-05 1993-09-28 Sumitomo Electric Ind Ltd 半導体チップモジュール
JP2002176158A (ja) * 1992-06-23 2002-06-21 Sony Corp 固体撮像装置
JP2000012722A (ja) * 1998-06-25 2000-01-14 Kyocera Corp 電子部品収納用容器
JP2000188359A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc 半導体パッケージ
US20090289335A1 (en) * 2008-05-21 2009-11-26 Zigmund Ramirez Camacho Integrated circuit package system with shield and tie bar
US20110233736A1 (en) * 2010-03-23 2011-09-29 Park Hyungsang Integrated circuit packaging system with encapsulation and method of manufacture thereof
JP2010219554A (ja) * 2010-06-04 2010-09-30 Hitachi Automotive Systems Ltd 半導体装置及びそれを用いた電子制御装置
US20160190029A1 (en) * 2014-12-30 2016-06-30 Stmicroelectronics Pte Ltd Method of making an electronic device including two-step encapsulation and related devices
JP2017139278A (ja) * 2016-02-02 2017-08-10 Ｔｏｗａ株式会社 電子部品の製造装置及び製造方法並びに電子部品

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