JPWO2020168798A5

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Publication number: JPWO2020168798A5
Application number: JP2020558472A
Authority: JP
Publication date: 2022-12-26
Anticipated expiration: 2039-12-16

Description

ｔ３時間帯の内、第１のクロック信号端子ＣＬＫ１の信号がローレベルになり、第２のクロック信号端子ＣＬＫ２の信号がローレベルに保持され、第１のリセット信号端子ＲＳＴ１の信号がハイレベルになる。ハイレベルの第１のリセット信号の作用で、第１のリセットトランジスタＴ５１がオンされ、プルアップノードＰＵをローレベルに引き下げて、ＰＵ点のリセットを実現する。これは、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２をオフにする。また、ＰＵ点のリセットにより、第２の制御トランジスタＴｃ２をオフにし、プルダウンノードＰＤはＶＤＤＢからの信号の作用でハイレベルになる。さらに、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２がいずれもオンされ、ＶＳＳのローレベル信号をさらに第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２に伝送して、両者がローレベルを出力させる。

ｔ７時間帯の内、第２のクロック信号端子ＣＬＫ２の信号がローレベルになり、第１のクロック信号端子ＣＬＫ１の信号がローレベルに保持され、第２のリセット信号端子ＲＳＴ２の信号がハイレベルになる。ハイレベルの第２のリセット信号の作用で、第２のリセットトランジスタＴ５２がオンされ、プルアップノードＰＵをローレベルに引き下げて、ＰＵ点のリセットを実現する。これは、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２をオフにする。また、ＰＵ点のリセットにより、第２の制御トランジスタＴｃ２をオフにし、プルダウンノードＰＤはＶＤＤＢからの信号の作用でハイレベルになる。さらに、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２がいずれもオンされ、ＶＳＳのローレベル信号をさらに第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２に伝送して、両者がローレベルを出力させる。

Claims

第１の入力サブ回路乃至第Ｎの入力サブ回路と、第１の出力サブ回路乃至第Ｎの出力サブ回路とを含み、前記第１の出力サブ回路乃至第Ｎの出力サブ回路と第１の入力サブ回路乃至第Ｎの入力サブ回路とが一対一で対応し、ただし、Ｎは２以上の整数であり、
第ｎの入力サブ回路は、第ｎの入力信号端子、第１のレベル信号端子及びプルアップノードに電気的に接続され、前記第ｎの入力信号端子からの第ｎの入力信号の制御で前記第１のレベル信号端子からの第１のレベル信号を前記プルアップノードに伝送するように配置され、
第ｎの出力サブ回路は、第ｎのクロック信号端子、前記プルアップノード及び第ｎの出力信号端子に電気的に接続され、前記プルアップノードの電圧の制御で前記第ｎのクロック信号端子からの第ｎのクロック信号を前記第ｎの出力信号端子に伝送するように配置され、ただし、ｎ＝１，２，…，Ｎである、
ことを特徴とするシフトレジスタユニット。
第１の出力サブ回路乃至第Ｎの出力サブ回路と一対一で対応する第１のプルダウンサブ回路乃至第Ｎのプルダウンサブ回路をさらに含み、
第ｎのプルダウンサブ回路は、プルダウンノード、第２のレベル信号端子及び前記第ｎの出力信号端子に電気的に接続され、前記プルダウンノードの電圧の制御で前記第２のレベル信号端子からの第２のレベル信号を前記第ｎの出力信号端子に伝送するように配置される、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
制御サブ回路をさらに含み、
前記制御サブ回路は、前記プルアップノード、第２のレベル信号端子、第３のレベル信号端子及びプルダウンノードに電気的に接続され、前記プルアップノードの電圧の制御で前記第２のレベル信号端子からの第２のレベル信号または前記第３のレベル信号端子からの第３のレベル信号を前記プルダウンノードに伝送するように配置される、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
第１の出力サブ回路乃至第Ｎの出力サブ回路と一対一で対応する第１のリセットサブ回路乃至第Ｎのリセットサブ回路をさらに含み、
第ｎのリセットサブ回路は、第ｎのリセット信号端子、第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記第ｎのリセット信号端子からの第ｎのリセット信号の制御で前記第２のレベル信号端子からの第２のレベル信号を前記プルアップノードに伝送するように配置される、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
総括リセットサブ回路をさらに含み、
前記総括リセットサブ回路は、総括リセット信号端子、第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記総括リセット信号端子からの総括リセット信号の制御で前記第２のレベル信号端子からの第２のレベル信号を前記プルアップノードに伝送するように配置される、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
外部補償駆動サブ回路をさらに含み、
前記外部補償駆動サブ回路は、補償入力信号端子、ランダム出力イネーブル信号端子、補償クロック信号端子、第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記ランダム出力イネーブル信号端子からのランダム出力イネーブル信号及び前記補償クロック信号端子からの補償クロック信号の制御で前記補償クロック信号を前記プルアップノードに伝送するように配置される、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
第ｎの入力サブ回路は、第ｎの入力トランジスタを含み、
前記第ｎの入力トランジスタの制御極が前記第ｎの入力信号端子に電気的に接続され、前記第ｎの入力トランジスタの第１の極が前記第１のレベル信号端子に電気的に接続され、前記第ｎの入力トランジスタの第２の極が前記プルアップノードに電気的に接続されている、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
第ｎの出力サブ回路は、第ｎの出力トランジスタ及び第ｎの記憶コンデンサを含み、
前記第ｎの出力トランジスタの制御極が前記プルアップノードに電気的に接続され、前記第ｎの出力トランジスタの第１の極が前記第ｎのクロック信号端子に電気的に接続され、前記第ｎの出力トランジスタの第２の極が前記第ｎの出力信号端子に電気的に接続され、
前記第ｎの記憶コンデンサの第１の極が前記プルアップノードに電気的に接続され、前記第ｎの記憶コンデンサの第２の極が前記第ｎの出力信号端子に電気的に接続されている、
ことを特徴とする請求項１に記載のシフトレジスタユニット。
第ｎのプルダウンサブ回路は、第ｎのプルダウントランジスタを含み、
前記第ｎのプルダウントランジスタの制御極が前記プルダウンノードに電気的に接続され、前記第ｎのプルダウントランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第ｎのプルダウントランジスタの第２の極が前記第ｎの出力信号端子に電気的に接続されている、
ことを特徴とする請求項２に記載のシフトレジスタユニット。
前記制御サブ回路は、第１の制御トランジスタ及び第２の制御トランジスタを含み、
前記第１の制御トランジスタの制御極及び第１の極が前記第３のレベル信号端子に電気的に接続され、前記第１の制御トランジスタの第２の極が前記プルダウンノードに電気的に接続され、
前記第２の制御トランジスタの制御極が前記プルアップノードに電気的に接続され、前記第２の制御トランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第２の制御トランジスタの第２の極が前記プルダウンノードに電気的に接続されている、
ことを特徴とする請求項３に記載のシフトレジスタユニット。
前記制御サブ回路は、第３の制御トランジスタをさらに含み、
前記第３の制御トランジスタの制御極が前記プルダウンノードに電気的に接続され、前記第３の制御トランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第３の制御トランジスタの第２の極が前記プルアップノードに電気的に接続されている、
ことを特徴とする請求項１０に記載のシフトレジスタユニット。
前記第ｎのリセットサブ回路は、第ｎのリセットトランジスタを含み、
前記第ｎのリセットトランジスタの制御極が前記第ｎのリセット信号端子に電気的に接続され、前記第ｎのリセットトランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第ｎのリセットトランジスタの第２の極が前記プルアップノードに電気的に接続されている、
ことを特徴とする請求項４に記載のシフトレジスタユニット。
前記総括リセットサブ回路は、総括リセットトランジスタを含み、
前記総括リセットトランジスタの制御極が前記総括リセット信号端子に電気的に接続され、前記総括リセットトランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記総括リセットトランジスタの第２の極が前記プルアップノードに電気的に接続されている、
ことを特徴とする請求項５に記載のシフトレジスタユニット。
前記外部補償駆動サブ回路は、第１の補償駆動トランジスタ、第２の補償駆動トランジスタ、第３の補償駆動トランジスタ及び補償駆動コンデンサを含み、
前記第１の補償駆動トランジスタの制御極が前記ランダム出力イネーブル信号端子に電気的に接続され、前記第１の補償駆動トランジスタの第１の極が前記補償入力信号端子に電気的に接続され、前記第１の補償駆動トランジスタの第２の極が前記補償駆動コンデンサの第１の極に電気的に接続され、
前記第２の補償駆動トランジスタの制御極が前記補償駆動コンデンサの第１の極に電気的に接続され、前記第２の補償駆動トランジスタの第１の極が前記補償クロック信号端子に電気的に接続され、前記第２の補償駆動トランジスタの第２の極が前記第３の補償駆動トランジスタの第１の極に電気的に接続され、
前記第３の補償駆動トランジスタの制御極が前記補償クロック信号端子に電気的に接続され、前記第３の補償駆動トランジスタの第２の極が前記プルアップノードに電気的に接続され、
前記補償駆動コンデンサの第２の極が前記第２のレベル信号端子に電気的に接続されている、
ことを特徴とする請求項６に記載のシフトレジスタユニット。
請求項１乃至１４のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
各々のフレームには、第１の駆動時間帯乃至第Ｎの駆動時間帯が含まれ、
前記方法は、第ｎの駆動時間帯の期間に、第ｎの入力サブ回路及び第ｎの出力サブ回路により駆動することを含み、ただし、前記第ｎの駆動時間帯は、第ｎの入力時間帯及び第ｎの出力時間帯を含み、
第ｎの入力時間帯の期間に、前記第ｎの入力サブ回路により前記プルアップノードを第１の有効レベルに充電し、
第ｎの出力時間帯の期間に、前記プルアップノードの電圧の制御で、第ｎのクロック信号を第ｎの出力信号端子に伝送する、
ことを特徴とする駆動方法。
各々のフレームには、前記第１の駆動時間帯乃至第Ｎの駆動時間帯の後に位置するブランク段階がさらに含まれ、
前記方法は、
前記ランダム出力イネーブル信号の制御で、前記第１の出力時間帯乃至前記第Ｎの出力時間帯のうちの１つのランダムな時間帯の期間に、補償入力信号端子からの補償入力信号により前記第２の補償駆動トランジスタをオンにすることと、
ブランク段階の期間に、前記補償クロック信号により前記プルアップノードを有効レベルに引き上げて、第１のクロック信号乃至第Ｎのクロック信号がそれぞれ前記第１の出力信号端子乃至前記第Ｎの出力信号端子に伝送できるようにすることと、
前記ランダム出力イネーブル信号により、第１のクロック信号乃至第Ｎのクロック信号のうちの１つのクロック信号が前記ブランク段階の少なくとも一部の時間帯の期間にハイレベルを有させて、前記第１の出力信号端子乃至前記第Ｎの出力信号端子のうちの１つが前記ブランク段階にハイレベル信号を出力できるようにすることと、をさらに含む、
ことを特徴とする請求項１５に記載の駆動方法。
複数の縦続のシフトレジスタユニット群を含み、各々のシフトレジスタユニット群にはＫ個の縦続のシフトレジスタユニットが含まれ、ただし、各々のシフトレジスタユニットは請求項１乃至１４のいずれか一項に記載のシフトレジスタユニットであり、ただし、Ｋは３以上の整数であるゲート駆動回路であって、
各々の段のシフトレジスタユニット群のうちのＫ個の縦続のシフトレジスタユニットは、隣接するＮ×Ｋ本のゲート線を駆動するためのものであり、ただし、前記Ｎ×Ｋ本のゲート線は、順番に並べた第１のゲート線群乃至第Ｎのゲート線群を含み、各々のゲート線群にはＫ本の順番に並べたゲート線が含まれ、ただし、各々のシフトレジスタユニット群のうちのＫ個の縦続のシフトレジスタユニットのうちの第ｎの出力信号端子は、それぞれ第ｎのゲート線群のうちのＫ本のゲート線と一対一で対応して電気的に接続され、
第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットの第１の入力信号端子以外、各々の入力信号端子が、該入力信号端子に対応するゲート線よりも１つ前のゲート線に電気的に接続された出力信号端子と電気的に接続され、
第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットの第１の入力信号端子がフレーム起始信号端子に電気的に接続されている、
ことを特徴とするゲート駆動回路。
前記ゲート駆動回路のうちの各々の段のシフトレジスタユニット群は、第１のクロック信号線乃至第Ｎ×Ｋのクロック信号線に電気的に接続されて、それぞれ第１のクロック信号乃至第Ｎ×Ｋのクロック信号を受け、
第ｍのクロック信号線と、前記シフトレジスタユニット群により駆動される前記Ｎ×Ｋ本のゲート線のうちの第ｍ本のゲート線とが同一の出力サブ回路に接続され、ただし、ｍ＝１，２，…，Ｎ×Ｋである、
ことを特徴とする請求項１７に記載のゲート駆動回路。
最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第Ｎのリセット信号端子以外、各々のリセット信号端子が、該リセット信号端子に対応する出力サブ回路により駆動されるゲート線よりも１つ後のゲート線に電気的に接続された出力信号端子と電気的に接続され、
最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第Ｎのリセット信号端子が、フレーム起始信号端子に電気的に接続されている、
ことを特徴とする請求項１７に記載のゲート駆動回路。
請求項１７乃至１９のいずれか一項に記載のゲート駆動回路の駆動方法であって、
前記第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットのうちの第１の入力信号端子へフレーム起始信号を供給することと、
前記Ｎ×Ｋ個のクロック信号線により、各段のシフトレジスタユニット群のうちのクロック信号端子へクロック信号を供給することと、を含み、
ただし、前記Ｎ×Ｋ個のクロック信号線のうちの第１のクロック信号線により供給されたクロック信号の、第１の周期での第１のエッジは、前記フレーム起始信号の第１のエッジよりも、１／Ｎ×Ｋ個のクロック周期遅くなる、
ことを特徴とする駆動方法。
前記第１のクロック信号乃至第Ｎ×Ｋのクロック信号のデューティ比は、１／Ｎ×Ｋであり、かつ順次に１／Ｎ×Ｋ個のクロック周期遅くなる、
ことを特徴とする請求項２０に記載の駆動方法。
請求項１７乃至１９のいずれか一項に記載のゲート駆動回路を含む、
ことを特徴とする表示装置。