JP7433242B2 - シフトレジスタユニットおよびその駆動方法、ゲート駆動回路およびその駆動方法と表示装置 - Google Patents

Description

本開示は、２０１９年２月２２日に提出された、発明名称が「シフトレジスタユニットおよびその駆動方法、ゲート駆動回路およびその駆動方法と表示装置」である中国特許出願第２０１９１０１３５１８１．１号を基礎とする優先権を主張し、ここで、それを本開示にとりこむものとする。

本開示は、表示の技術分野に関し、具体的に、シフトレジスタユニットおよびその駆動方法、ゲート駆動回路と表示装置に関する。

薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）に基づく液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ，ＬＣＤ）またはアクティブマトリックス有機発光ディスプレイ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ，ＡＭＯＬＥＤ）では、ゲートを駆動するゲート駆動回路を表示パネル上に形成してアレイ基板ゲート駆動回路（Ｇａｔｅ ｄｒｉｖｅ Ｏｎ Ａｒｒａｙ，ＧＯＡ）を構成可能である。該ゲート駆動回路は、複数の縦続のシフトレジスタユニットを含む。各々のシフトレジスタユニットには、それぞれ、入力、プルダウン及びプルダウン制御、出力、リセット及びノイズ減少などの機能を実現するために、複数のＴＦＴが含まれている。しかしながら、解像度などのパネルパラメータに対する要求の向上につれて、トランジスタの数が多いことはパネルに対する改良の障害となっている。

本開示は、シフトレジスタユニットおよびその駆動方法、ゲート駆動回路およびその駆動方法と表示装置を提供している。

本開示の一態様によれば、シフトレジスタユニットが提供される。前記シフトレジスタは、第１の入力サブ回路乃至第Ｎの入力サブ回路と、第１の出力サブ回路乃至第Ｎの出力サブ回路とを含み、前記第１の出力サブ回路乃至第Ｎの出力サブ回路と第１の入力サブ回路乃至第Ｎの入力サブ回路とが一対一で対応し、ただし、Ｎは２以上の整数である。第ｎの入力サブ回路は、第ｎの入力信号端子、第１のレベル信号端子及びプルアップノードに電気的に接続され、前記第ｎの入力信号端子からの第ｎの入力信号の制御で前記第１のレベル信号端子からの第１のレベル信号を前記プルアップノードに伝送するように配置される。第ｎの出力サブ回路は、第ｎのクロック信号端子、前記プルアップノード及び第ｎの出力信号端子に電気的に接続され、前記プルアップノードの電圧の制御で前記第ｎのクロック信号端子からの第ｎのクロック信号を前記第ｎの出力信号端子に伝送するように配置され、ただし、ｎ＝１，２，…，Ｎである。

いくつかの実施態様では、前記シフトレジスタユニットは、第１の出力サブ回路乃至第Ｎの出力サブ回路と一対一で対応する第１のプルダウンサブ回路乃至第Ｎのプルダウンサブ回路をさらに含む。第ｎのプルダウンサブ回路は、プルダウンノード、第２のレベル信号端子及び前記第ｎの出力信号端子に電気的に接続され、前記プルダウンノードの電圧の制御で前記第２のレベル信号端子からの第２のレベル信号を前記第ｎの出力信号端子に伝送するように配置される。

いくつかの実施態様では、前記シフトレジスタユニットは、制御サブ回路をさらに含む。前記制御サブ回路は、前記プルアップノード、前記第２のレベル信号端子、第３のレベル信号端子及び前記プルダウンノードに電気的に接続され、前記プルアップノードの電圧の制御で前記第２のレベル信号または前記第３のレベル信号端子からの第３のレベル信号を前記プルダウンノードに伝送するように配置される。

いくつかの実施態様では、前記シフトレジスタユニットは、第１の出力サブ回路乃至第Ｎの出力サブ回路と一対一で対応する第１のリセットサブ回路乃至第Ｎのリセットサブ回路をさらに含む。第ｎのリセットサブ回路は、第ｎのリセット信号端子、前記第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記第ｎのリセット信号端子からの第ｎのリセット信号の制御で前記第２のレベル信号を前記プルアップノードに伝送するように配置される。

いくつかの実施態様では、前記シフトレジスタユニットは、総括リセットサブ回路をさらに含む。前記総括リセットサブ回路は、総括リセット信号端子、前記第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記総括リセット信号端子からの総括リセット信号の制御で前記第２のレベル信号を前記プルアップノードに伝送するように配置される。

いくつかの実施態様では、前記シフトレジスタユニットは、外部補償駆動サブ回路をさらに含む。前記外部補償駆動サブ回路は、補償入力信号端子、ランダム出力イネーブル信号端子、補償クロック信号端子、前記第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記ランダム出力イネーブル信号端子からのランダム出力イネーブル信号及び前記補償クロック信号端子からの補償クロック信号の制御で前記補償クロック信号を前記プルアップノードに伝送するように配置される。

いくつかの実施態様では、第ｎの入力サブ回路は、第ｎの入力トランジスタを含む。前記第ｎの入力トランジスタの制御極が前記第ｎの入力信号端子に電気的に接続され、前記第ｎの入力トランジスタの第１の極が前記第１のレベル信号端子に電気的に接続され、前記第ｎの入力トランジスタの第２の極が前記プルアップノードに電気的に接続されている。

いくつかの実施態様では、第ｎの出力サブ回路は、第ｎの出力トランジスタ及び第ｎの記憶コンデンサを含む。前記第ｎの出力トランジスタの制御極が前記プルアップノードに電気的に接続され、前記第ｎの出力トランジスタの第１の極が前記第ｎのクロック信号端子に電気的に接続され、前記第ｎの出力トランジスタの第２の極が前記第ｎの出力信号端子に電気的に接続されている。前記第ｎの記憶コンデンサの第１の極が前記プルアップノードに電気的に接続され、前記第ｎの記憶コンデンサの第２の極が前記第ｎの出力信号端子に電気的に接続されている。

いくつかの実施態様では、第ｎのプルダウンサブ回路は、第ｎのプルダウントランジスタを含む。前記第ｎのプルダウントランジスタの制御極が前記プルダウンノードに電気的に接続され、前記第ｎのプルダウントランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第ｎのプルダウントランジスタの第２の極が前記第ｎの出力信号端子に電気的に接続されている。

いくつかの実施態様では、前記制御サブ回路は、第１の制御トランジスタ及び第２の制御トランジスタを含む。前記第１の制御トランジスタの制御極及び第１の極が前記第３のレベル信号端子に電気的に接続され、前記第１の制御トランジスタの第２の極が前記プルダウンノードに電気的に接続されている。前記第２の制御トランジスタの制御極が前記プルアップノードに電気的に接続され、前記第２の制御トランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第２の制御トランジスタの第２の極が前記プルダウンノードに電気的に接続されている。

いくつかの実施態様では、前記制御サブ回路は、第３の制御トランジスタをさらに含む。前記第３の制御トランジスタの制御極が前記プルダウンノードに電気的に接続され、前記第３の制御トランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第３の制御トランジスタの第２の極が前記プルアップノードに電気的に接続されている。

いくつかの実施態様では、前記第ｎのリセットサブ回路は、第ｎのリセットトランジスタを含む。前記第ｎのリセットトランジスタの制御極が前記第ｎのリセット信号端子に電気的に接続され、前記第ｎのリセットトランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第ｎのリセットトランジスタの第２の極が前記プルアップノードに電気的に接続されている。

いくつかの実施態様では、前記総括リセットサブ回路は、総括リセットトランジスタを含む。前記総括リセットトランジスタの制御極が前記総括リセット信号端子に電気的に接続され、前記総括リセットトランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記総括リセットトランジスタの第２の極が前記プルアップノードに電気的に接続されている。

いくつかの実施態様では、前記外部補償駆動サブ回路は、第１の補償駆動トランジスタ、第２の補償駆動トランジスタ、第３の補償駆動トランジスタ及び補償駆動コンデンサを含む。前記第１の補償駆動トランジスタの制御極が前記ランダム出力イネーブル信号端子に電気的に接続され、前記第１の補償駆動トランジスタの第１の極が前記補償入力信号端子に電気的に接続され、前記第１の補償駆動トランジスタの第２の極が前記補償駆動コンデンサの第１の極に電気的に接続されている。前記第２の補償駆動トランジスタの制御極が前記補償駆動コンデンサの第１の極に電気的に接続され、前記第２の補償駆動トランジスタの第１の極が前記補償クロック信号端子に電気的に接続され、前記第２の補償駆動トランジスタの第２の極が前記第３の補償駆動トランジスタの第１の極に電気的に接続されている。前記第３の補償駆動トランジスタの制御極が前記補償クロック信号端子に電気的に接続され、前記第３の補償駆動トランジスタの第２の極が前記プルアップノードに電気的に接続されている。前記補償駆動コンデンサの第２の極が前記第２のレベル信号端子に電気的に接続されている。

本開示の別の態様によれば、上記のいずれかの実施態様に記載のシフトレジスタユニットの駆動方法を提供している。ただし、各々のフレームには、第１の駆動時間帯乃至第Ｎの駆動時間帯が含まれる。前記方法は、第ｎの駆動時間帯の期間に、第ｎの入力サブ回路、第ｎの出力サブ回路及び第ｎのリセットサブ回路により駆動することを含み、ただし、前記第ｎの駆動時間帯は、第ｎの入力時間帯、第ｎの出力時間帯及び第ｎのリセット時間帯を含む。具体的に、第ｎの入力時間帯の期間に、前記第ｎの入力サブ回路により前記プルアップノードを第１の有効レベルに充電し、第ｎの出力時間帯の期間に、前記プルアップノードの電圧の制御で、第ｎのクロック信号を第ｎの出力信号端子に伝送し、第ｎのリセット時間帯の期間に、第ｎのリセット信号の制御で、第２のレベル信号により前記プルアップノードを無効レベルにリセットする。

いくつかの実施態様では、各々のフレームには、前記第１の駆動時間帯乃至第Ｎの駆動時間帯の後に位置するブランク段階がさらに含まれる。前記方法は、前記ランダム出力イネーブル信号の制御で、前記第１の出力時間帯乃至前記第Ｎの出力時間帯のうちの１つのランダムな時間帯の期間に、補償入力信号端子からの補償入力信号により前記第２の補償駆動トランジスタをオンにすることと、ブランク段階の期間に、前記補償クロック信号により前記プルアップノードを有効レベルに引き上げて、第１のクロック信号乃至第Ｎのクロック信号がそれぞれ前記第１の出力信号端子乃至前記第Ｎの出力信号端子に伝送できるようにすることと、前記ランダム出力イネーブル信号により、第１のクロック信号乃至第Ｎのクロック信号のうちの１つのクロック信号が前記ブランク段階の少なくとも一部の時間帯の期間にハイレベルを有させて、前記第１の出力信号端子乃至前記第Ｎの出力信号端子のうちの１つが前記ブランク段階にハイレベル信号を出力できるようにすることと、をさらに含む。

本開示の別の態様によれば、ゲート駆動回路を提供している。前記ゲート駆動回路は、複数の縦続のシフトレジスタユニット群を含み、各々のシフトレジスタユニット群にはＫ個の縦続のシフトレジスタユニットが含まれ、ただし、各々のシフトレジスタユニットは上記のいずれかの実施態様に記載のシフトレジスタユニットであり、ただし、Ｋは３以上の整数である。各々の段のシフトレジスタユニット群のうちのＫ個の縦続のシフトレジスタユニットは、隣接するＮ×Ｋ本のゲート線を駆動するためのものであり、ただし、前記Ｎ×Ｋ本のゲート線は、順番に並べた第１のゲート線群乃至第Ｎのゲート線群を含み、各々のゲート線群にはＫ本の順番に並べたゲート線が含まれ、ただし、各々のシフトレジスタユニット群のうちのＫ個の縦続のシフトレジスタユニットのうちの第ｎの出力信号端子は、それぞれ第ｎのゲート線群のうちのＫ本のゲート線と一対一で対応して電気的に接続されている。第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットの第１の入力信号端子以外、各々の入力信号端子が、該入力信号端子に対応するゲート線よりも１つ前のゲート線に電気的に接続された出力信号端子と電気的に接続されている。第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットの第１の入力信号端子がフレーム起始信号端子に電気的に接続されている。

いくつかの実施態様では、前記ゲート駆動回路のうちの各々の段のシフトレジスタユニット群は、第１のクロック信号線乃至第Ｎ×Ｋのクロック信号線に電気的に接続されて、それぞれ第１のクロック信号乃至第Ｎ×Ｋのクロック信号を受ける。第ｍのクロック信号線と、前記シフトレジスタユニット群により駆動される前記Ｎ×Ｋ本のゲート線のうちの第ｍ本のゲート線とが同一の出力サブ回路に接続され、ただし、ｍ＝１，２，…，Ｎ×Ｋである。

いくつかの実施態様では、最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第Ｎのリセット信号端子以外、各々のリセット信号端子が、該リセット信号端子に対応する出力サブ回路により駆動されるゲート線よりも１つ後のゲート線に電気的に接続された出力信号端子と電気的に接続されている。最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第Ｎのリセット信号端子がフレーム起始信号端子に電気的に接続されている。

本開示の別の態様によれば、上記のいずれかの実施態様に記載のゲート駆動回路の駆動方法を提供している。前記駆動方法は、前記第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットのうちの第１の入力信号端子へフレーム起始信号を供給することと、前記Ｎ×Ｋ個のクロック信号線により各段のシフトレジスタユニット群のうちのクロック信号端子へクロック信号を供給することと、を含み、ただし、前記Ｎ×Ｋ個のクロック信号線のうちの第１のクロック信号線により供給されたクロック信号の、第１個の周期での第１のエッジは、前記フレーム起始信号の第１のエッジよりも、１／Ｎ×Ｋ個のクロック周期遅くなる。

いくつかの実施態様では、前記第１のクロック信号乃至第Ｎ×Ｋのクロック信号のデューティ比が１／Ｎ×Ｋであり、かつ、順次に１／Ｎ×Ｋ個のクロック周期遅くなる。

本開示の別の態様によれば、表示装置を提供している。前記表示装置は、上記のいずれかの実施態様に記載のゲート駆動回路を含む。

本開示の実施形態または従来技術における技術案をより明確に説明するために、以降、実施形態の記述に必要な図面を簡単に説明する。当然ながら、以降の記述における図面は、本開示のいくつかの実施形態にすぎず、当業者にとって、創造性の労働を必要としないことを前提にしてこれらの図面からほかの図面を得ることができる。

関連技術のシフトレジスタユニットを示した概略回路図である。 本開示の一実施形態によるシフトレジスタユニットを示した概略構成図である。 図２に示すシフトレジスタユニットのさらなる実施形態を示した構成ブロック図である。 図３に示すシフトレジスタユニットを示した例示的な回路図である。 図４に示すシフトレジスタユニットを示したタイミングチャートである。 図３に示すシフトレジスタユニットのさらなる実施形態を示した構成ブロック図である。 図６におけるシフトレジスタユニットを示した例示的な回路図である。 図７に示すシフトレジスタユニットを示したタイミングチャートである。 本開示の実施形態によるシフトレジスタユニットの駆動方法を示したフローチャートである。 本開示の実施形態によるゲート駆動回路を示した縦続構成図である。 本開示の実施形態によるゲート駆動回路の駆動方法を示したフローチャートである。 本開示の実施形態による表示装置を示した概略ブロック図である。

本開示の実施形態の目的、技術案及び利点をより明確にするために、以降、本開示の実施形態例における図面を組み合わせて本開示の実施形態における技術案を明確かつ完全に記述する。当然ながら、記述される実施形態は、本開示の実施形態の一部であるが、全部ではない。記述される本開示の実施形態に基づいて、当業者が創造性の労働を必要としない前提で得られたほかの実施形態のすべては、本開示の保護範囲に属する。図面全体に亘って、同じ要素が同じまたは類似な参照符号で表されていることに注意する必要がある。以降の記述において、いくつかの具体的な実施形態は、記述という目的のためにのみ使用され、本開示を限定するものとして解釈されるべきではなく、本開示の実施形態の例にすぎない。本開示の理解に混乱を生じさせる可能性がある場合、通常の構成または構造は省略される。図に各部材の形状およびサイズは、実際の大きさおよび比率を反映するものではなく、本開示の実施形態の内容を単に例示するものであることに注意する必要がある。

別段の定義がない限り、本開示の実施形態で使用される技術用語または科学用語は、当業者にとって理解される通常の意味を有すべきである。本開示の実施形態で使用される「第１の」、「第２の」および類似な用語は、いかなる順序、数または重要性を表すものではなく、異なる組成部分を区別するためにのみ使用される。

また、本開示の実施形態の記述において、「接続される」または「電気的に接続される」という用語は、２つの構成要素が直接的に接続されるか電気的に接続されることを意味してもよく、２つの構成要素の間が１つまたは複数の他の構成要素を介して接続されるか電気的に接続されることを意味してもよい。なお、これらの２つの構成要素が有線または無線で接続されるか電気的に接続されてもよい。

本開示の実施形態で使用されるトランジスタは、いずれも、薄膜トランジスタまたは電界効果トランジスタまたは同じ特性を有する他のデバイスであってもよい。回路における役割によれば、本開示の実施形態で使用されるトランジスタは、主にスイッチングトランジスタである。本開示で使用されるトランジスタは、「制御極」、「第１の極」および「第２の極」を含む。薄膜トランジスタを使用する実施形態では、「制御極」は、薄膜トランジスタのゲートを意味し、「第１の極」は、薄膜トランジスタのソース及びドレインのうちの一方を意味し、「第２の極」は、薄膜トランジスタのソース及びドレインのうちの他方を意味する。ここで使用される薄膜トランジスタのソース及びドレインが対称であるので、そのソース及びドレインが交換されてもよい。以降の例では、Ｎ型の薄膜トランジスタを例に記述する。類似的に、他の実施形態では、Ｐ型の薄膜トランジスタで本開示の技術案を実現することもできる。当業者にとって、このような場合、入力信号、クロック信号、定電圧信号などに対して位相を逆にする（および／または他の適応的な補正を行う）ことによって、同様に本開示の技術案を実現できると理解される。

本開示の実施形態では、クロック信号は、周期信号である。一つの周期に、２つの信号エッジ（第１のエッジおよび第１のエッジよりも遅くなる第２のエッジ）により、クロック信号を、次々と出現するハイレベル時間帯及びローレベル時間帯に分ける。また、本開示の実施形態の記述において、「有効レベル」および「無効レベル」という用語は、それぞれ、関連するトランジスタをオン及びオフにするレベルである。本開示では、「第１の有効レベル」及び「第２の有効レベル」は、２つの有効レベルの大きさが異なることを区別するためにのみ使用される。以降では、例としてＮ型の薄膜トランジスタを使用しているので、「有効レベル」がハイレベルであり、「無効レベル」がローレベルであるとする。

本開示は、図面を参照して以下に詳細に説明される。

図１は、関連技術のシフトレジスタユニット１００を示した概略回路図である。図１に示すように、プルアップノードＰＵの制御で、クロック信号端子ＣＬＫ１からのクロック信号が、薄膜トランジスタＴ８を介して出力信号端子ＯＵＴへハイレベルを供給することができ、プルダウンノードＰＤの制御で、定電圧信号端子ＶＳＳからの信号が、薄膜トランジスタＴ９を介して出力信号端子ＯＵＴへローレベルを供給することができる。これにより、プルアップノードＰＵ及びプルダウンノードＰＤの電位タイミングを制御することにより、出力信号端子ＯＵＴから出力される信号の制御を実現することができる。プルアップノードＰＵの電圧の適当制御を実現するために、入力段階で、入力トランジスタＴ１を介して、入力信号を使用し、プルアップノードＰＵをハイレベルに充電する；リセット段階で、リセットトランジスタＴ２を介して、ＶＳＳからのローレベル信号を使用し、プルアップノードＰＵをローレベルにリセットする；かつ、さらに薄膜トランジスタＴ３を介してプルアップノードＰＵのノイズ低減機能を実現する。

また、プルダウンノードＰＤの電圧の適当制御を実現するために、薄膜トランジスタＴ４、Ｔ５、Ｔ６及びＴ７が接続されてなるサブ回路構成により、ＶＤＤからのハイレベル及びＶＳＳからのローレベルをそれぞれプルダウンノードＰＤに伝送する。プルダウンノードＰＤの最終電圧は、Ｔ６及びＴ７のチャネルのアスペクト比により決定されるものであり、アスペクト比を適当に設定することにより、ＰＤ点における電圧の適当設定を実現することができる。

これから分かるように、シフトレジスタユニット１００には、出力信号端子の出力の制御を実現するために、複数の薄膜トランジスタが使用されており、それぞれ、入力、リセット、ノイズ低減、プルダウン制御などの機能を実現しているが、薄膜トランジスタの数が多くて、後続の設計でのパネル性能の改良に不利である。

図２は、本開示の一実施形態によるシフトレジスタユニット２００を示した概略構成図である。

図２に示すように、シフトレジスタユニット２００は、第１の入力サブ回路２１０－１乃至第Ｎの入力サブ回路２１０－Ｎと、第１の出力サブ回路２２０－１乃至第Ｎの出力サブ回路２２０－Ｎとを含む。第１の出力サブ回路２１０－１乃至第Ｎの出力サブ回路２１０－Ｎは、第１の入力サブ回路２２０－１乃至第Ｎの入力サブ回路２２０－Ｎと一対一で対応する。ただし、Ｎは、２以上の整数である。シフトレジスタユニット２００は、第１の入力信号端子ＩＮ１乃至第Ｎの入力信号端子ＩＮＮと、第１の出力信号端子ＯＵＴ１乃至第Ｎの出力信号端子ＯＵＴＮと、第１のクロック信号端子ＣＬＫ１乃至第Ｎのクロック信号端子ＣＬＫＮと、第１のレベル信号端子ＶＤＤＡとをさらに含む。

１～Ｎのうちのいずれか（すなわち、ｎ＝１，２，…，Ｎ）について、第ｎの入力サブ回路２１０－ｎは、第ｎの入力信号端子ＩＮｎ、第１のレベル信号端子ＶＤＤＡ及びプルアップノードＰＵに電気的に接続されている。第ｎの入力サブ回路２１０－ｎは、第ｎの入力信号端子ＩＮｎからの第ｎの入力信号の制御で、第１のレベル信号端子ＶＤＤＡからの第１のレベル信号をプルアップノードＰＵに伝送するように配置される。

第ｎの出力サブ回路２２０－ｎは、第ｎのクロック信号端子ＣＬＫｎ、プルアップノードＰＵ及び第ｎの出力信号端子ＯＵＴｎに電気的に接続されている。第ｎの出力サブ回路２２０－ｎは、プルアップノードＰＵの電圧の制御で、第ｎのクロック信号端子ＣＬＫｎからの第ｎのクロック信号を第ｎの出力信号端子ＯＵＴｎに伝送するように配置される。

他の実施形態では、１～Ｎのうちのいずれか（すなわち、ｎ＝１，２，…，Ｎ）について、第ｎの入力サブ回路２１０－ｎは、第１のレベル信号端子ＶＤＤＡに電気的に接続されておらず、第ｎの入力信号端子ＩＮｎ及びプルアップノードＰＵのみに電気的に接続されてもよい。このような実施形態では、第ｎの入力サブ回路２１０－ｎは、第ｎの入力信号端子ＩＮｎからの第ｎの入力信号の制御で、第ｎの入力信号をプルアップノードＰＵに伝送するように配置される。

図３は、図２のシフトレジスタユニット２００のさらなる実施形態を示した構成ブロック図である。

図３に示すように、シフトレジスタユニット２００は、第１のプルダウンサブ回路２３０－１乃至第Ｎのプルダウンサブ回路２３０－Ｎをさらに含み、第１のプルダウンサブ回路２３０－１乃至第Ｎのプルダウンサブ回路２３０－Ｎは、第１の出力サブ回路２２０－１乃至第Ｎの出力サブ回路２２０－Ｎと一対一で対応する。

第ｎのプルダウンサブ回路２３０－ｎは、プルダウンノードＰＤ、第２のレベル信号端子ＶＳＳ及び第ｎの出力信号端子２２０－ｎに電気的に接続されている。第ｎのプルダウンサブ回路２３０－ｎは、プルダウンノードＰＤの電圧の制御で、第２のレベル信号端子ＶＳＳからの第２のレベル信号を第ｎの出力信号端子２２０－ｎに伝送するように配置される。

図３に示す実施形態では、シフトレジスタユニット２００は、制御サブ回路２４０をさらに含む。

制御サブ回路２４０は、プルアップノードＰＵ、第２のレベル信号端子ＶＳＳ、第３のレベル信号端子ＶＤＤＢ及びプルダウンノードＰＤに電気的に接続されている。制御サブ回路２４０は、プルアップノードＰＵの電圧の制御で、第２のレベル信号または第３のレベル信号端子ＶＤＤＢからの第３のレベル信号をプルダウンノードＰＤに伝送するように配置される。

図３に示す実施形態では、シフトレジスタユニット２００は、第１のリセットサブ回路２５０－１乃至第Ｎのリセットサブ回路２５０－Ｎをさらに含み、第１のリセットサブ回路２５０－１乃至第Ｎのリセットサブ回路２５０－Ｎは、第１の出力サブ回路２２０－１乃至第Ｎの出力サブ回路２２０－Ｎと一対一で対応する。

第ｎのリセットサブ回路２５０－ｎは、第ｎのリセット信号端子ＲＳＴｎ、第２のレベル信号端子ＶＳＳ及びプルアップノードＰＵに電気的に接続されている。第ｎのリセットサブ回路２５０－ｎは、第ｎのリセット信号端子ＲＳＴｎからの第ｎのリセット信号の制御で、第２のレベル信号をプルアップノードＰＵに伝送するように配置される。

図４は、図３におけるシフトレジスタユニット２００を示した例示的な回路図である。説明の便宜上、図４に、Ｎが２に等しい場合における回路図のみを示した。本開示はこれに限定されないと理解される。他の実施形態では、Ｎは、２よりも大きい如何なる整数であってもよい。当業者にとって、以降の説明及び記述のうえで、Ｎが他の数値である場合における回路構成及び動作フローを知ることができる。

図４に示すように、第１の入力サブ回路２１０－１は、第１の入力トランジスタＴ１１を含む。第１の入力トランジスタＴ１１の制御極が第１の入力信号端子ＩＮ１に電気的に接続され、第１の入力トランジスタＴ１１の第１の極が第１のレベル信号端子ＶＤＤＡに電気的に接続され、第１の入力トランジスタＴ１１の第２の極がプルアップノードＰＵに電気的に接続されている。

類似的に、第２の入力サブ回路２１０－２は、第２の入力トランジスタＴ１２を含む。第２の入力トランジスタＴ１２の制御極が第２の入力信号端子ＩＮ２に電気的に接続され、第２の入力トランジスタＴ１２の第１の極が第１のレベル信号端子ＶＤＤＡに電気的に接続され、第２の入力トランジスタＴ１２の第２の極がプルアップノードＰＵに電気的に接続されている。

他の実施形態では、第１の入力トランジスタＴ１１及び第２の入力トランジスタＴ１２がダイオード接続形態を有してもよい。具体的に、第１の入力トランジスタＴ１１の制御極及び第１の極がいずれも第１の入力信号端子ＩＮ１に電気的に接続され、第１の入力トランジスタＴ１１の第２の極がプルアップノードＰＵに電気的に接続されている。類似的に、第２の入力トランジスタＴ１２の制御極及び第１の極がいずれも第２の入力信号端子ＩＮ２に電気的に接続され、第２の入力トランジスタＴ１２の第２の極がプルアップノードＰＵに電気的に接続されている。

第１の出力サブ回路２２０－１は、第１の出力トランジスタＴ２１及び第１の記憶コンデンサＣ１を含む。第１の出力トランジスタＴ２１の制御極がプルアップノードＰＵに電気的に接続され、第１の出力トランジスタＴ２１の第１の極が第１のクロック信号端子ＣＬＫ１に電気的に接続され、第１の出力トランジスタＴ２１の第２の極が第１の出力信号端子ＯＵＴ１に電気的に接続されている。第１の記憶コンデンサＣ１の第１の極がプルアップノードＰＵに電気的に接続され、第１の記憶コンデンサＣ１の第２の極が第１の出力信号端子ＯＵＴ１に電気的に接続されている。

類似的に、第２の出力サブ回路２２０－２は、第２の出力トランジスタＴ２２及び第２の記憶コンデンサＣ２を含む。第２の出力トランジスタＴ２２の制御極がプルアップノードＰＵに電気的に接続され、第２の出力トランジスタＴ２２の第１の極が第２のクロック信号端子ＣＬＫ２に電気的に接続され、第２の出力トランジスタＴ２２の第２の極が第２の出力信号端子ＯＵＴ２に電気的に接続されている。第２の記憶コンデンサＣ２の第１の極がプルアップノードＰＵに電気的に接続され、第２の記憶コンデンサＣ２の第２の極が第２の出力信号端子ＯＵＴ２に電気的に接続されている。

第１のプルダウンサブ回路２３０－１は、第１のプルダウントランジスタＴ３１を含む。第１のプルダウントランジスタＴ３１の制御極がプルダウンノードＰＤに電気的に接続され、第１のプルダウントランジスタＴ３１の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、第１のプルダウントランジスタＴ３１の第２の極が第１の出力信号端子ＯＵＴ１に電気的に接続されている。

類似的に、第２のプルダウンサブ回路２３０－２は、第２のプルダウントランジスタＴ３２を含む。第２のプルダウントランジスタＴ３２の制御極がプルダウンノードＰＤに電気的に接続され、第２のプルダウントランジスタＴ３２の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、第２のプルダウントランジスタＴ３２の第２の極が第２の出力信号端子ＯＵＴ２に電気的に接続されている。

制御サブ回路２４０は、第１の制御トランジスタＴｃ１及び第２の制御トランジスタＴｃ２を含む。第１の制御トランジスタＴｃ１の制御極及び第１の極が第３のレベル信号端子ＶＤＤＢに電気的に接続され、第１の制御トランジスタＴｃ１の第２の極がプルダウンノードＰＤに電気的に接続されている。第２の制御トランジスタＴｃ２の制御極がプルアップノードＰＵに電気的に接続され、第２の制御トランジスタＴｃ２の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、第２の制御トランジスタＴｃ２の第２の極がプルダウンノードＰＤに電気的に接続されている。

いくつかの実施形態では（図４に示すように）、制御サブ回路２４０は、第３の制御トランジスタＴｃ３をさらに含む。第３の制御トランジスタＴｃ３の制御極がプルダウンノードＰＤに電気的に接続され、第３の制御トランジスタＴｃ３の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、第３の制御トランジスタＴｃ３の第２の極がプルアップノードＰＵに電気的に接続されている。

第１のリセットサブ回路２５０－１は、第１のリセットトランジスタＴ５１を含む。第１のリセットトランジスタＴ５１の制御極が第１のリセット信号端子ＲＳＴ１に電気的に接続され、第１のリセットトランジスタＴ５１の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、第１のリセットトランジスタＴ５１の第２の極がプルアップノードＰＵに電気的に接続されている。

類似的に、第２のリセットサブ回路２５０－２は、第２のリセットトランジスタＴ５２を含む。第２のリセットトランジスタＴ５２の制御極が第２のリセット信号端子ＲＳＴ２に電気的に接続され、第２のリセットトランジスタＴ５２の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、第２のリセットトランジスタＴ５２の第２の極がプルアップノードＰＵに電気的に接続されている。

図５は、図４に示すシフトレジスタユニット２００を示したタイミングチャートである。以降において、図５を組み合わせて、図４におけるシフトレジスタユニット２００の操作フローを記述する。

図５におけるタイミングチャートによれば、一つのクロック周期は、８個の時間帯に均等に分けられ、第２のクロック信号端子ＣＬＫ２のクロック信号は、第１のクロック信号端子ＣＬＫ１のクロック信号よりも４個の時間帯、すなわち半分のクロック周期遅くなり、第２の入力信号端子ＩＮ２の信号は、第１の入力信号端子ＩＮ１のクロック信号よりも４個の時間帯遅くなり、かつ、第２のリセット信号端子ＲＳＴ２の信号は、第１のリセット信号端子ＲＳＴ１の信号よりも４個の時間帯遅くなる。図５のタイミングチャートにおいて、第１のレベル信号端子ＶＤＤＡ及び第３のレベル信号端子ＶＤＤＢの信号がいずれも一定のハイレベル信号と示されることに注意する必要がある。他の実施形態では、ＶＤＤＢのみが設けられ、第１の入力トランジスタＴ１１及び第２の入力トランジスタＴ１２がダイオード接続として実現されてもよい。この場合、第１の入力信号端子ＩＮ１及び第２の入力信号端子ＩＮ２により、ＶＤＤＡの作用を奏する。

ｔ１時間帯の前に、シフトレジスタユニット２００の第１の入力信号端子ＩＮ１及び第２の入力信号端子ＩＮ２に入力信号が入力されていない。すなわち、シフトレジスタユニット２００が時間帯ｔ１から働き始める。

ｔ１時間帯の内、入力信号端子ＩＮ１の信号がローレベル（例えば、ｖｇｌ）からハイレベル（例えば、ｖｇｈ）になり、第１の入力トランジスタＴ１１をオンにする。この場合、第１のレベル信号端子ＶＤＤＡのハイレベルがプルアップノードＰＵに伝送されて、プルアップノードＰＵの電圧を第１の有効レベル、すなわちハイレベルｖｇｈにプルアップする。プルアップノードＰＵのハイレベルの作用で、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２がいずれもオンされるが、この場合、第１のクロック信号端子ＣＬＫ１及び第２のクロック信号端子ＣＬＫ２は依然としてローレベルｖｇｌを供給するので、第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２が第１のクロック信号端子ＣＬＫ１及び第２のクロック信号端子ＣＬＫ２からローレベル信号を受ける。

なお、第３の制御トランジスタＴｃ３（リセット後でＰＵをノイズ低減することを保持するため）が設けられた回路構成において、ｔ１時間帯の開始前に、第３の定電圧信号端子ＶＤＤＢは、常に第１の制御トランジスタＴｃ１の制御極及び第１の極へハイレベルを供給するので、ＶＤＤＢからのハイレベル信号は、ＰＤ点のレベルをハイレベルに保持する。これは、第３のトランジスタＴｃ３をオンにすることで、ＶＳＳからのローレベルがｔ１の前にＰＵをローレベルに保持させる。ＶＤＤＡからのハイレベル信号がＰＵ点を引き上げることができるようにすると、第１の入力トランジスタＴ１１のチャネルのアスペクト比及び第３のトランジスタＴｃ３のチャネルのアスペクト比を設定する必要がある。

ＰＵのハイレベルの作用で、第２の制御トランジスタＴｃ２がオンされて、第２のレベル信号端子ＶＳＳからのローレベル信号がプルダウンノードＰＤに伝送することができる。一方、上記の通り、第３のレベル信号端子ＶＤＤＢは、プルダウンノードＰＤへハイレベル信号を供給する。このような場合、Ｔｃ１とＴｃ２のチャネルのアスペクト比の設定により、プルダウンノードＰＤが最終にローレベルにセットされるようにしてもよい。さらに、プルダウンノードＰＤにおけるローレベルは、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２をオフにする。

この場合、第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２の出力信号がいずれもローレベル信号である。

ｔ２時間帯の内、第１のクロック信号端子ＣＬＫ１の信号がハイレベルになり、第２のクロック信号端子ＣＬＫ２がローレベルに保持され、第１の入力信号端子ＩＮ１の信号がローレベルになる。第１のクロック信号端子ＣＬＫ１の信号のハイレベルによって、第１の出力信号端子ＯＵＴ１がハイレベル信号を受ける。第１の入力信号端子ＩＮ１のローレベルは、第１の入力トランジスタＴ１１をオフにするので、プルアップノードＰＵがフローティングされる。第１のコンデンサＣ１のブートストラップ作用により、ＰＵ点の電圧がさらに第２の有効レベル、例えば２ｖｇｈに引き上げられる。なお、第２のクロック信号端子ＣＬＫ２は依然としてローレベル信号を出力するので、第２の出力信号端子ＯＵＴ２がローレベル信号を受けるように保持される。

この場合、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２がオフされる。したがって、第１の出力信号端子ＯＵＴ１は、ハイレベル信号を出力するとともに、第２の出力信号端子ＯＵＴ２は、ローレベル信号を出力する。

ｔ３時間帯の内、第１のクロック信号端子ＣＬＫ１の信号がローレベルになり、第２のクロック信号端子ＣＬＫ２の信号がローレベルに保持され、第１のリセット信号端子ＲＳＴ１の信号がハイレベルになる。ハイレベルの第１のリセット信号の作用で、第１のリセットトランジスタＴ５１がオンされ、プルアップノードＰＵをローレベルに引き下げて、ＰＵ点のリセットを実現する。これは、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２をオフにする。また、ＰＵ点のリセットにより、第２の制御トランジスタＴｃ２をオフにし、プルダウンノードＰＤはＶＤＤＢからの信号の作用でハイレベルになる。さらに、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２がいずれもオンされ、ＶＳＳのローレベル信号をさらに第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２に伝送して、両者がローレベルを出力させる。

ｔ４時間帯の内、第１のクロック信号端子ＣＬＫ１の信号及び第２のクロック信号端子ＣＬＫ２の信号がローレベルに保持され、第１のリセット信号端子ＲＳＴ１の信号がローレベルになる。ＰＤ点はｔ３時間帯にハイレベルになったことで、第３の制御トランジスタＴｃ３が設けられた実施形態では、ＶＳＳからのローレベル信号は第３の制御トランジスタＴｃ３を介してＰＵ点をノイズ低減する。

ｔ５時間帯の内、入力信号端子ＩＮ２の信号がローレベル（例えば、ｖｇｌ）からハイレベル（例えば、ｖｇｈ）になり、第２の入力トランジスタＴ１２をオンにする。この場合、第１のレベル信号端子ＶＤＤＡのハイレベルがプルアップノードＰＵに伝送されて、プルアップノードＰＵの電圧を第１の有効レベル、すなわちハイレベルｖｇｈにプルアップする。プルアップノードＰＵのハイレベルの作用で、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２がいずれもオンされるが、この場合、第１のクロック信号端子ＣＬＫ１及び第２のクロック信号端子ＣＬＫ２は依然としてローレベルｖｇｌを供給するので、第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２が第１のクロック信号端子ＣＬＫ１及び第２のクロック信号端子ＣＬＫ２からローレベル信号を受ける。

なお、第３の制御トランジスタＴｃ３が設けられた回路構成において、ｔ４時間帯に、ＶＳＳからのローレベルがＰＵのノイズ低減を保持して、それがローレベルであるようにする。ＶＤＤＡからのハイレベル信号がＰＵ点を引き上げることができるようにすると、第２の入力トランジスタＴ１２のチャネルのアスペクト比及び第３のトランジスタＴｃ３のチャネルのアスペクト比を設定する必要がある。

ＰＵのハイレベルの作用で、第２の制御トランジスタＴｃ２がオンされて、第２のレベル信号端子ＶＳＳからのローレベル信号がプルダウンノードＰＤに伝送することができる。一方、上記の通り、第３のレベル信号端子ＶＤＤＢは、プルダウンノードＰＤへハイレベル信号を供給する。このような場合、Ｔｃ１とＴｃ２のチャネルのアスペクト比の設定により、プルダウンノードＰＤが最終にローレベルにセットされるようにしてもよい。さらに、プルダウンノードＰＤにおけるローレベルは、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２をオフにする。

この場合、第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２の出力信号がいずれもローレベル信号である。

ｔ６時間帯の内、第２のクロック信号端子ＣＬＫ２の信号がハイレベルになり、第１のクロック信号端子ＣＬＫ１の信号がローレベルに保持され、第２の入力信号端子ＩＮ２の信号がローレベルになる。第２のクロック信号端子ＣＬＫ２の信号のハイレベルによって、第２の出力信号端子ＯＵＴ２がハイレベル信号を受ける。第２の入力信号端子ＩＮ２のローレベルは、第２の入力トランジスタＴ１２をオフにするので、プルアップノードＰＵがフローティングされる。第２のコンデンサＣ２のブートストラップ作用により、ＰＵ点の電圧がさらに第２の有効レベル、例えば２ｖｇｈに引き上げられる。なお、第１のクロック信号端子ＣＬＫ１は依然としてローレベル信号を出力するので、第１の出力信号端子ＯＵＴ１がローレベル信号を受けるように保持される。

この場合、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２がオフされる。したがって、第１の出力信号端子ＯＵＴ１は、ローレベル信号を出力するとともに、第２の出力信号端子ＯＵＴ２は、ハイレベル信号を出力する。

ｔ７時間帯の内、第２のクロック信号端子ＣＬＫ２の信号がローレベルになり、第１のクロック信号端子ＣＬＫ１の信号がローレベルに保持され、第２のリセット信号端子ＲＳＴ２の信号がハイレベルになる。ハイレベルの第２のリセット信号の作用で、第２のリセットトランジスタＴ５２がオンされ、プルアップノードＰＵをローレベルに引き下げて、ＰＵ点のリセットを実現する。これは、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２をオフにする。また、ＰＵ点のリセットにより、第２の制御トランジスタＴｃ２をオフにし、プルダウンノードＰＤはＶＤＤＢからの信号の作用でハイレベルになる。さらに、第１のプルダウントランジスタＴ３１及び第２のプルダウントランジスタＴ３２がいずれもオンされ、ＶＳＳのローレベル信号をさらに第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２に伝送して、両者がローレベルを出力させる。

ｔ８時間帯の内、第１のクロック信号端子ＣＬＫ１の信号及び第２のクロック信号端子ＣＬＫ２の信号がローレベルに保持され、第２のリセット信号端子ＲＳＴ２の信号がローレベルになる。ＰＤ点はｔ７時間帯にハイレベルになったことで、第３の制御トランジスタＴｃ３が設けられた実施形態では、ＶＳＳからのローレベル信号は第３の制御トランジスタＴｃ３を介してＰＵ点をノイズ低減する。

なお、図５におけるタイミングは例示的なものだけであり、他の実施形態では、シフトレジスタユニット２００は、他のタイミングに応じて操作してもよい。例えば、別のタイミングにおいて、一つのクロック周期を６個の時間帯に分け、第２のクロック信号端子ＣＬＫ２のクロック信号は、第１のクロック信号端子ＣＬＫ１のクロック信号よりも３個の時間帯、すなわち半分のクロック周期遅くなり、第２の入力信号端子ＩＮ２の信号は、第１の入力信号端子ＩＮ１のクロック信号よりも３個の時間帯遅くなり、かつ、第２のリセット信号端子ＲＳＴ２の信号は、第１のリセット信号端子ＲＳＴ１の信号よりも３個の時間帯遅くなるようにしてもよい。このタイミングにおいて、図５におけるｔ４及びｔ８に対応する時間帯を有していない。

類似的に、別のタイミングにおいて、一般的に、一つのクロック周期を２ｋ個の時間帯（ｋが４よりも大きい整数）に分け、第２のクロック信号端子ＣＬＫ２のクロック信号は、第１のクロック信号端子ＣＬＫ１のクロック信号よりもｋ個の時間帯、すなわち半分のクロック周期遅くなり、第２の入力信号端子ＩＮ２の信号は、第１の入力信号端子ＩＮ１のクロック信号よりもｋ個の時間帯遅くなり、かつ、第２のリセット信号端子ＲＳＴ２の信号は、第１のリセット信号端子ＲＳＴ１の信号よりもｋ個の時間帯遅くなるようにしてもよい。このタイミングにおいて、ｔ４及びｔ８の段階は、ｋ－３個の連続の時間帯をそれぞれ亘っている。

図６は、図３に示すシフトレジスタユニット２００のさらなる実施形態を示した構成ブロック図である。図３における構成を比べると、図６におけるシフトレジスタユニットは、総括リセットサブ回路２６０及び外部補償駆動サブ回路２７０をさらに含む。

総括リセットサブ回路２６０は、総括リセット信号端子ＴＲＳＴ、第２のレベル信号端子ＶＳＳ及びプルアップノードＰＵに電気的に接続されている。総括リセットサブ回路２６０は、総括リセット信号端子ＴＲＳＴからの総括リセット信号の制御で、第２のレベル信号をプルアップノードＰＵに伝送するように配置される。

外部補償駆動サブ回路２７０は、補償入力信号端子ＩＮＡ、ランダム出力イネーブル信号端子ＯＥ、補償クロック信号端子ＣＬＫＡ、第２のレベル信号端子ＶＳＳ及びプルアップノードＰＵに電気的に接続されている。外部補償駆動サブ回路２７０は、ランダム出力イネーブル信号端子ＯＥからのランダム出力イネーブル信号及び補償クロック信号端子ＣＬＫＡからの補償クロック信号の制御で、補償クロック信号ＣＬＫＡをプルアップノードＰＵに伝送するように配置される。

図７は、図６におけるシフトレジスタユニットを示した例示的な回路図である。説明の便宜上、図６に、Ｎが２に等しい場合における回路図のみを示した。本開示はこれに限定されないと理解される。他の実施形態では、Ｎは、２よりも大きい如何なる整数であってもよい。当業者にとって、以降の説明及び記述のうえで、Ｎが他の数値である場合における回路構成及び動作フローを知ることができる。

図７に示すように、総括リセットサブ回路２６０は、総括リセットトランジスタＴ６１を含む。総括リセットトランジスタＴ６１の制御極が総括リセット信号端子ＴＲＳＴに電気的に接続され、総括リセットトランジスタＴ６１の第１の極が第２のレベル信号端子ＶＳＳに電気的に接続され、総括リセットトランジスタＴ６１の第２の極がプルアップノードＰＵに電気的に接続されている。

外部補償駆動サブ回路２７０は、第１の補償駆動トランジスタＴ７１、第２の補償駆動トランジスタＴ７２、第３の補償駆動トランジスタＴ７３及び補償駆動コンデンサＣＡを含む。第１の補償駆動トランジスタＴ７１の制御極がランダム出力イネーブル信号端子ＯＥに電気的に接続され、第１の補償駆動トランジスタＴ７１の第１の極が補償入力信号端子ＩＮＡに電気的に接続され、第１の補償駆動トランジスタＴ７１の第２の極及び補償駆動コンデンサＣＡの第１の極がノードＨに電気的に接続されている。

第２の補償駆動トランジスタＴ７２の制御極がノードＨに電気的に接続され、第２の補償駆動トランジスタＴ７２の第１の極が補償クロック信号端子ＣＬＫＡに電気的に接続され、第２の補償駆動トランジスタＴ７２の第２の極が第３の補償駆動トランジスタＴ７３の第１の極に電気的に接続されている。

第３の補償駆動トランジスタＴ７３の制御極が補償クロック信号端子ＣＬＫＡに電気的に接続され、第３の補償駆動トランジスタＴ７３の第２の極がプルアップノードＰＵに電気的に接続されている。

補償駆動コンデンサＣＡの第２の極が第２のレベル信号端子ＶＳＳに電気的に接続されている。

図８は、図７に示すシフトレジスタユニットを示したタイミングチャートである。以降において、図８を組み合わせて、図７におけるシフトレジスタユニットの操作フローを記述する。図８から分かるように、一つのフレームが２つの段階、すなわち表示段階及びブランク（Ｂｌａｎｋ）段階に分けられる。表示段階はｔ１～ｔ８を含み、ブランク段階はｔ９～ｔ１１を含む。各入力サブ回路、出力サブ回路、プルダウンサブ回路、制御サブ回路及びリセットサブ回路は、表示段階のタイミングにおいて図５と同様であり、以降において、総括リセットサブ回路２６０及び外部補償駆動サブ回路２７０の操作のみを記述する。

総括リセットサブ回路２６０の操作はｔ１２のみに存在し、総括リセット信号端子ＴＲＳＴの信号をハイレベルにし、総括リセットトランジスタＴ６１をオンにすることにより、ＶＳＳの信号はＰＵをリセットする。なお、図７に示すシフトレジスタユニットが位置するゲート駆動回路のうちのすべてのシフトレジスタユニットは、同一のＴＲＳＴを共用する。したがって、ｔ１２で、ゲート駆動回路のうちのすべてのシフトレジスタユニットを総括リセットする。

外部補償駆動サブ回路２７０の操作はｔ２時間帯から開始され、ｔ２時間帯に、補償入力信号端子ＩＮＡはハイレベルを受け始め、ランダム出力イネーブル信号端子ＯＥにハイレベルが入力される。ＯＥのハイレベルの作用で、第１の補償駆動トランジスタＴ７１がオンされて、ノードＨをハイレベルに引き上げる。したがって、第２の補償駆動トランジスタＴ７２がオンされて、ＣＬＫＡの信号を第３の補償駆動トランジスタＴ７３の第１の極に伝送する。この場合、ＣＬＫＡの信号がローレベルであり、第３の補償駆動トランジスタＴ７３がオフされ、ＣＬＫＡの信号がプルアップノードＰＵに伝送されることない。

その後のｔ３～ｔ８時間帯に、補償入力信号端子ＩＮＡはローレベルを受け、ランダム出力イネーブル信号端子ＯＥにローレベルが入力されることで、Ｔ７１がオフされ、ノードＨがハイレベルに保持され、Ｔ７２が継続的にオンされる。

ｔ９の期間に、ＣＬＫＡの信号がハイレベルになり、第３の補償駆動トランジスタＴ７３をオンにする。この場合、ハイレベルのＣＬＫＡ信号は、ＰＵ点を第１の有効レベル、例えばハイレベルｖｇｈにプルアップする。これは、第１の出力トランジスタＴ２１及び第２の出力トランジスタＴ２２がいずれもオンされるようにする。しかしながら、この場合、第１のクロック信号端子ＣＬＫ１及び第２のクロック信号端子ＣＬＫ２の信号がいずれもローレベルであるので、第１の出力信号端子ＯＵＴ１及び第２の出力信号端子ＯＵＴ２の出力がいずれもローレベルである。

ｔ１０の期間に、ＣＬＫＡの信号がローレベルであり、ＣＬＫ２の信号がハイレベルになり、ＣＬＫ１の信号がローレベルに保持される。ＰＵ点がフローティング状態にある。ブートストラップ作用により、ＰＵ点のレベルを第２の有効レベル、例えばハイレベル２ｖｇｈに引き上げる。この場合、ＣＬＫ２のハイレベル信号により、第２の出力信号端子ＯＵＴ２はハイレベル出力信号を出力する。

ｔ１１の期間に、ＣＬＫ２の信号がハイレベルからローレベルになり、第２の出力信号端子ＯＵＴ２のハイレベル出力信号の出力が終了する。

ｔ１２の期間に、ＴＲＳＴの信号によりＰＵをリセットするのに加え、ＯＥからの信号をハイレベルにすることにより、ローレベルのＩＮＡ信号がノードＨをリセットする。ここまでに、一つのフレームの操作が終了する。

なお、ｔ１０の期間に、ＯＵＴ２から出力されるハイレベル信号は、画素回路における外部補償を制御するスイッチングトランジスタをオンにするためのものであり、ＯＵＴ２に対応する画素行のうちの各々の画素を外部補償できるようにする。ＯＥ信号の位相がタイミング制御器によりランダムに確定されるものであるので、各々のフレームには、ＯＥ信号が、ランダムにゲート駆動回路のうちのすべてのシフトレジスタユニットのうちのあるシフトレジスタユニットの補償入力信号端子ＩＮＡの信号と同期し、これは該シフトレジスタユニットにおけるＰＵ点がブランク段階にプルアップされることができるようにする。これによって、ＯＵＴ２のブランク段階でのハイレベル出力を実現して、外部補償を実現している。当然ながら、ＯＵＴ２のハイレベル出力は、対応するクロック信号端子（すなわちＣＬＫ２）がブランク段階の一部の時間帯（すなわちｔ１０時間帯）にハイレベルを有する必要もある。これは、タイミング制御器によってＯＥ信号をランダムに生成してから設けてもよい。

これにより、図７に示すシフトレジスタユニットでは、外部補償が1ラインずつ順次に行われるものではなく、ランダムに生成されるＯＥ信号によりランダムに行われるものである。これは、1ラインずつ順次に移動する走査線による表示効果の影響を無くすことができる。

図９は、本開示の実施形態によるシフトレジスタユニットの駆動方法９００を示したフローチャートである。方法９００は、図２～４及び６～７に示すシフトレジスタユニットを駆動するために用いられる。上記の通り、１つのフレームには表示段階及びブランク段階が含まれる。表示段階で、異なる駆動時間帯により、順次にシフトレジスタユニットにおける各々の出力信号端子を介して対応するゲート線を駆動するので、表示段階は、第１の駆動時間帯乃至第Ｎの駆動時間帯を含んでもよい。例えば、以上の実施形態では、図５に示すＮ＝２のような場合について、ｔ１～ｔ４が第１の駆動時間帯に対応してもよく、ｔ５～ｔ８が第２の駆動時間帯に対応してもよい。

第ｎの駆動時間帯に、第ｎの入力サブ回路、第ｎの出力サブ回路及び第ｎのリセットサブ回路を介して対応するゲート線を駆動する。ただし、前記第ｎの駆動時間帯は、さらに、第ｎの入力時間帯、第ｎの出力時間帯及び第ｎのリセット時間帯に分けられてもよい。例えば、図５に示すＮ＝２のような場合について、第１の駆動時間帯は、第１の入力時間帯ｔ１、第１の出力時間帯ｔ２及び第１のリセット時間帯ｔ３を含む。

具体的に、ステップＳ９１０では、第ｎの入力時間帯の期間に、前記第ｎの入力サブ回路により前記プルアップノードを第１の有効レベル（例えば、ｖｇｈ）に充電する。

ステップＳ９２０では、第ｎの出力時間帯の期間に、プルアップノードの電圧の制御で、第ｎのクロック信号を第ｎの出力信号端子に伝送する。

ステップＳ９３０では、第ｎのリセット時間帯の期間に、第ｎのリセット信号の制御で、第２のレベル信号により前記プルアップノードを無効レベル（例えば、ｖｇｌ）にリセットする。

いくつかの実施形態では、前記方法は、
ランダム出力イネーブル信号の制御で、第１の出力時間帯乃至第Ｎの出力時間帯のうちの１つのランダムな時間帯の期間に、補償入力信号端子からの補償入力信号により前記第２の補償駆動トランジスタをオンにすることと、
ブランク段階の期間に、前記補償クロック信号によりプルアップノードを有効レベルに引き上げて、第１のクロック信号乃至第Ｎのクロック信号がそれぞれ前記第１の出力信号端子乃至前記第Ｎの出力信号端子に伝送できるようにすることと、
前記ランダム出力イネーブル信号により、第１のクロック信号乃至第Ｎのクロック信号のうちの１つのクロック信号が前記ブランク段階の少なくとも一部の時間帯の期間にハイレベルを有させて、前記第１の出力信号端子乃至前記第Ｎの出力信号端子のうちの１つが前記ブランク段階にハイレベル信号を出力できるようにすることと、をさらに含む。

駆動方法９００が上記の各実施形態に記載のシフトレジスタユニットを駆動するように用いられると理解される。したがって、以上に述べた解釈及び説明はここで同様に適用されるので、繰り返さない。

本開示の実施形態によるゲート駆動回路は、複数の縦続のシフトレジスタユニット群を含み、各々のシフトレジスタユニット群にはＫ個の縦続のシフトレジスタユニットが含まれ、ただし、各々のシフトレジスタユニットは上記のいずれかの実施形態に記載のシフトレジスタユニットであり、ただし、Ｋは３以上の整数である。

図１０は、本開示の実施形態によるゲート駆動回路を示した縦続構成図である。図１０に、例として、ゲート駆動回路のうちの１つのシフトレジスタユニット群のみが示され、かつ、図１０に、例として、Ｋ＝４とする。したがって、図１０に示すように、シフトレジスタユニット群は、４個の縦続のシフトレジスタユニットＳＲ１、ＳＲ２、ＳＲ３及びＳＲ４を含む。これらのシフトレジスタユニットのうちの各々は、上記のいずれかの実施形態に記載のシフトレジスタユニットにより実現されてもよい。

図１０に、各々の段のシフトレジスタユニット群のうちの４個の縦続のシフトレジスタユニットは、隣接する２×４＝８本のゲート線を駆動するためのものであり、ただし、前記８本のゲート線は、順番に並べた第１のゲート線群乃至第２のゲート線群を含み、各々のゲート線群において順番に並べた４本のゲート線が含まれる。例えば、図１０に、２つのゲート線群が含まれ、第１のゲート線群はＧＡＴＥ１～ＧＡＴＥ４を含み、第２のゲート線群はＧＡＴＥ５～ＧＡＴＥ８を含む。

各々のシフトレジスタユニット群のうちの４個の縦続のシフトレジスタユニットのうちの第ｎの出力信号端子は、それぞれ第ｎのゲート線群のうちのＫ本のゲート線と一対一で対応して電気的に接続されている。例えば、ＳＲ１～ＳＲ４にそれぞれ第１の出力信号端子ＯＵＴ１が含まれ、これらの４個のＯＵＴ１は、それぞれ第１のゲート線群のうちの４本のゲート線ＧＡＴＥ１～ＧＡＴＥ４に電気的に接続されている。

仮に、図１０に示したシフトレジスタユニット群がゲート駆動回路における第１の段のシフトレジスタユニット群であると、ＳＲ１における第１の入力信号端子ＩＮ１以外、各々の入力信号端子が、該入力信号端子に対応するゲート線よりも１つ前のゲート線に電気的に接続された出力信号端子と電気的に接続されている。例えば、ＳＲ２の第１の入力信号端子ＩＮ１は、対応するゲート線ＧＡＴＥ２よりも１つ前のゲート線ＧＡＴＥ１に電気的に接続された出力信号端子（すなわち、ＳＲ１のＯＵＴ１）と電気的に接続されている。また例えば、ＳＲ１の第２の入力信号端子ＩＮ２は、対応するゲート線ＧＡＴＥ５よりも１つ前のゲート線ＧＡＴＥ４に電気的に接続された出力信号端子（すなわち、ＳＲ４のＯＵＴ１）と電気的に接続されている。ここで、入力信号端子に対応するゲート線とは、入力信号端子に対応する出力信号端子と電気的に接続されたゲート線である。例えば、ＳＲ２の第１の入力信号端子ＩＮ１に対応する出力信号端子がＯＵＴ１であり、出力信号端子ＯＵＴ１がゲート線ＧＡＴＥ２に電気的に接続されるので、ＳＲ２の第１の入力端ＩＮ１に対応するゲート線がゲート線ＧＡＴＥ２である。

例外として、ＳＲ１の第１の入力信号端子ＩＮ１がフレーム起始信号端子ＳＴＶに電気的に接続されている。

図１０に示すように、各々のシフトレジスタユニット群は、第１のクロック信号線ＣＫ１乃至第８のクロック信号線ＣＫ８（８＝２×４（すなわち、Ｎ×Ｋ））に電気的に接続されて、それぞれ第１のクロック信号乃至第８のクロック信号を受け、第ｍのクロック信号線と前記シフトレジスタユニット群により駆動される前記８本のゲート線のうちの第ｍ本のゲート線とが同一の出力サブ回路に接続され、ただし、ｍ＝１，２，…，８である。例えば、第１のクロック信号線ＣＫ１及び第１本のゲート線ＧＡＴＥ１がいずれもＳＲ１における第１の出力サブ回路に電気的に接続され、すなわち、第１のクロック信号線ＣＫ１がＳＲ１のＣＬＫ１に電気的に接続され、第１本のゲート線ＧＡＴＥ１がＯＵＴ１に電気的に接続されている。

図１０に示すシフトレジスタユニット群に、各々のリセット信号端子が該リセット信号端子に対応する出力サブ回路により駆動されるゲート線よりも１つ後のゲート線に電気的に接続された出力信号端子と電気的に接続されている。例えば、ＳＲ１の第１のリセット信号端子ＲＳＴ１は、対応するＳＲ１における第１の出力サブ回路により駆動されるゲート線ＧＡＴＥ１よりも１つ後のゲート線ＧＡＴＥ２に電気的に接続された出力信号端子（すなわち、ＳＲ２のＯＵＴ１）と電気的に接続されている。また例えば、ＳＲ４の第１のリセット信号端子ＲＳＴ１は、対応するＳＲ４における第１の出力サブ回路により駆動されるゲート線ＧＡＴＥ４よりも１つ後のゲート線ＧＡＴＥ５に電気的に接続された出力信号端子（すなわち、ＳＲ１のＯＵＴ２）と電気的に接続されている。

例外として、ゲート駆動回路の最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第２のリセット信号端子がフレーム起始信号端子に電気的に接続されている。

図１１は、本開示の実施形態によるゲート駆動回路の駆動方法１１００を示したフローチャートである。前記方法１１００は、図１０に示すゲート駆動回路１０００を駆動するために用いられる。

ステップＳ１１１０では、第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットのうちの第１の入力信号端子へフレーム起始信号を供給する。

ステップＳ１１２０では、前記Ｎ×Ｋ（例えば、２×４＝８）個のクロック信号線により各段のシフトレジスタユニット群のうちのクロック信号端子へクロック信号を供給し、ただし、前記Ｎ×Ｋ個のクロック信号線のうちの第１のクロック信号線により供給されたクロック信号の、第１の周期での第１のエッジは、前記フレーム起始信号の第１のエッジよりも、１／Ｎ×Ｋ個のクロック周期遅くなる。

いくつかの実施形態では、前記第１のクロック信号乃至第Ｎの×Ｋクロック信号のデューティ比が１／Ｎ×Ｋであり、かつ、順次に１／Ｎ×Ｋ個のクロック周期遅くなる。

図１２は、本開示の実施形態による表示装置を示した概略ブロック図である。図１２に示すように、表示装置１２００は、ゲート駆動回路１２１０を含む。前記ゲート駆動回路１２１０は、本開示のいずれかの実施形態によるゲート駆動回路により実現されてもよい。本開示の実施形態による表示装置１２００は、電子ペーパー、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノート型パソコン、デジタルフォトフレーム、ナビゲーターなどの、表示機能を備えた任意の製品または部品であってもよい。

上記の詳細な記述は、模式図、フローチャートおよび／または例を使用することによって、多くの実施形態を記述している。このような模式図、フローチャートおよび／または例が１つまたは複数の機能および／または操作を含む場合、当業者にとって、このような模式図、フローチャートおよび／または例における各々の機能および／または操作は、様々な構成、ハードウェア、ソフトウェア、ファームウェア、またはそれらの実質的に任意の組み合わせにより、個別におよび/または共同に実現することができると理解される。

本開示は、いくつかの典型的な実施形態を参照して記述されてきたが、使用される用語は、制限的ではなく、説明的かつ例示的であると理解される。本開示は、開示の精神または本質から逸脱することなく様々な形態で具体的に実施することができるので、上記の実施形態は、如何なる前述の記述に限定されず、添付の特許請求の範囲によって限定される精神および範囲内で広く解釈されるべきであると理解される。したがって、請求項またはそれと同等の範囲内にあるすべての変更および修正は、添付の特許請求の範囲に含まれるものとする。範囲は、様々な変更および修正が加えられてよい。 本開示の範囲は、添付の特許請求の範囲によってのみ制限される。

２００ シフトレジスタユニット
２１０－１ 第１の入力サブ回路
２１０－Ｎ 第Ｎの入力サブ回路
２２０－１ 第１の出力サブ回路
２２０－Ｎ 第Ｎの出力サブ回路
２３０－１ 第１のプルダウンサブ回路
２３０－Ｎ 第Ｎのプルダウンサブ回路
２４０ 制御サブ回路
２５０－１ 第１のリセットサブ回路
２５０－Ｎ 第Ｎのリセットサブ回路
２６０ 総括リセットサブ回路
２７０ 外部補償駆動サブ回路
１２００ 表示装置
１２１０ ゲート駆動回路

Claims (21)

1. 第１の入力サブ回路乃至第Ｎの入力サブ回路と、第１の出力サブ回路乃至第Ｎの出力サブ回路と、制御サブ回路とを含み、前記第１の出力サブ回路乃至第Ｎの出力サブ回路と第１の入力サブ回路乃至第Ｎの入力サブ回路とが一対一で対応し、ただし、Ｎは２以上の整数であり、
   第ｎの入力サブ回路は、第ｎの入力信号端子、第１のレベル信号端子及びプルアップノードに電気的に接続され、前記第ｎの入力信号端子からの第ｎの入力信号の制御で前記第１のレベル信号端子からの第１のレベル信号を前記プルアップノードに伝送するように配置され、
   第ｎの出力サブ回路は、第ｎのクロック信号端子、前記プルアップノード及び第ｎの出力信号端子に電気的に接続され、前記プルアップノードの電圧の制御で前記第ｎのクロック信号端子からの第ｎのクロック信号を前記第ｎの出力信号端子に伝送するように配置され、ただし、ｎ＝１，２，…，Ｎであり、
   前記制御サブ回路は、前記プルアップノード、第２のレベル信号端子、第３のレベル信号端子及びプルダウンノードに電気的に接続され、前記プルアップノードの電圧の制御で前記第２のレベル信号端子からの第２のレベル信号または前記第３のレベル信号端子からの第３のレベル信号を前記プルダウンノードに伝送するように配置される、
   ことを特徴とするシフトレジスタユニット。
2. 前記制御サブ回路は、第１の制御トランジスタ及び第２の制御トランジスタを含み、
   前記第１の制御トランジスタの制御極及び第１の極が前記第３のレベル信号端子に電気的に接続され、前記第１の制御トランジスタの第２の極が前記プルダウンノードに電気的に接続され、
   前記第２の制御トランジスタの制御極が前記プルアップノードに電気的に接続され、前記第２の制御トランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第２の制御トランジスタの第２の極が前記プルダウンノードに電気的に接続されている、
   ことを特徴とする請求項１に記載のシフトレジスタユニット。
3. 前記制御サブ回路は、第３の制御トランジスタをさらに含み、
   前記第３の制御トランジスタの制御極が前記プルダウンノードに電気的に接続され、前記第３の制御トランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第３の制御トランジスタの第２の極が前記プルアップノードに電気的に接続されている、
   ことを特徴とする請求項２に記載のシフトレジスタユニット。
4. 第１の入力サブ回路乃至第Ｎの入力サブ回路と、第１の出力サブ回路乃至第Ｎの出力サブ回路と、第１のリセットサブ回路乃至第Ｎのリセットサブ回路とを含み、前記第１の出力サブ回路乃至第Ｎの出力サブ回路と第１の入力サブ回路乃至第Ｎの入力サブ回路とが一対一で対応し、前記第１のリセットサブ回路乃至第Ｎのリセットサブ回路と第１の出力サブ回路乃至第Ｎの出力サブ回路とが一対一で対応し、ただし、Ｎは２以上の整数であり、
   第ｎの入力サブ回路は、第ｎの入力信号端子、第１のレベル信号端子及びプルアップノードに電気的に接続され、前記第ｎの入力信号端子からの第ｎの入力信号の制御で前記第１のレベル信号端子からの第１のレベル信号を前記プルアップノードに伝送するように配置され、
   第ｎの出力サブ回路は、第ｎのクロック信号端子、前記プルアップノード及び第ｎの出力信号端子に電気的に接続され、前記プルアップノードの電圧の制御で前記第ｎのクロック信号端子からの第ｎのクロック信号を前記第ｎの出力信号端子に伝送するように配置され、ただし、ｎ＝１，２，…，Ｎであり、
   第ｎのリセットサブ回路は、第ｎのリセット信号端子、第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記第ｎのリセット信号端子からの第ｎのリセット信号の制御で前記第２のレベル信号端子からの第２のレベル信号を前記プルアップノードに伝送するように配置される、
   ことを特徴とするシフトレジスタユニット。
5. 前記第ｎのリセットサブ回路は、第ｎのリセットトランジスタを含み、
   前記第ｎのリセットトランジスタの制御極が前記第ｎのリセット信号端子に電気的に接続され、前記第ｎのリセットトランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第ｎのリセットトランジスタの第２の極が前記プルアップノードに電気的に接続されている、
   ことを特徴とする請求項４に記載のシフトレジスタユニット。
6. 第１の入力サブ回路乃至第Ｎの入力サブ回路と、第１の出力サブ回路乃至第Ｎの出力サブ回路と、総括リセットサブ回路とを含み、前記第１の出力サブ回路乃至第Ｎの出力サブ回路と第１の入力サブ回路乃至第Ｎの入力サブ回路とが一対一で対応し、ただし、Ｎは２以上の整数であり、
   第ｎの入力サブ回路は、第ｎの入力信号端子、第１のレベル信号端子及びプルアップノードに電気的に接続され、前記第ｎの入力信号端子からの第ｎの入力信号の制御で前記第１のレベル信号端子からの第１のレベル信号を前記プルアップノードに伝送するように配置され、
   第ｎの出力サブ回路は、第ｎのクロック信号端子、前記プルアップノード及び第ｎの出力信号端子に電気的に接続され、前記プルアップノードの電圧の制御で前記第ｎのクロック信号端子からの第ｎのクロック信号を前記第ｎの出力信号端子に伝送するように配置され、ただし、ｎ＝１，２，…，Ｎであり、
   前記総括リセットサブ回路は、総括リセット信号端子、第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記総括リセット信号端子からの総括リセット信号の制御で前記第２のレベル信号端子からの第２のレベル信号を前記プルアップノードに伝送するように配置される、
   ことを特徴とするシフトレジスタユニット。
7. 前記総括リセットサブ回路は、総括リセットトランジスタを含み、
   前記総括リセットトランジスタの制御極が前記総括リセット信号端子に電気的に接続され、前記総括リセットトランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記総括リセットトランジスタの第２の極が前記プルアップノードに電気的に接続されている、
   ことを特徴とする請求項６に記載のシフトレジスタユニット。
8. 第１の入力サブ回路乃至第Ｎの入力サブ回路と、第１の出力サブ回路乃至第Ｎの出力サブ回路と、外部補償駆動サブ回路とを含み、前記第１の出力サブ回路乃至第Ｎの出力サブ回路と第１の入力サブ回路乃至第Ｎの入力サブ回路とが一対一で対応し、ただし、Ｎは２以上の整数であり、
   第ｎの入力サブ回路は、第ｎの入力信号端子、第１のレベル信号端子及びプルアップノードに電気的に接続され、前記第ｎの入力信号端子からの第ｎの入力信号の制御で前記第１のレベル信号端子からの第１のレベル信号を前記プルアップノードに伝送するように配置され、
   第ｎの出力サブ回路は、第ｎのクロック信号端子、前記プルアップノード及び第ｎの出力信号端子に電気的に接続され、前記プルアップノードの電圧の制御で前記第ｎのクロック信号端子からの第ｎのクロック信号を前記第ｎの出力信号端子に伝送するように配置され、ただし、ｎ＝１，２，…，Ｎであり、
   前記外部補償駆動サブ回路は、補償入力信号端子、ランダム出力イネーブル信号端子、補償クロック信号端子、第２のレベル信号端子及び前記プルアップノードに電気的に接続され、前記ランダム出力イネーブル信号端子からのランダム出力イネーブル信号及び前記補償クロック信号端子からの補償クロック信号の制御で前記補償クロック信号を前記プルアップノードに伝送するように配置される、
   ことを特徴とするシフトレジスタユニット。
9. 前記外部補償駆動サブ回路は、第１の補償駆動トランジスタ、第２の補償駆動トランジスタ、第３の補償駆動トランジスタ及び補償駆動コンデンサを含み、
   前記第１の補償駆動トランジスタの制御極が前記ランダム出力イネーブル信号端子に電気的に接続され、前記第１の補償駆動トランジスタの第１の極が前記補償入力信号端子に電気的に接続され、前記第１の補償駆動トランジスタの第２の極が前記補償駆動コンデンサの第１の極に電気的に接続され、
   前記第２の補償駆動トランジスタの制御極が前記補償駆動コンデンサの第１の極に電気的に接続され、前記第２の補償駆動トランジスタの第１の極が前記補償クロック信号端子に電気的に接続され、前記第２の補償駆動トランジスタの第２の極が前記第３の補償駆動トランジスタの第１の極に電気的に接続され、
   前記第３の補償駆動トランジスタの制御極が前記補償クロック信号端子に電気的に接続され、前記第３の補償駆動トランジスタの第２の極が前記プルアップノードに電気的に接続され、
   前記補償駆動コンデンサの第２の極が前記第２のレベル信号端子に電気的に接続されている、
   ことを特徴とする請求項８に記載のシフトレジスタユニット。
10. 第１の出力サブ回路乃至第Ｎの出力サブ回路と一対一で対応する第１のプルダウンサブ回路乃至第Ｎのプルダウンサブ回路をさらに含み、
    第ｎのプルダウンサブ回路は、プルダウンノード、第２のレベル信号端子及び前記第ｎの出力信号端子に電気的に接続され、前記プルダウンノードの電圧の制御で前記第２のレベル信号端子からの第２のレベル信号を前記第ｎの出力信号端子に伝送するように配置される、
    ことを特徴とする請求項１乃至９のいずれか一項に記載のシフトレジスタユニット。
11. 第ｎのプルダウンサブ回路は、第ｎのプルダウントランジスタを含み、
    前記第ｎのプルダウントランジスタの制御極が前記プルダウンノードに電気的に接続され、前記第ｎのプルダウントランジスタの第１の極が前記第２のレベル信号端子に電気的に接続され、前記第ｎのプルダウントランジスタの第２の極が前記第ｎの出力信号端子に電気的に接続されている、
    ことを特徴とする請求項１０に記載のシフトレジスタユニット。
12. 第ｎの入力サブ回路は、第ｎの入力トランジスタを含み、
    前記第ｎの入力トランジスタの制御極が前記第ｎの入力信号端子に電気的に接続され、前記第ｎの入力トランジスタの第１の極が前記第１のレベル信号端子に電気的に接続され、前記第ｎの入力トランジスタの第２の極が前記プルアップノードに電気的に接続されている、
    ことを特徴とする請求項１乃至９のいずれか一項に記載のシフトレジスタユニット。
13. 第ｎの出力サブ回路は、第ｎの出力トランジスタ及び第ｎの記憶コンデンサを含み、
    前記第ｎの出力トランジスタの制御極が前記プルアップノードに電気的に接続され、前記第ｎの出力トランジスタの第１の極が前記第ｎのクロック信号端子に電気的に接続され、前記第ｎの出力トランジスタの第２の極が前記第ｎの出力信号端子に電気的に接続され、
    前記第ｎの記憶コンデンサの第１の極が前記プルアップノードに電気的に接続され、前記第ｎの記憶コンデンサの第２の極が前記第ｎの出力信号端子に電気的に接続されている、
    ことを特徴とする請求項１乃至９のいずれか一項に記載のシフトレジスタユニット。
14. 請求項１乃至１３のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
    各々のフレームには、第１の駆動時間帯乃至第Ｎの駆動時間帯が含まれ、
    前記方法は、第ｎの駆動時間帯の期間に、第ｎの入力サブ回路及び第ｎの出力サブ回路により駆動することを含み、ただし、前記第ｎの駆動時間帯は、第ｎの入力時間帯及び第ｎの出力時間帯を含み、
    第ｎの入力時間帯の期間に、前記第ｎの入力サブ回路により前記プルアップノードを第１の有効レベルに充電し、
    第ｎの出力時間帯の期間に、前記プルアップノードの電圧の制御で、第ｎのクロック信号を第ｎの出力信号端子に伝送する、
    ことを特徴とする駆動方法。
15. 各々のフレームには、前記第１の駆動時間帯乃至第Ｎの駆動時間帯の後に位置するブランク段階がさらに含まれ、
    前記方法は、
    ランダム出力イネーブル信号の制御で、前記第１の出力時間帯乃至前記第Ｎの出力時間帯のうちの１つのランダムな時間帯の期間に、補償入力信号端子からの補償入力信号により第２の補償駆動トランジスタをオンにすることと、
    ブランク段階の期間に、補償クロック信号により前記プルアップノードを有効レベルに引き上げて、第１のクロック信号乃至第Ｎのクロック信号がそれぞれ前記第１の出力信号端子乃至前記第Ｎの出力信号端子に伝送できるようにすることと、
    前記ランダム出力イネーブル信号により、第１のクロック信号乃至第Ｎのクロック信号のうちの１つのクロック信号が前記ブランク段階の少なくとも一部の時間帯の期間にハイレベルを有させて、前記第１の出力信号端子乃至前記第Ｎの出力信号端子のうちの１つが前記ブランク段階にハイレベル信号を出力できるようにすることと、をさらに含む、
    ことを特徴とする請求項１４に記載の駆動方法。
16. 複数の縦続のシフトレジスタユニット群を含み、各々のシフトレジスタユニット群にはＫ個の縦続のシフトレジスタユニットが含まれ、ただし、各々のシフトレジスタユニットは請求項１乃至１３のいずれか一項に記載のシフトレジスタユニットであり、ただし、Ｋは３以上の整数であるゲート駆動回路であって、
    各々の段のシフトレジスタユニット群のうちのＫ個の縦続のシフトレジスタユニットは、隣接するＮ×Ｋ本のゲート線を駆動するためのものであり、ただし、前記Ｎ×Ｋ本のゲート線は、順番に並べた第１のゲート線群乃至第Ｎのゲート線群を含み、各々のゲート線群にはＫ本の順番に並べたゲート線が含まれ、ただし、各々のシフトレジスタユニット群のうちのＫ個の縦続のシフトレジスタユニットのうちの第ｎの出力信号端子は、それぞれ第ｎのゲート線群のうちのＫ本のゲート線と一対一で対応して電気的に接続され、
    第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットの第１の入力信号端子以外、各々の入力信号端子が、該入力信号端子に対応するゲート線よりも１つ前のゲート線に電気的に接続された出力信号端子と電気的に接続され、
    第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットの第１の入力信号端子がフレーム起始信号端子に電気的に接続されている、
    ことを特徴とするゲート駆動回路。
17. 前記ゲート駆動回路のうちの各々の段のシフトレジスタユニット群は、第１のクロック信号線乃至第Ｎ×Ｋのクロック信号線に電気的に接続されて、それぞれ第１のクロック信号乃至第Ｎ×Ｋのクロック信号を受け、
    第ｍのクロック信号線と、前記シフトレジスタユニット群により駆動される前記Ｎ×Ｋ本のゲート線のうちの第ｍ本のゲート線とが同一の出力サブ回路に接続され、ただし、ｍ＝１，２，…，Ｎ×Ｋである、
    ことを特徴とする請求項１６に記載のゲート駆動回路。
18. 最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第Ｎのリセット信号端子以外、各々のリセット信号端子が、該リセット信号端子に対応する出力サブ回路により駆動されるゲート線よりも１つ後のゲート線に電気的に接続された出力信号端子と電気的に接続され、
    最後段のシフトレジスタユニット群のうちの最後段のシフトレジスタユニットの第Ｎのリセット信号端子が、フレーム起始信号端子に電気的に接続されている、
    ことを特徴とする請求項１６に記載のゲート駆動回路。
19. 請求項１６乃至１８のいずれか一項に記載のゲート駆動回路の駆動方法であって、
    前記第１の段のシフトレジスタユニット群のうちの第１の段のシフトレジスタユニットのうちの第１の入力信号端子へフレーム起始信号を供給することと、
    前記Ｎ×Ｋ個のクロック信号線により、各段のシフトレジスタユニット群のうちのクロック信号端子へクロック信号を供給することと、を含み、
    ただし、前記Ｎ×Ｋ個のクロック信号線のうちの第１のクロック信号線により供給されたクロック信号の、第１の周期での第１のエッジは、前記フレーム起始信号の第１のエッジよりも、１／Ｎ×Ｋ個のクロック周期遅くなる、
    ことを特徴とする駆動方法。
20. 前記第１のクロック信号乃至第Ｎ×Ｋのクロック信号のデューティ比は、１／Ｎ×Ｋであり、かつ順次に１／Ｎ×Ｋ個のクロック周期遅くなる、
    ことを特徴とする請求項１９に記載の駆動方法。
21. 請求項１６乃至１８のいずれか一項に記載のゲート駆動回路を含む、
    ことを特徴とする表示装置。

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