JPWO2020160194A5

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Publication number: JPWO2020160194A5
Application number: JP2021544469A
Authority: JP
Publication date: 2022-06-03
Anticipated expiration: 2040-01-29

Claims

交流（ＡＣ）電源に接続されたパワーコンタクタの両端のアーク放電を抑制するように構成された高速アークサプレッサであって、
正の領域内にある前記パワーコンタクタの接点間のアーク放電を抑制するように構成された第１の位相固有アークサプレッサであって、
前記第１の位相固有アークサプレッサの動作を有効化または無効化するように構成された第１の高速スイッチと、
前記第１の高速スイッチに接続された第１のドライバであって、前記接点からの入力信号が正の領域内にある場合に、前記第１の高速スイッチによって前記第１の位相固有アークサプレッサの動作を有効化し、前記接点からの前記入力信号が負の領域内にある場合に、前記第１の高速スイッチによって前記第１の位相固有アークサプレッサの動作を無効化するように構成される、第１のドライバと、を備える第１の位相固有アークサプレッサと、
負の領域内にある前記接点間のアーク放電を抑制するように構成された第２の位相固有アークサプレッサであって、
前記第２の位相固有アークサプレッサの動作を有効化または無効化するように構成された第２の高速スイッチと、
前記第２の高速スイッチに接続された第２のドライバであって、前記接点からの入力信号が正の領域内にある場合に、前記第２の高速スイッチによって前記第１の位相固有アークサプレッサの動作を有効化し、前記接点からの前記入力信号が負の領域内にある場合に、前記第２の高速スイッチによって前記第１の位相固有アークサプレッサの動作を無効化するように構成される、第２のドライバと、を備える第２の位相固有アークサプレッサと、を備え、
前記第１および前記第２の高速スイッチが、１０マイクロ秒以内で前記第１および前記第２の位相固有アークサプレッサを有効動作と無効動作との間で切り替えるように構成され、
前記第１および第２の高速スイッチが絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であり、
前記第１および前記第２の位相固有アークサプレッサのそれぞれがさらに、
アーク点火検出回路と、
トリガーロック回路と、
アークバーンメモリと、を備える、高速アークサプレッサ。
前記第１および前記第２の位相固有アークサプレッサのそれぞれについて、前記アーク点火検出回路が、前記パワーコンタクタの両端に接続され、前記アークバーンメモリは、前記アーク点火検出回路と前記第１および前記第２のドライバとの間にそれぞれ接続され、前記トリガーロック回路は、前記アーク点火検出回路の間に接続される、請求項１に記載の高速アークサプレッサ。
前記トリガーロック回路が、所定の時間の間、前記第１および前記第２の位相固有アークサプレッサのうちの関連する１つの動作を禁止するように構成される、請求項２に記載の高速アークサプレッサ。
前記アークバーンメモリが、前記パワーコンタクタを横切るアーク燃焼の検出の表示を関連するドライバに出力するように構成される、請求項３に記載の高速アークサプレッサ。
前記アークバーンメモリが１ビットのフリップフロップを含む、請求項４に記載の高速アークサプレッサ。
前記アーク点火検出回路が、アークの点火を示す前記パワーコンタクタ上の電圧の変化または電流の変化の少なくとも１つを検出するように構成される、請求項４に記載の高速アークサプレッサ。
前記パワーコンタクタ上および前記パワーコンタクタと前記アーク点火検出回路との間に接続された電力接点インターフェースを含む、請求項６に記載の高速アークサプレッサ。
前記電力接点インターフェースが過電圧保護回路および過電流保護回路を備える、請求項７に記載の高速アークサプレッサ。
前記第１および前記第２の位相固有アークサプレッサのそれぞれがアーク消弧要素を含み、前記第１の位相固有アークサプレッサのアーク消弧要素は前記第１の高速スイッチを備え、前記第２の位相固有アークサプレッサのアーク消弧要素は前記第２の高速スイッチを含む、請求項７に記載の高速アークサプレッサ。
前記第１および前記第２の位相固有のアークサプレッサのうちの関連する１つのアークバーンメモリが前記電力接点を横切るアークの存在の表示を記憶すると、前記第１および前記第２の高速スイッチのうちの１つが、前記電力接点を横切って短絡するように構成される、請求項９に記載の高速アークサプレッサ。
高速アークサプレッサの作動方法であって、
パワーコンタクタからの交流（ＡＣ）信号が正の領域内にある場合に、前記パワーコンタクタの接点間のアーク放電を抑制するべく前記高速アークサプレッサの第１の位相固有アークサプレッサを有効化することと、
前記信号が正の領域内にある場合に、前記接点間のアーク放電を抑制するべく前記高速アークサプレッサの第２の位相固有アークサプレッサを無効化することと、
前記信号が負の領域内に横切ると、
前記接点間のアーク放電を抑制するために、第１の位相固有のアークサプレッサの動作を無効化するように、前記第１の位相固有のアークサプレッサの第１の高速スイッチを切り替えることと、
前記接点間のアーク放電を抑制するために、第２の位相固有のアークサプレッサの動作を有効化するように構成された前記第１の位相固有のアークサプレッサの第２の高速スイッチを切り替えることと、を含み、
前記第１および前記第２の高速スイッチが、１０マイクロ秒以内で前記第１および前記第２の位相固有アークサプレッサを有効動作と無効動作との間で切り替えるように構成され、
前記第１の位相固有アークサプレッサが第１のドライバを含み、前記第２の位相固有アークサプレッサが第２のドライバを含み、前記第１および前記第２の高速スイッチを切り替えることは、前記第１および前記第２の高速スイッチをそれぞれ第１および第２のドライバで駆動することを含み、
前記第１および第２の高速スイッチが絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であり、
前記第１および前記第２の位相固有アークサプレッサのそれぞれが、アークを最初に検出してから所定の時間、前記第１および前記第２の位相固有アークサプレッサのうちの関連する１つの動作を禁止するように構成されたトリガーロックを備える、方法。
前記所定の時間は３００ミリ秒以下である、請求項１１に記載の方法。