JPWO2020090403A1 - 固体撮像素子および撮像装置 - Google Patents
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Abstract
光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを備えた固体撮像素子。
Description
本技術は、光電変換部を有する固体撮像素子および撮像装置に関する。
近年、イメージセンサは、画像撮影の用途に加えて、監視および自動車の自動運転等の用途にも用いられている。このようなイメージセンサには、例えば、ＣＣＤ（Charge Coupled Device）およびＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の固体撮像素子が用いられる。
固体撮像素子は、例えば、画素毎に設けられた光電変換部と、光電変換部で発生した信号電荷を、駆動回路に出力する出力トランジスタとを含んでいる（例えば、特許文献１参照）。
このような固体撮像素子では、ノイズを抑えることが望まれている。
したがって、ノイズを抑えることが可能な固体撮像素子および、これを備えた撮像装置を提供することが望ましい。
本開示の一実施の形態に係る固体撮像素子（１）は、光電変換部および光電変換部に電気的に接続された転送トランジスタを有する第１基板と、第１基板に対向して設けられ、かつ、ゲート電極と、ゲート電極に対向して配置された第１導電型のチャネル領域と、チャネル領域に隣接する第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、光電変換部で生成された信号電荷が、転送トランジスタおよび出力トランジスタを介して出力される駆動回路とを備えたものである。
本開示の一実施の形態に係る撮像装置（１）は、上記本開示の一実施の形態に係る固体撮像素子（１）を備えたものである。
本開示の一実施の形態に係る固体撮像素子（２）は、光電変換部と、光電変換部に電気的に接続された転送トランジスタと、転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、チャネル領域を覆う複数の面を有するゲート電極と、チャネル領域に隣接する第１導電型のソース・ドレイン領域とを含む出力トランジスタと、光電変換部で生成された信号電荷が、転送トランジスタおよび出力トランジスタを介して出力される駆動回路とを備えたものである。
本開示の一実施の形態に係る撮像装置（２）は、上記本開示の一実施の形態に係る固体撮像素子（２）を備えたものである。
本開示の一実施の形態に係る固体撮像素子（１）（２）および撮像装置（１）（２）では、出力トランジスタが、ソース・ドレイン領域の導電型と同じ導電型（第１導電型）のチャネル領域を有しているので、チャネル領域の電流経路は、ゲート電極側の界面から離れて形成される。これにより、チャネル領域を流れるキャリアが、ゲート電極側の界面に捕獲（トラップ）されにくくなる。
なお、以下に記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ソース・ドレイン領域と同じ導電型のチャネル領域を有する増幅トランジスタが設けられた固体撮像素子の例）
２．変形例１（増幅トランジスタがＦｉｎ ＦＥＴ（Field Effect Transistor）構造を有する例）
３．変形例２（増幅トランジスタがＧＡＡ（Gate All Around）構造を有する例）
４．変形例３（複数の画素で増幅トランジスタが共有される例）
５．第２の実施の形態（第１基板、第２基板および第３基板の積層構造を有する固体撮像素子の例）
６．変形例４（リセットトランジスタ、増幅トランジスタおよび選択トランジスタがＦｉｎ ＦＥＴ構造を有する例）
７．変形例５（ＦＴＩ（Full Trench Isolation）構造を有する例）
８．変形例６（パネル外縁でＣｕ−Ｃｕ接合を用いた例）
９．変形例７（画素と読み出し回路との間にオフセットを設けた例）
１０．変形例８（読み出し回路の設けられたシリコン基板が島状となっている例）
１１．変形例９（読み出し回路の設けられたシリコン基板が島状となっている例）
１２．変形例１０（ＦＤを４つの画素Ｐで共有した例）
１３．変形例１１（信号処理回路を一般的なカラムＡＤＣ回路で構成した例）
１４．変形例１２（撮像素子を、３つの基板を積層して構成した例）
１５．変形例１３（ロジック回路を第１基板、第２基板に設けた例）
１６．変形例１４（ロジック回路を第３基板に設けた例）
１７．適用例（電子機器の例）
１８．応用例
１．第１の実施の形態（ソース・ドレイン領域と同じ導電型のチャネル領域を有する増幅トランジスタが設けられた固体撮像素子の例）
２．変形例１（増幅トランジスタがＦｉｎ ＦＥＴ（Field Effect Transistor）構造を有する例）
３．変形例２（増幅トランジスタがＧＡＡ（Gate All Around）構造を有する例）
４．変形例３（複数の画素で増幅トランジスタが共有される例）
５．第２の実施の形態（第１基板、第２基板および第３基板の積層構造を有する固体撮像素子の例）
６．変形例４（リセットトランジスタ、増幅トランジスタおよび選択トランジスタがＦｉｎ ＦＥＴ構造を有する例）
７．変形例５（ＦＴＩ（Full Trench Isolation）構造を有する例）
８．変形例６（パネル外縁でＣｕ−Ｃｕ接合を用いた例）
９．変形例７（画素と読み出し回路との間にオフセットを設けた例）
１０．変形例８（読み出し回路の設けられたシリコン基板が島状となっている例）
１１．変形例９（読み出し回路の設けられたシリコン基板が島状となっている例）
１２．変形例１０（ＦＤを４つの画素Ｐで共有した例）
１３．変形例１１（信号処理回路を一般的なカラムＡＤＣ回路で構成した例）
１４．変形例１２（撮像素子を、３つの基板を積層して構成した例）
１５．変形例１３（ロジック回路を第１基板、第２基板に設けた例）
１６．変形例１４（ロジック回路を第３基板に設けた例）
１７．適用例（電子機器の例）
１８．応用例
＜第１の実施の形態＞
（撮像素子１０の全体構成）
図１は、本開示の第１の実施の形態に係る固体撮像素子（撮像素子１０）の機能構成の一例を表すブロック図である。この撮像素子１０は、例えば、ＣＭＯＳイメージセンサ等の増幅型固体撮像素子である。撮像素子１０は、他の増幅型固体撮像素子であってもよく、あるいは、ＣＣＤ等の電荷転送型の固体撮像素子であってもよい。
（撮像素子１０の全体構成）
図１は、本開示の第１の実施の形態に係る固体撮像素子（撮像素子１０）の機能構成の一例を表すブロック図である。この撮像素子１０は、例えば、ＣＭＯＳイメージセンサ等の増幅型固体撮像素子である。撮像素子１０は、他の増幅型固体撮像素子であってもよく、あるいは、ＣＣＤ等の電荷転送型の固体撮像素子であってもよい。
撮像素子１０は、画素アレイ部１２および周辺回路部が設けられた半導体基板１１を有している。画素アレイ部１２は、例えば半導体基板１１の中央部に設けられ、周辺回路部は、画素アレイ部１２の外側に設けられている。周辺回路部は、例えば、垂直駆動回路１３、信号処理回路１４、水平駆動回路１５、およびシステム制御回路１６を含んでいる。
画素アレイ部１２には、入射光の光量に応じた電荷量の信号電荷を発生して内部に蓄積する光電変換部を有する単位画素（画素Ｐ）が行列状に２次元配置されている。換言すれば、複数の画素Ｐは、図１のＸ方向（第１方向）およびＹ方向（第２方向）に沿って配置されている。ここで言う「単位画素」とは、撮像信号を得るための撮像画素である。画素Ｐ（撮像画素）の具体的な回路構成については後述する。
画素アレイ部１２には、行列状の画素配列に対して画素行毎に画素駆動線１７が行方向（画素行の画素の配列方向）に沿って配線され、画素列毎に垂直信号線１８が列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、垂直駆動回路１３から行単位で出力される、画素を駆動するための駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、垂直駆動回路１３の各行に対応した出力端に接続されている。
垂直駆動回路１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、例えば行単位で駆動する。ここでは、垂直駆動回路１３の具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の信号電荷を捨てて、新たに露光を開始する（信号電荷の蓄積を開始する）動作のことをいう。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における信号電荷の蓄積期間（露光期間）となる。
垂直駆動回路１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通して信号処理回路１４に供給される。信号処理回路１４は、画素アレイ部１２の画素列毎に、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を施すとともに、信号処理後の画素信号を一時的に保持する。
具体的には、信号処理回路１４は、単位画素の信号を受け、その信号に対して、例えばCDS(Correlated Double Sampling）によるノイズ除去、信号増幅、AD（Analog-Digital）変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等といった画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。ここでは、この信号処理回路１４が、本開示の駆動回路の一具体例に対応する。
水平駆動回路１５は、シフトレジスタやアドレスデコーダ等によって構成され、信号処理回路１４の画素列に対応する単位回路を順番に選択する走査を行う。水平駆動回路１５による選択走査により、信号処理回路１４の各単位回路で信号処理された画素信号が順番に水平バスＢに出力され、水平バスＢを通して半導体基板１１の外部へ伝送される。
システム制御回路１６は、半導体基板１１の外部から与えられるクロックや、動作モードを指令するデータ等を受け取り、また、撮像素子１０の内部情報等のデータを出力する。さらに、システム制御回路１６は、各種のタイミング信号を生成するタイミングジェネレータを有し、そのタイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動回路１３、信号処理回路１４、および水平駆動回路１５等の周辺回路部の駆動制御を行う。
（画素Ｐの回路構成）
図２は、各画素Ｐから出力された電荷に基づく画素信号を出力する読み出し回路２０の一例を示す回路図である。
図２は、各画素Ｐから出力された電荷に基づく画素信号を出力する読み出し回路２０の一例を示す回路図である。
各画素Ｐは、光電変換部として、例えばフォトダイオード２１を有している。画素Ｐ毎に設けられたフォトダイオード２１には、例えば、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５が接続されている。ここでは、本開示の出力トランジスタの一具体例が増幅トランジスタ２４である。
また、画素Ｐに対して、画素駆動線１７として、例えば、転送線１７ａ、リセット線１７ｂ、および選択線１７ｃの３本の駆動配線が同一画素行の各画素Ｐについて共通に設けられている。転送線１７ａ、リセット線１７ｂ、および選択線１７ｃは、それぞれの一端が垂直駆動回路１３の各画素行に対応した出力端に画素行単位で接続されており、画素Ｐを駆動する駆動信号である転送パルスφTRF、リセットパルスφRST、および選択パルスφSELを伝送する。
フォトダイオード２１は、アノード電極が負側電源（例えば、グランド）に接続されており、受光した光（入射光）をその光量に応じた電荷量の信号電荷に光電変換してその信号電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノードを、FD（フローティングディフュージョン）部２６（電荷蓄積部）という。
転送トランジスタ２２は、フォトダイオード２１のカソード電極とFD部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Vddレベル）がアクティブ（以下、Highアクティブという）の転送パルスφTRFが転送線１７ａを介して与えられる。これにより、転送トランジスタ２２は導通状態となり、フォトダイオード２１で光電変換された信号電荷がFD部２６に転送される。
リセットトランジスタ２３は、ドレイン電極が画素電源Vddに、ソース電極がFD部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、HighアクティブのリセットパルスφRSTがリセット線１７ｂを介して与えられる。これにより、リセットトランジスタ２３は導通状態となり、FD部２６の電荷を画素電源Vddに捨てることによってFD部２６がリセットされる。
増幅トランジスタ２４は、ゲート電極がFD部２６に、ドレイン電極が画素電源Vddにそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットされた後のFD部２６の電位をリセット信号（リセットレベル）Vrstとして出力する。さらに、増幅トランジスタ２４は、転送トランジスタ２２によって信号電荷が転送された後のFD部２６の電位を光蓄積信号（信号レベル）Vsigとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１８にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Highアクティブの選択パルスφSELが選択線１７ｃを介して与えられる。これにより、選択トランジスタ２５は導通状態となり、単位画素Ｐを選択状態として増幅トランジスタ２４から供給される信号が垂直信号線１８に出力される。
垂直信号線１８は、定電圧でバイアスされた定電流源のトランジスタ（図示せず）に接続されている。したがって、増幅トランジスタ２４、選択トランジスタ２５および垂直信号線１８は、いわゆるソースフォロワ回路を構成している。
図２の例では、選択トランジスタ２５を、増幅トランジスタ２４のソース電極と垂直信号線１８との間に接続する回路構成としたが、選択トランジスタ２５を、画素電源Vddと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることも可能である。
各画素Ｐの回路構成は、上述した４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のもの等であってもよく、その画素回路の構成は問わない。
（画素Ｐの具体的な構成）
以下、図３、図４Ａおよび図４Ｂを用いて画素Ｐの具体的な構成について説明する。図３は、画素Ｐの平面構成を模式的に表したものであり、図４Ａは、図３に示したＡ−Ａ’線に沿った断面構成、図４Ｂは、図３に示したＢ−Ｂ’線に沿った断面構成を各々模式的に表したものである。
以下、図３、図４Ａおよび図４Ｂを用いて画素Ｐの具体的な構成について説明する。図３は、画素Ｐの平面構成を模式的に表したものであり、図４Ａは、図３に示したＡ−Ａ’線に沿った断面構成、図４Ｂは、図３に示したＢ−Ｂ’線に沿った断面構成を各々模式的に表したものである。
この撮像素子１０は、例えば裏面照射型の撮像素子である。各画素Ｐの広い領域にわたって、例えば略四角形状の平面形状を有するフォトダイオード２１が設けられている。各画素Ｐの端近傍には、例えば、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５がこの順に並んで配置されている。リセットトランジスタ２３とフォトダイオード２１との間に、ＦＤ部２６および転送トランジスタ２２が設けられている（図３）。増幅トランジスタ２４は、半導体基板１１の一方の面（後述の面Ｓ１１Ｂ）側に設けられており、ゲート電極２４Ｇ、ゲート絶縁膜２４Ｉ、チャネル領域２４Ｃおよび一対のソース・ドレイン領域２４Ａ，２４Ｂを有している。
半導体基板１１は、光入射側の面Ｓ１１Ａと、面Ｓ１１Ａに対向する面Ｓ１１Ｂとを有している。この半導体基板１１は、例えばシリコン（Ｓｉ）により構成されている。この半導体基板１１には、画素Ｐ毎に、フォトダイオード２１が設けられている。フォトダイオード２１は、例えばｐｎ接合を有するフォトダイオードであり、ｐ型ウェル領域１１１に形成された、ｐ型不純物領域２１ａおよびｎ型不純物領域２１ｂを有している。例えば、半導体基板１１の面Ｓ１１Ｂ側から、厚み方向に沿ってｐ型不純物領域２１ａおよびｎ型不純物領域２１ｂがこの順に設けられている。例えば、ｐ型不純物領域２１ａの深さ方向（図４ＢのＺ方向）の大きさは、３０ｎｍ〜２００ｎｍ程度であり、ｎ型不純物領域２１ｂの深さ方向の大きさは、１μｍ〜５μｍ程度である。例えば、ｐ型不純物領域２１ａの不純物濃度は、１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度であり、ｎ型不純物領域２１ｂの不純物濃度は、１×１０15ｃｍ-3×１×１０18ｃｍ-3程度である。ｐ型ウェル領域１１１の不純物濃度は、例えば、１×１０16ｃｍ-3〜１×１０18ｃｍ-3程度である。
半導体基板１１内の面Ｓ１１Ｂ近傍には、増幅トランジスタ２４のチャネル領域２４Ｃおよび一対のソース・ドレイン領域２４Ａ，２４Ｂが設けられている。一対のソース・ドレイン領域２４Ａ，２４Ｂは、例えば、ｐ型ウェル領域１１１に形成されたｎ型（第１導電型）の不純物拡散領域であり、チャネル領域２４Ｃに隣接して設けられている。増幅トランジスタ２４のチャネル長方向（図４ＡのＹ方向）に沿って、ソース・ドレイン領域２４Ａ、チャネル領域２４Ｃおよびソース・ドレイン領域２４Ｂがこの順に設けられている。ソース・ドレイン領域２４Ａ，２４Ｂの不純物濃度は、例えば１×１０19ｃｍ-3×１×１０21ｃｍ-3程度である。本実施の形態では、増幅トランジスタ２４のチャネル領域２４Ｃが、このソース・ドレイン領域２４Ａ，２４Ｂと同じ導電型のｎ型の不純物拡散領域により形成されている。即ち、増幅トランジスタ２４がジャンクションレス構造を有している。詳細は後述するが、これにより、チャネル領域２４Ｃを流れるキャリアが、ゲート絶縁膜２４Ｉとの界面に捕獲（トラップ）されにくくなり、増幅トランジスタ２４でのノイズの発生を抑えることができる。
一対のソース・ドレイン領域２４Ａ，２４Ｂの間に配置されたチャネル領域２４Ｃは、ｐ型ウェル領域１１１に形成されたｎ型の不純物拡散領域である。このチャネル領域２４Ｃの不純物濃度は、５×１０17ｃｍ-3×１×１０19ｃｍ-3程度である。チャネル領域２４Ｃは、ゲート電極２４Ｇに囲まれている。チャネル領域２４Ｃのチャネル長方向の大きさは、例えば２００ｎｍ〜３０００ｎｍ程度である。チャネル領域２４Ｃのチャネル幅方向（図４ＢのＸ方向）の大きさは、例えば、２０ｎｍ〜２００ｎｍ程度である。チャネル領域２４Ｃの深さ方向の大きさ（大きさＤ）は、例えば、一対のソース・ドレイン領域２４Ａ，２４Ｂの深さ方向の大きさよりも大きくなっており、５０ｎｍ〜５００ｎｍ程度である。
チャネル領域２４Ｃを囲むゲート電極２４Ｇは、対向する一対の側面２４１，２４２と、この一対の側面２４１，２４２をつなぐ上面２４３とを有しており、これら一対の側面２４１，２４２および上面２４３が、各々チャネル領域２４Ｃに対向している。換言すれば、一対の側面２４１,２４２および上面２４３は、チャネル領域２４Ｃを囲む凹形状を形成している。
一対の側面２４１，２４２は、半導体基板１１の面Ｓ１１Ｂに略垂直な平面（図４ＢのＹＺ平面）であり、チャネル幅方向に対向している。この一対の側面２４１，２４２の間にチャネル領域２４Ｃが設けられている。一対の側面２４１，２４２の一部または全部は、半導体基板１１に埋め込まれている。一対の側面２４１，２４２のうち、半導体基板１１に埋め込まれた部分の深さ方向の大きさは、例えば、１００ｎｍ〜５００ｎｍ程度である。
図５は、一対の側面２４１，２４２の他の例を表している。一対の側面２４１，２４２からチャネル領域２４Ｃの一部が露出されていてもよい。チャネル領域２４Ｃの深さ方向の大きさの半分以上が、一対の側面２４１，２４２により覆われていることが好ましい。
上面２４３は、半導体基板１１の面Ｓ１１Ｂに略平行な平面（図３ＢのＸＹ平面）であり、半導体基板１１の外側に設けられている。即ち、上面２４３は、半導体基板１１に対向して設けられている。上面２４３は、一対の側面２４１，２４２各々の一端に接している。
この一対の側面２４１，２４２および上面２４３を含むゲート電極２４Ｇは、例えば、ｐ型（第２導電型）のポリシリコン（Poly-Si）等により構成されている。ゲート電極２４Ｇは、タングステン（Ｗ），チタン（Ｔｉ），窒化チタン（ＴｉＮ），ハフニウム（Ｈｆ），ハフニウムシリサイド（ＨｆＳｉ），ルテニウム（Ｒｕ），イリジウム（Ｉｒ）およびコバルト（Ｃｏ）等の金属により構成するようにしてもよい。
一対の側面２４１，２４２および上面２４３各々とチャネル領域２４Ｃとの間に、ゲート絶縁膜２４Ｉが設けられている。このゲート絶縁膜２４Ｉは、例えば酸化シリコン（ＳｉＯ）等の絶縁膜により構成されている。ゲート絶縁膜２４Ｉの厚みは、例えば３ｎｍ〜１５ｎｍ程度である。
半導体基板１１に埋め込まれた側面２４１，２４２の周囲には、素子分離領域（ＳＴＩ：Shallow Trench Isolation）１１２が設けられている。この素子分離領域１１２は、例えば、酸化シリコン等の絶縁性材料により構成されている。半導体基板１１内では、側面２４２とフォトダイオード２１との間に、素子分離領域１１２が設けられている。
（撮像素子１０の動作）
撮像素子１０では、半導体基板１１の面Ｓ１１Ａからフォトダイオード２１へ光（例えば可視領域の波長の光）が入射すると、フォトダイオード２１で正孔（ホール）および電子の対が発生する（光電変換される）。転送トランジスタ２２がオン状態となると、フォトダイオード２１に蓄積された信号電荷がＦＤ部２６に転送される。ＦＤ部２６では、信号電荷が電圧信号に変換され、この電圧信号が、増幅トランジスタ２４および選択トランジスタ２５を介して、垂直信号線１８に出力される。
撮像素子１０では、半導体基板１１の面Ｓ１１Ａからフォトダイオード２１へ光（例えば可視領域の波長の光）が入射すると、フォトダイオード２１で正孔（ホール）および電子の対が発生する（光電変換される）。転送トランジスタ２２がオン状態となると、フォトダイオード２１に蓄積された信号電荷がＦＤ部２６に転送される。ＦＤ部２６では、信号電荷が電圧信号に変換され、この電圧信号が、増幅トランジスタ２４および選択トランジスタ２５を介して、垂直信号線１８に出力される。
（撮像素子１０の作用・効果）
本実施の形態の撮像素子１０では、増幅トランジスタ２４が、いわゆるジャンクションレストランジスタであり、ソース・ドレイン領域２４Ａ，２４Ｂの導電型（ｎ型）と同じ導電型のチャネル領域２４Ｃを有している。これにより、チャネル領域２４Ｃの電流経路が、ゲート絶縁膜２４Ｉとの界面から離れて形成されるので、チャネル領域２４Ｃを流れるキャリアが、ゲート絶縁膜２４Ｉとの界面に捕獲されにくくなる。以下、この作用効果について、比較例を用いて説明する。
本実施の形態の撮像素子１０では、増幅トランジスタ２４が、いわゆるジャンクションレストランジスタであり、ソース・ドレイン領域２４Ａ，２４Ｂの導電型（ｎ型）と同じ導電型のチャネル領域２４Ｃを有している。これにより、チャネル領域２４Ｃの電流経路が、ゲート絶縁膜２４Ｉとの界面から離れて形成されるので、チャネル領域２４Ｃを流れるキャリアが、ゲート絶縁膜２４Ｉとの界面に捕獲されにくくなる。以下、この作用効果について、比較例を用いて説明する。
図６Ａ，図６Ｂは、比較例に係る増幅トランジスタ（増幅トランジスタ１２４）の模式的な断面構成を表している。図６Ａが、図３のＡ−Ａ’線に沿った断面構成に対応し、図６Ｂが図３のＢ−Ｂ’線に沿った断面構成に対応している。この増幅トランジスタ１２４のゲート電極（ゲート電極１２４Ｇ）は、半導体基板１１の外側に設けられた１つの平面のみにより構成されている。このゲート電極１２４Ｇは、半導体基板１１内に埋め込まれていない。ゲート電極１２４Ｇに対向するチャネル領域１２４Ｃは、例えば、一対のソース・ドレイン領域２４Ａ，２４Ｂの導電型（ｎ型）とは逆の導電型（ｐ型）の不純物拡散領域により構成されている。チャネル領域１２４Ｃは、薄いｎ型であってもよいが、チャネル領域１２４Ｃの深さ方向（図６ＡのＺ方向）の大きさ（大きさＤ１００）を大きくすることは困難である。半導体基板１１の外側のみに設けられたゲート電極１２４Ｇにより、増幅トランジスタ１２４のオンオフを制御するためである。チャネル領域１２４Ｃの深さ方向の大きさＤ１００は、例えば、５０ｎｍ程度であり、ソース・ドレイン領域２４Ａ，２４Ｂの深さ方向の大きさよりも小さくなっている。
このような増幅トランジスタ１２４では、チャネル領域１２４Ｃの電流経路が、ゲート絶縁膜２４Ｉとの界面近傍に形成される。このため、ゲート絶縁膜２４Ｉ中に、トラップ準位が存在すると、チャネル領域１２４Ｃを流れるキャリアが、このトラップ準位に捕獲され、あるいはトラップ準位から放出され、チャネル領域１２４Ｃを流れる電流に揺らぎが生じる。この電流の揺らぎに起因してノイズが発生する。
ノイズを抑える方法としては、増幅トランジスタの占有面積を増やすことも考え得る。しかし、この方法では、増幅トランジスタと同じ半導体基板に設けられるフォトダイオードの占有面積が小さくなり、感度および信号電荷の飽和蓄積量等に影響を及ぼす。
これに対し、撮像素子１０では、不純物濃度の高いｎ型不純物拡散領域によりチャネル領域２４Ｃが構成されているので、チャネル領域２４Ｃのゲート絶縁膜２４Ｉとの界面近傍は空乏層となり、ゲート絶縁膜２４Ｉから離れた位置にチャネル領域２４Ｃの電流経路が形成される。
図７は、オン状態の増幅トランジスタ２４を流れる電流（電流Ｃ）を模式的に表したものである。このように、増幅トランジスタ２４では、電流Ｃの大部分が、チャネル領域２４Ｃの深さ方向の中央部を流れる。また、ゲート電極２４Ｇの一対の側面２４１，２４２が、半導体基板１１に埋め込まれているので、チャネル領域２４Ｃの深さ方向の大きさＤ（図４Ａ）を大きくすることができる。
このため、ゲート絶縁膜２４Ｉにトラップ準位が存在しても、増幅トランジスタ２４のチャネル領域２４Ｃを流れるキャリアは、このトラップ順位に捕獲されにくくなる。よって、チャネル領域２４Ｃを流れる電流の揺らぎに起因したノイズの発生が抑えられる。
また、増幅トランジスタ２４の占有面積を増やすことなく、ノイズが抑えられるので、フォトダイオード２１の占有面積が維持できる。したがって、感度および信号電荷の飽和蓄積量等への影響も抑えられる。
以上説明したように、本実施の形態の撮像素子１０では、増幅トランジスタ２４が、ソース・ドレイン領域２４Ａ，２４Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２４Ｃを有するようにしたので、チャネル領域２４Ｃのゲート電極２４Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。よって、ノイズを抑えることが可能となる。
また、撮像素子１０では、ゲート電極２４Ｇの一対の側面２４１，２４２が、半導体基板１１に埋め込まれているので、チャネル領域２４Ｃの深さ方向の大きさＤを大きくしやすい。よって、より効果的にノイズの発生を抑えることができる。
撮像素子１０では、ノイズを抑え、高いＳＮ比を実現することが可能となる。したがって、夜間の撮影等であっても、鮮明な画像を得ることができる。
以下、上記第１の実施の形態の変形例および他の実施の形態について説明するが、以降の説明において上記第１の実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜変形例１＞
図８は、上記第１の実施の形態の変形例１に係る撮像素子１０（図１）の要部の模式的な断面構成を表したものである。図８は、図３のＢ−Ｂ’線に沿った断面構成に対応している。この撮像素子１０は、Ｆｉｎ ＦＥＴ構造を有する増幅トランジスタ２４を有している。この点を除き、変形例１に係る撮像素子１０は、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。
図８は、上記第１の実施の形態の変形例１に係る撮像素子１０（図１）の要部の模式的な断面構成を表したものである。図８は、図３のＢ−Ｂ’線に沿った断面構成に対応している。この撮像素子１０は、Ｆｉｎ ＦＥＴ構造を有する増幅トランジスタ２４を有している。この点を除き、変形例１に係る撮像素子１０は、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。
このＦｉｎ ＦＥＴ構造を有する増幅トランジスタ２４は、チャネル領域２４Ｃが設けられたフィンＦと、このフィンＦの周囲に設けられたゲート電極２４Ｇと、ゲート電極２４ＧとフィンＦとの間に設けられたゲート絶縁膜２４Ｉとを有している。
フィンＦは、例えば、ｎ型の不純物が拡散されたシリコン（Ｓｉ）等により構成されている。フィンＦは、半導体基板１１の面Ｓ１１Ｂ上に、面Ｓ１１Ｂに略垂直に設けられている。即ち、Ｆｉｎ ＦＥＴ構造を有する増幅トランジスタ２４は、フォトダイオード２１が設けられた半導体基板１１の外側に、ｎ型のチャネル領域２４Ｃを有している。これにより、フォトダイオード２１の占有面積への影響を抑えつつ、増幅トランジスタ２４の占有面積を増やすことができる。チャネル領域２４Ｃの不純物濃度は、例えば５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度である。フィンＦは、チャネル長方向（図８のＹ方向）に延在している。このフィンＦには、チャネル領域２４Ｃに隣接するソース・ドレイン領域２４Ａ，２４Ｂ（図４Ａ）が設けられている。ソース・ドレイン領域２４Ａ，２４Ｂは、チャネル領域２４Ｃと同じ導電型（ｎ型）を有している。
ゲート電極２４Ｇは、フィンＦとともに、半導体基板１１の面Ｓ１１Ｂ上に設けられている。このゲート電極２４Ｇは、フィンＦを間にして対向する一対の側面２４１，２４２と、一対の側面２４１，２４２をつなぐ上面２４３とを含んでいる。上面２４３は、フィンＦを間にして、半導体基板１１の面Ｓ１１Ｂに対向している。ゲート電極２４Ｇは、例えばｐ型のポリシリコン等により構成されている。フィンＦと、一対の側面２４１，２４２および上面２３４各々との間に、ゲート絶縁膜２４Ｉが設けられている。ゲート絶縁膜２４Ｉは、例えば酸化シリコン（ＳｉＯ）等により構成されている。
本変形例に係る撮像素子１０も、上記第１の実施の形態で説明したのと同様に、増幅トランジスタ２４が、ソース・ドレイン領域２４Ａ，２４Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２４Ｃを有するようにしたので、チャネル領域２４Ｃのゲート電極２４Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。また、フォトダイオード２１が設けられた半導体基板１１の外側に、チャネル領域２４Ｃ（フィンＦ）が設けられているので、増幅トランジスタ２４の占有面積を増やすことが可能となる。よって、より効果的にノイズを抑えることができる。
＜変形例２＞
図９は、上記第１の実施の形態の変形例２に係る撮像素子１０（図１）の要部の模式的な断面構成を表したものである。図９は、図３のＢ−Ｂ’線に沿った断面構成に対応している。この撮像素子１０は、ＧＡＡ構造を有する増幅トランジスタ２４を有している。この点を除き、変形例２に係る撮像素子１０は、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。
図９は、上記第１の実施の形態の変形例２に係る撮像素子１０（図１）の要部の模式的な断面構成を表したものである。図９は、図３のＢ−Ｂ’線に沿った断面構成に対応している。この撮像素子１０は、ＧＡＡ構造を有する増幅トランジスタ２４を有している。この点を除き、変形例２に係る撮像素子１０は、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。
このＧＡＡ構造を有する増幅トランジスタ２４は、チャネル領域２４Ｃが設けられた半導体部２４Ｎと、この半導体部２４Ｎを囲むゲート電極２４Ｇと、ゲート電極２４Ｇと半導体部２４Ｎとの間に設けられたゲート絶縁膜２４Ｉとを有している。
半導体部２４Ｎは、例えば、ｎ型の不純物が拡散されたシリコン（Ｓｉ）等により構成されている。半導体部２４Ｎは、例えばナノワイヤにより構成されていてもよい。半導体部２４Ｎは、半導体基板１１の面Ｓ１１Ｂ上に設けられ、チャネル長方向（図９のＹ方向）に延在している。この半導体部２４Ｎのゲート電極２４Ｇで囲まれた領域に、ｎ型のチャネル領域２４Ｃが設けられ、チャネル領域２４Ｃに隣接する領域に、ｎ型のソース・ドレイン領域２４Ａ，２４Ｂ（図４Ａ）が設けられている。
ゲート電極２４Ｇは、半導体部２４Ｎとともに、半導体基板１１の面Ｓ１１Ｂ上に設けられている。このゲート電極２４Ｇは、半導体基板１１（面Ｓ１１Ｂ）に略垂直に設けられた一対の側面２４１，２４２と、半導体基板１１（面Ｓ１１Ｂ）に略平行に設けられた上面２４３および下面２４４とを含んでいる。一対の側面２４１，２４２は、半導体部２４Ｎを間にして対向している。上面２４３および下面２４４は、この一対の側面２４１，２４２をつなぐとともに、ナノイワヤを間にして互いに対向している。上面２４３および下面２４４のうち、下面２４４がより半導体基板１１に近い位置に設けられている。ゲート電極２４Ｇは、例えばｐ型のポリシリコン等により構成されている。
本変形例に係る撮像素子１０も、上記第１の実施の形態で説明したのと同様に、増幅トランジスタ２４が、ソース・ドレイン領域２４Ａ，２４Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２４Ｃを有するようにしたので、チャネル領域２４Ｃのゲート電極２４Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。また、フォトダイオード２１が設けられた半導体基板１１の外側に、チャネル領域２４Ｃ（半導体部２４Ｎ）が設けられているので、増幅トランジスタ２４の占有面積を増やすことが可能となる。よって、より効果的にノイズを抑えることができる。
＜変形例３＞
図１０は、上記第１の実施の形態の変形例３に係る撮像素子１０（図１）の等価回路の構成の一例を表したものである。この撮像素子１０では、複数の画素Ｐで増幅トランジスタ２４等が共有されている。この点を除き、変形例３に係る撮像素子１０は、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。
図１０は、上記第１の実施の形態の変形例３に係る撮像素子１０（図１）の等価回路の構成の一例を表したものである。この撮像素子１０では、複数の画素Ｐで増幅トランジスタ２４等が共有されている。この点を除き、変形例３に係る撮像素子１０は、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。
この撮像素子１０では、例えば４つの画素Ｐで、ＦＤ部２６、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５が共有されている。
図１１は、４つの画素Ｐと、この４つの画素Ｐで共有されるＦＤ部２６、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５との模式的な平面構成を表したものである。図１０とともに、この図１１を用いて本変形例の撮像素子１０の構成を説明する。
４つの画素Ｐ各々にフォトダイオード（フォトダイオード２１−１，２１−２，２１−３，２１−４のいずれか）が設けられている。フォトダイオード２１−１は、転送トランジスタ２２−１に接続され、フォトダイオード２１−２は、転送トランジスタ２２−２に接続され、フォトダイオード２１−３は、転送トランジスタ２２−４に接続されている。即ち、１つの画素Ｐには、１つのフォトダイオード（フォトダイオード２１−１，２１−２，２１−３，２１−４のいずれか）および１つの転送トランジスタ（転送トランジスタ２２−１，２２−２，２２−３，２２−４のいずれか）が配置されている。転送トランジスタ２２−１，２２−２，２２−３，２２−４のゲート電極各々には、転送パルスφTRF１，φTRF２，φTRF３，φTRF４が転送線１７ａ−１，１７ａ−２，１７ａ−３，１７ａ−４を介して与えられるようになっている（図１０）。
ＦＤ部２６は、４つの画素Ｐの中央部に設けられている（図１１）。フォトダイオード２１−１，２１−２，２１−３，２１−４各々で光電変換された信号電荷は、転送トランジスタ２２−１，２２−２，２２−３，２２−４を介してＦＤ部２６に転送される。
リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５は、例えば、共有される４つの画素Ｐの端部（例えば、図１１のＸ方向の端部）に並んで配置されている。この増幅トランジスタ２４の構成は、例えば、上記第１の実施の形態で説明したものと同様である（図４Ａ，図４Ｂ参照）。あるいは、増幅トランジスタ２４の構成が、上記変形例１（図８）または変形例２（図９）で説明したものと同様であってもよい。
本変形例に係る撮像素子１０も、上記第１の実施の形態で説明したのと同様に、増幅トランジスタ２４が、ソース・ドレイン領域２４Ａ，２４Ｂの導電型と同じ導電型（Ｎ型）のチャネル領域２４Ｃを有するようにしたので、チャネル領域２４Ｃのゲート電極２４Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。
＜第２の実施の形態＞
図１２は、本開示の第２の実施の形態に係る固体撮像素子（撮像素子１０Ａ）の概略構成を表したものである。この撮像素子１０Ａは、フォトダイオード２１等が設けられた第１基板１１Ａと、読み出し回路２０（具体的には増幅トランジスタ２４および選択トランジスタ２５）が設けられた第２基板３０と、ロジック回路（駆動回路）が設けられた第３基板４０との積層構造を有している。この点を除き、第２の実施の形態に係る撮像素子１０Ａは、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。ここでは、本開示の出力トランジスタの一具体例が、増幅トランジスタ２４および選択トランジスタ２５である。
図１２は、本開示の第２の実施の形態に係る固体撮像素子（撮像素子１０Ａ）の概略構成を表したものである。この撮像素子１０Ａは、フォトダイオード２１等が設けられた第１基板１１Ａと、読み出し回路２０（具体的には増幅トランジスタ２４および選択トランジスタ２５）が設けられた第２基板３０と、ロジック回路（駆動回路）が設けられた第３基板４０との積層構造を有している。この点を除き、第２の実施の形態に係る撮像素子１０Ａは、上記第１の実施の形態の撮像素子１０と同様の構成を有し、その作用および効果も同様である。ここでは、本開示の出力トランジスタの一具体例が、増幅トランジスタ２４および選択トランジスタ２５である。
撮像素子１０Ａでは、第１基板１１Ａ、第２基板３０および第３基板４０がこの順に積層されている。撮像素子１０Ａには、第１基板１１Ａ側から光が入射するようになっている。即ち、撮像素子１０Ａは、裏面照射型の撮像素子である。
第１基板１１Ａは、半導体基板１１に、光電変換を行う複数の画素Ｐを有している。第２基板３０は、半導体層３０Ｓに、読み出し回路２０を例えば、４つの画素Ｐごとに１つずつ有している。第２基板３０は、画素駆動線１７および垂直信号線１８を有している。第３基板４０は、半導体層４０Ｓに、画素信号を処理するロジック回路ＬＣを有している。ロジック回路ＬＣは、例えば、垂直駆動回路１３、信号処理回路１４、水平駆動回路１５およびシステム制御回路１６を有している。ロジック回路ＬＣ（具体的には水平駆動回路１５）は、画素Ｐごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路ＬＣでは、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
図１３は、画素Ｐおよび読み出し回路２０の一例を表したものである。以下では、図１３に示したように、４つの画素Ｐが１つの読み出し回路２０を共有している場合について説明する。ここで、「共有」とは、４つの画素Ｐの出力が共通の読み出し回路２０に入力されることを指している。
各画素Ｐは、互いに共通の構成要素を有している。図１３には、各画素Ｐの構成要素を互いに区別するために、各画素Ｐの構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各画素Ｐの構成要素を互いに区別する必要のある場合には、各画素Ｐの構成要素の符号の末尾に識別番号を付与するが、各画素Ｐの構成要素を互いに区別する必要のない場合には、各画素Ｐの構成要素の符号の末尾の識別番号を省略するものとする。
各画素Ｐは、例えば、フォトダイオード２１と、フォトダイオード２１と電気的に接続された転送トランジスタ２２と、転送トランジスタ２２を介してフォトダイオード２１から出力された電荷を一時的に保持するＦＤ部２６とを有している。フォトダイオード２１は、光電変換を行って受光量に応じた電荷を発生する。フォトダイオード２１のカソードが転送トランジスタ２２のソースに電気的に接続されており、フォトダイオード２１のアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタ２２のドレインがＦＤ部２６に電気的に接続され、転送トランジスタ２２のゲートは画素駆動線１７に電気的に接続されている。転送トランジスタ２２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
１つの読み出し回路２０を共有する各画素ＰのＦＤ部２６は、互いに電気的に接続されるとともに、共通の読み出し回路２０の入力端に電気的に接続されている。読み出し回路２０は、例えば、リセットトランジスタ２３と、選択トランジスタ２５と、増幅トランジスタ２４とを有している。なお、選択トランジスタ２５は、必要に応じて省略してもよい。リセットトランジスタ２３のソース（読み出し回路２０の入力端）がＦＤ部２６に電気的に接続されており、リセットトランジスタ２３のドレインが電源線ＶＤＤおよび増幅トランジスタ２４のドレインに電気的に接続されている。リセットトランジスタ２３のゲートは画素駆動線１７（図１２参照）に電気的に接続されている。増幅トランジスタ２４のソースが選択トランジスタ２５のドレインに電気的に接続されており、増幅トランジスタ２４のゲートがリセットトランジスタ２３のソースに電気的に接続されている。選択トランジスタ２５のソース（読み出し回路２０の出力端）が垂直信号線１８に電気的に接続されており、選択トランジスタ２５のゲートが画素駆動線１７（図１２参照）に電気的に接続されている。
転送トランジスタ２２は、転送トランジスタ２２がオン状態となると、フォトダイオード２１の電荷をＦＤ部２６に転送する。リセットトランジスタ２３は、ＦＤ部２６の電位を所定の電位にリセットする。リセットトランジスタ２３がオン状態となると、ＦＤ部２６の電位を電源線ＶＤＤの電位にリセットする。選択トランジスタ２５は、読み出し回路２０からの画素信号の出力タイミングを制御する。増幅トランジスタ２４は、画素信号として、ＦＤ部２６に保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタ２４は、ソースフォロア型のアンプを構成しており、フォトダイオード２１で発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタ２４は、選択トランジスタ２５がオン状態となると、ＦＤ部２６の電位を増幅して、その電位に応じた電圧を、垂直信号線１８を介して信号処理回路１４に出力する。リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５は、例えば、ＣＭＯＳトランジスタである。
なお、図１４に示したように、選択トランジスタ２５が、電源線ＶＤＤと増幅トランジスタ２４との間に設けられていてもよい。この場合、リセットトランジスタ２３のドレインが電源線ＶＤＤおよび選択トランジスタ２５のドレインに電気的に接続されている。選択トランジスタ２５のソースが増幅トランジスタ２４のドレインに電気的に接続されており、選択トランジスタ２５のゲートが画素駆動線１７（図１参照）に電気的に接続されている。増幅トランジスタ２４のソース（読み出し回路２０の出力端）が垂直信号線１８に電気的に接続されており、増幅トランジスタ２４のゲートがリセットトランジスタ２３のソースに電気的に接続されている。また、図１５、図１６に示したように、ＦＤ転送トランジスタ２７が、リセットトランジスタ２３のソースと増幅トランジスタ２４のゲートとの間に設けられていてもよい。
ＦＤ転送トランジスタ２７は、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、ＦＤ部２６の容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタ２４で電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、ＦＤ部２６で、フォトダイオード２１の電荷を受けきれない。さらに、増幅トランジスタ２４で電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタ２７をオンにしたときには、ＦＤ転送トランジスタ２７分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタ２７をオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタ２７をオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図１７は、複数の読み出し回路２０と、複数の垂直信号線１８との接続態様の一例を表したものである。複数の読み出し回路２０が、垂直信号線１８の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線１８は、読み出し回路２０ごとに１つずつ割り当てられていてもよい。例えば、図１７に示したように、４つの読み出し回路２０が、垂直信号線１８の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線１８が、読み出し回路２０ごとに１つずつ割り当てられていてもよい。なお、図１７では、各垂直信号線１８を区別するために、各垂直信号線１８の符号の末尾に識別番号（１，２，３，４）が付与されている。
図１８は、撮像素子１０Ａの垂直方向の断面構成の一例を表している。第１基板１１Ａは、半導体基板１１と半導体基板１１上の層間絶縁膜１９とを有している。第２基板３０は、第１基板１１Ａに対向して設けられ、第１基板１１Ａ（層間絶縁膜１９）側から、半導体層３０Ｓ、層間絶縁膜３０Ｉおよび多層配線層３０Ｗをこの順に有している。第３基板４０は、第２基板３０（多層配線層３０Ｗ）側から、多層配線層４０Ｗ、層間絶縁膜４０Ｉおよび半導体層４０Ｓをこの順に有している。第２基板３０の多層配線層３０Ｗと、第３基板４０の多層配線層４０Ｗとの間に接合面Ｓが設けられている。
半導体基板１１には、例えば、フォトダイオード２１およびＦＤ部２６が設けられている。ＦＤ部２６は、半導体基板１１内の面Ｓ１１Ｂ近傍に設けられている。このＦＤ部２６は、例えばｐ型ウェル領域１１１にｎ型の不純物が拡散された不純物拡散領域により構成されている。ＦＤ部２６のｎ型不純物の濃度は、例えば、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度である。半導体基板１１の面Ｓ１１Ａが光入射面となる。
半導体基板１１の面Ｓ１１Ｂ近傍には、ＦＤ部２６とともに、転送トランジスタ２２が設けられている。転送トランジスタ２２は、例えば、ゲート電極２２Ｇおよびゲート絶縁膜２２Ｉを含んでいる。ゲート電極２２Ｇは、半導体基板１１の外側に、半導体基板１１に対向して設けられている。ゲート電極２２Ｇは、例えば、ｐ型のポリシリコン等により構成されている。ゲート電極２２Ｇは、タングステン（Ｗ），チタン（Ｔｉ），窒化チタン（ＴｉＮ），ハフニウム（Ｈｆ），ハフニウムシリサイド（ＨｆＳｉ），ルテニウム（Ｒｕ），イリジウム（Ｉｒ）およびコバルト（Ｃｏ）等の金属により構成するようにしてもよい。ゲート絶縁膜２２Ｉは、ゲート電極２２Ｇと半導体基板１１との間に設けられている。ゲート絶縁膜２２Ｉは、例えば、シリコン酸化膜（ＳｉＯ）等により構成されている。ゲート絶縁膜２２Ｉは、酸化ハフニウム（ＨｆＯ2），ハフニウムシリケート（ＨｆＳｉＯ），酸化タンタル（Ｔａ2Ｏ5）およびハフニウムアルミネート（ＨｆＡｌＯ）等の高誘電絶縁材料により構成するようにしてもよい。ゲート電極２２Ｇおよびゲート絶縁膜２２Ｉは、層間絶縁膜１９に覆われている。層間絶縁膜１９は、例えば酸化シリコン（ＳｉＯ）等により構成されている。
第１基板１１Ａは、例えば、さらに、半導体基板１１の面Ｓ１１Ａに接する固定電荷膜を有していてもよい。固定電荷膜は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。撮像素子１０Ａは、例えば、第１基板１１Ａの光入射側に、カラーフィルタ（例えば、図３０のカラーフィルタ５５）および受光レンズ（例えば、図３０の受光レンズ６０）を有している。カラーフィルタは、半導体基板１１の面Ｓ１１Ａ側に設けられている。カラーフィルタは、例えば、固定電荷膜に接して設けられており、固定電荷膜を介して画素Ｐと対向する位置に設けられている。受光レンズは、例えば、カラーフィルタに接して設けられており、カラーフィルタおよび固定電荷膜を介して画素Ｐと対向する位置に設けられている。
第２基板３０の半導体層３０Ｓは、層間絶縁膜１９を間にして半導体基板１１に対向している。半導体層３０Ｓは、例えば厚み（図１２のＺ方向の大きさ）が２０ｎｍ〜２００ｎｍのシリコン（Ｓｉ）層により構成されている。この半導体層３０Ｓには、例えば、増幅トランジスタ２４および選択トランジスタ２５各々のチャネル領域２４Ｃ，２５Ｃおよびソース・ドレイン領域２４Ａ，２４Ｂ，２５Ａ，２５Ｂが設けられている。
増幅トランジスタ２４の一対のソース・ドレイン領域２４Ａ，２４Ｂは、半導体層３０Ｓに設けられたｎ型の不純物拡散領域であり、例えば、半導体層３０Ｓの層間絶縁膜３０Ｉ側から厚み方向（図１８のＺ方向）の一部にわたって設けられている。一対のソース・ドレイン領域２４Ａ，２４Ｂの間には、チャネル領域２４Ｃが設けられている。この増幅トランジスタ２４のチャネル領域２４Ｃは、上記第１の実施の形態で説明したのと同様に、ソース・ドレイン領域２４Ａ，２４Ｂと同じ導電型（ｎ型）を有している。チャネル領域２４Ｃは、例えば、半導体層３０Ｓの厚み方向の全部にわたって設けられている。
選択トランジスタ２５は、例えば、増幅トランジスタ２４のチャネル長方向（図１８のＹ方向）の隣り合う位置に配置されている。この選択トランジスタ２５の一対のソース・ドレイン領域２５Ａ，２５Ｂの一方（ソース・ドレイン領域２５Ｂ）は、増幅トランジスタ２４の一対のソース・ドレイン領域２４Ａ，２４Ｂの一方（ソース・ドレイン領域２４Ａ）に隣接しており、これらが共有されていてもよい。選択トランジスタ２５の一対のソース・ドレイン領域２５Ａ，２５Ｂは、半導体層３０Ｓに設けられたｎ型の不純物拡散領域であり、例えば、半導体層３０Ｓの層間絶縁膜３０Ｉ側から厚み方向の一部にわたって設けられている。一対のソース・ドレイン領域２５Ａ，２５Ｂの間には、チャネル領域２５Ｃが設けられている。この選択トランジスタ２５のチャネル領域２５Ｃは、例えば、ソース・ドレイン領域２５Ａ，２５Ｂと同じ導電型（ｎ型）を有している。チャネル領域２４Ｃは、例えば、半導体層３０Ｓの厚み方向の全部にわたって設けられている。
積層型の撮像素子１０Ａでは、フォトダイオード２１およびＦＤ部２６が設けられた半導体基板１１とは別の半導体層３０Ｓに、増幅トランジスタ２４および選択トランジスタ２５のチャネル領域２４Ｃ，２５Ｃ等が設けられる。これにより、増幅トランジスタ２４および選択トランジスタ２５の占有面積を増やし、より効果的にノイズの発生を抑えることができる。また、フォトダイオード２１等とは別に、増幅トランジスタ２４および選択トランジスタ２５を製造するので、増幅トランジスタ２４および選択トランジスタ２５を製造する際の温度を最適化しやすくなる。よって、製造工程の点でも、効果的にノイズの発生を抑えることができる。
少なくとも増幅トランジスタ２４のチャネル領域２４Ｃおよび選択トランジスタ２５のチャネル領域２５Ｃのどちらか一方が、ソース・ドレイン領域２４Ａ，２４Ｂ，２５Ａ，２５Ｂの導電型と同じ導電型であればよい。例えば、選択トランジスタ２５のチャネル領域２５Ｃは、ｐ型の不純物拡散領域であってもよい。
半導体層３０Ｓには、素子分離領域１１２が設けられている。この素子分離領域１１２は、チャネル領域２４Ｃ，２５Ｃおよび一対のソース・ドレイン領域２４Ａ，２４Ｂ，２５Ａ，２５Ｂの周囲に設けられている。これにより、複数のトランジスタが電気的に分離される。
増幅トランジスタ２４は、チャネル領域２４Ｃおよび一対のソース・ドレイン領域２４Ａ，２４Ｂに加えて、ゲート電極２４Ｇおよびゲート絶縁膜２４Ｉを有している。選択トランジスタ２５は、チャネル領域２５Ｃおよびソース・ドレイン領域２５Ａ，２５Ｂに加えて、ゲート電極２５Ｇおよびゲート絶縁膜２５Ｉを有している。
増幅トランジスタ２４および選択トランジスタ２５は、例えばプレーナ（planer）型のトランジスタである。ゲート電極２４Ｇ，２５Ｇは半導体層３０Ｓの外側に設けられ、各々、チャネル領域２４Ｃ，２５Ｃに対向する１つの平面により構成されている。即ち、ゲート電極２４Ｇ，２５Ｇは平板形状を有している。例えば、半導体層３０Ｓが、ＳＯＩ基板（後述の図１５ＢのＳＯＩ基板５０）等を用いて形成されており、半導体層３０Ｓの厚みが小さいとき、プレーナ型のジャンクションレストランジスタを構成しやすい。ゲート電極２４Ｇ，２５Ｇは、例えば、ｐ型のポリシリコン等により構成されている。ゲート電極２４Ｇ，２５Ｇは、タングステン（Ｗ），チタン（Ｔｉ），窒化チタン（ＴｉＮ），ハフニウム（Ｈｆ），ハフニウムシリサイド（ＨｆＳｉ），ルテニウム（Ｒｕ），イリジウム（Ｉｒ）およびコバルト（Ｃｏ）等の金属により構成するようにしてもよい。
ゲート電極２４Ｇ，２５Ｇ各々と半導体層３０Ｓとの間にゲート絶縁膜２４Ｉ，２５Ｉが設けられている。ゲート絶縁膜２４Ｉ，２５Ｉは、例えばシリコン酸化膜（ＳｉＯ）等により構成されている。ゲート絶縁膜２４Ｉ，２５Ｉは、酸化ハフニウム（ＨｆＯ2），ハフニウムシリケート（ＨｆＳｉＯ），酸化タンタル（Ｔａ2Ｏ5）およびハフニウムアルミネート（ＨｆＡｌＯ）等の高誘電絶縁材料により構成するようにしてもよい。
ゲート電極２４Ｇ，２５Ｇおよびゲート絶縁膜２４Ｉ，２５Ｉは、層間絶縁膜３０Ｉに覆われている。層間絶縁膜３０Ｉは、例えば酸化シリコン（ＳｉＯ）等により構成されている。層間絶縁膜３０Ｉには、増幅トランジスタ２４のゲート電極２４Ｇに達する接続孔と、層間絶縁膜３０Ｉ、半導体層３０Ｓおよび層間絶縁膜１９を貫通し、ＦＤ部２６に達する接続孔とが設けられている。ゲート電極２４Ｇに達する接続孔には電極２４Ｅが設けられ、ＦＤ部２６に達する接続孔には電極２６Ｅが設けられている。
多層配線層３０Ｗは、層間絶縁膜３０Ｉを間にして、半導体層３０Ｓに対向している。この多層配線層３０Ｗは、複数の配線３１と、層間絶縁膜３２と、コンタクト電極３３とを含んでいる。配線３１は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属材料により構成されている。電極２４Ｅおよび電極２６Ｅは、配線３１を介して互いに接続されている。即ち、増幅トランジスタ２４のゲート電極２４Ｇは、配線３１を介してＦＤ部２６に接続されている。この配線３１は、例えばリセットトランジスタ２３に電気的に接続されている（図２）。層間絶縁膜３２は、複数の配線３１の間を分離するためのものであり、例えば、酸化シリコン（ＳｉＯ）等により構成されている。コンタクト電極３３は、例えば、多層配線層３０Ｗの配線３１と、多層配線層４０Ｗ（具体的には後述のコンタクト電極４３）とを電気的に接続するためのものである。このコンタクト電極３３は、例えば銅（Ｃｕ）により構成されており、一方の面は接合面Ｓに露出されている。
第３基板４０の半導体層４０Ｓには、例えば、複数のトランジスタＴｒのチャネル領域４０ＳＣおよび一対のソース・ドレイン領域４０ＳＡ，４０ＳＢが設けられている。この複数のトランジスタＴｒにより、例えばロジック回路が形成されている。このロジック回路に、フォトダイオード２１から、増幅トランジスタ２４および選択トランジスタ２５を介して信号電荷が出力されるようになっている。このように、撮像素子１０Ａでは、フォトダイオード２１等が設けられた半導体基板１１とは、別の基板（第３基板４０）にロジック回路ＬＣが設けられ、これらが積層されている。これにより、チップサイズを小さくすることが可能となる。
複数のトランジスタＴｒは、各々、チャネル領域４０ＳＣおよび一対のソース・ドレイン領域４０ＳＡ，４０ＳＢに加えて、ゲート電極４０ＩＧおよびゲート絶縁膜４０ＩＩを有している。複数のトランジスタＴｒ各々のゲート電極４０ＩＧは、例えば、半導体層４０Ｓの外側に設けられ、各々、チャネル領域４０ＳＣに対向する１つの平面により構成されている。このゲート電極４０ＩＧと半導体層４０Ｓとの間にゲート絶縁膜４０ＩＩが設けられている。ゲート電極４０ＩＧおよびゲート絶縁膜４０ＩＩは、層間絶縁膜４０Ｉに覆われている。
第３基板４０多層配線層４０Ｗは、層間絶縁膜４０Ｉを間にして、半導体層４０Ｓに対向している。この多層配線層４０Ｗと、第２基板３０の多層配線層３０Ｗとの間に接合面Ｓが形成されている。多層配線層４０Ｗは、複数の配線４１と、層間絶縁膜４２と、コンタクト電極４３とを含んでいる。配線４１は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属材料により構成されている。層間絶縁膜４２は、複数の配線４１の間を分離するためのものであり、例えば、酸化シリコン（ＳｉＯ）等により構成されている。コンタクト電極４３は、例えば、多層配線層４０Ｗの配線４１と、多層配線層３０Ｗのコンタクト電極３３とを電気的に接続するためのものである。このコンタクト電極４３は、例えば銅（Ｃｕ）により構成されており、一方の面は接合面Ｓに露出され、コンタクト電極３３に接している。即ち、第３基板４０と第２基板３０とはＣｕＣｕ接合により接続されている。
第２の実施の形態に係る撮像素子１０Ａも、上記第１の実施の形態で説明したのと同様に、増幅トランジスタ２４が、ソース・ドレイン領域２４Ａ，２４Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２４Ｃを有するようにしたので、チャネル領域２４Ｃのゲート電極２４Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。また、選択トランジスタ２５も、ソース・ドレイン領域２５Ａ，２５Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２５Ｃを有するようにしたので、チャネル領域２５Ｃのゲート電極２５Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。
更に、撮像素子１０Ａは、第１基板１１Ａ、第２基板３０および第３基板４０の積層構造を有しているので、フォトダイオード２１およびＦＤ部２６が設けられた第１基板１１Ａとは別の基板（第２基板３０）に増幅トランジスタ２４および選択トランジスタが形成される。これにより、増幅トランジスタ２４および選択トランジスタ２５の占有面積を増やし、より効果的にノイズを抑えることができる。また、製造工程の点でも、増幅トランジスタ２４および選択トランジスタ２５の製造温度を最適化し、ノイズの発生を抑えることができる。
加えて、ロジック回路ＬＣを有する第３基板４０が、フォトダイオード２１等が設けられた第１基板１１Ａに積層されているので、チップサイズを小さくすることができる。
＜変形例４＞
図１９、図２０Ａおよび図２０Ｂは、上記第２の実施の形態の変形例（変形例４）に係る撮像素子１０Ａ（図１８）の要部の模式的な構成を表したものである。図１９は、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の平面構成を表し、図２０Ａは、図１９に示したＡ−Ａ’線に沿った断面構成、図２０Ｂは、図１９に示したＢ−Ｂ’線に沿った断面構成を各々表している。この撮像素子１０Ａのリセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５は、Ｆｉｎ ＦＥＴ構造を有している。この点を除き、変形例４に係る撮像素子１０Ａは、上記第２の実施の形態の撮像素子１０Ａと同様の構成を有し、その作用および効果も同様である。
図１９、図２０Ａおよび図２０Ｂは、上記第２の実施の形態の変形例（変形例４）に係る撮像素子１０Ａ（図１８）の要部の模式的な構成を表したものである。図１９は、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の平面構成を表し、図２０Ａは、図１９に示したＡ−Ａ’線に沿った断面構成、図２０Ｂは、図１９に示したＢ−Ｂ’線に沿った断面構成を各々表している。この撮像素子１０Ａのリセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５は、Ｆｉｎ ＦＥＴ構造を有している。この点を除き、変形例４に係る撮像素子１０Ａは、上記第２の実施の形態の撮像素子１０Ａと同様の構成を有し、その作用および効果も同様である。
Ｆｉｎ ＦＥＴ構造を有するリセットトランジスタ２３は、チャネル領域２３Ｃが設けられたフィンＦ１と、このフィンＦ１の周囲に設けられたゲート電極２３Ｇと、ゲート電極２３ＧとフィンＦ１との間に設けられたゲート絶縁膜２３Ｉとを有している（図１９，図２０Ａ）。Ｆｉｎ ＦＥＴ構造を有する増幅トランジスタ２４は、チャネル領域２４Ｃが設けられたフィンＦ２，Ｆ３と、このフィンＦ２，Ｆ３の周囲に設けられたゲート電極２４Ｇと、ゲート電極２４ＧとフィンＦ２，Ｆ３との間に設けられたゲート絶縁膜２４Ｉとを有している（図１９，図２０Ａ）。Ｆｉｎ ＦＥＴ構造を有する選択トランジスタ２５は、チャネル領域２５Ｃが設けられたフィンＦ２，Ｆ３と、このフィンＦ２，Ｆ３の周囲に設けられたゲート電極２５Ｇと、ゲート電極２５ＧとフィンＦ２，Ｆ３との間に設けられたゲート絶縁膜２５Ｉとを有している（図１９，図２０Ｂ）。
フィンＦ１，Ｆ２，Ｆ３は、例えば、ｎ型の不純物が拡散されたシリコン（Ｓｉ）等により構成されている。例えば、ｎ型不純物の不純物濃度が、１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度のシリコンにより、フィンＦ１，Ｆ２，Ｆ３が構成されている。このフィンＦ１，Ｆ２，Ｆ３は、層間絶縁膜１９上に、半導体基板１１の面Ｓ１１Ｂに略垂直に設けられている。このフィンＦ１，Ｆ２，Ｆ３により第２基板３０の半導体層３０Ｓが構成されている。フィンＦ１，Ｆ２，Ｆ３は、例えば、互いに平行に延在している。フィンＦ１，Ｆ２，Ｆ３は、互いに素子分離領域１１２により分離されている。フィンＦ２とフィンＦ３とは、互いに両端部で接続されている。
フィンＦ１には、チャネル領域２３Ｃに隣接するソース・ドレイン領域２３Ａ，２３Ｂが設けられ、フィンＦ２，Ｆ３には、チャネル領域２４Ｃに隣接するソース・ドレイン領域２４Ａ，２４Ｂおよびチャネル領域２５Ｃに隣接するソース・ドレイン領域２５Ａ，２５Ｂが設けられている。即ち、リセットトランジスタ２３は、半導体基板１１の外側のフィンＦ１にｎ型のソース・ドレイン領域２３Ａ，２３Ｂと、このソース・ドレイン領域２３Ａ，２３Ｂと同じ導電型（ｎ型）のチャネル領域２３Ｃとを有している。増幅トランジスタ２４は、フィンＦ２，Ｆ３にｎ型のソース・ドレイン領域２４Ａ，２４Ｂと、このソース・ドレイン領域２４Ａ，２４Ｂと同じ導電型（ｎ型）のチャネル領域２４Ｃとを有している。選択トランジスタ２５は、例えば、増幅トランジスタ２４と同じフィンＦ２，Ｆ３に、ｎ型のソース・ドレイン領域２５Ａ，２５Ｂと、このソース・ドレイン領域２５Ａ，２５Ｂと同じ導電型（ｎ型）のチャネル領域２５Ｃとを有している。換言すれば、フィンＦ２，Ｆ３には複数のチャネル領域２４Ｃ，２５Ｃおよびソース・ドレイン領域２４Ａ，２４Ｂ，２５Ａ，２５Ｂが連続して設けられている。
フィンＦ２，Ｆ３の一方の端部には、コンタクト部ＦＣ１が設けられ、フィンＦ２，Ｆ３の他方の端部には、コンタクト部ＦＣ２が設けられている。コンタクト部ＦＣ１は、増幅トランジスタ２４の一対のソース・ドレイン領域２４Ａ，２４Ｂの一方（ソース・ドレイン領域２４Ｂ）を画素電源Vddに接続する部分である。コンタクト部ＦＣ２は、選択トランジスタ２５の一対のソース・ドレイン領域２５Ａ，２５Ｂの一方（ソース・ドレイン領域２５Ａ）を垂直信号線１８（図２）に接続する部分である。
ゲート電極２３Ｇは、フィンＦ１とともに、層間絶縁膜１９上に設けられている。このゲート電極２３Ｇは、フィンＦ１を間にして対向する一対の側面２３１，２３２と、一対の側面２３１，２３２をつなぐ上面２３３とを含んでいる。上面２３３は、フィンＦ１を間にして層間絶縁膜１９に対向している。上面２３３は、層間絶縁膜３０Ｉで覆われている。フィンＦ１と、一対の側面２３１，２３２および上面２３３各々との間に、ゲート絶縁膜２３Ｉが設けられている。
ゲート電極２４Ｇは、フィンＦ２，Ｆ３とともに、層間絶縁膜１９上に設けられている。このゲート電極２４Ｇは、フィンＦ２，Ｆ３を間にして対向する一対の側面２４１，２４２と、一対の側面２４１，２４２をつなぐ上面２４３と、フィンＦ２とフィンＦ３との間の分離面２４５とを含んでいる。一対の側面２４１，２４２および分離面２４５は、互いに平行に設けられている。上面２４３は、フィンＦ２，Ｆ３を間にして層間絶縁膜１９に対向している。上面２４３は、層間絶縁膜３０Ｉで覆われている。フィンＦ２，Ｆ３と、一対の側面２４１，２４２、上面２３３および分離面２３５各々との間に、ゲート絶縁膜２４Ｉが設けられている。
ゲート電極２５Ｇは、フィンＦ２，Ｆ３とともに、層間絶縁膜１９上に設けられている。このゲート電極２５Ｇは、フィンＦ２，Ｆ３を間にして対向する一対の側面２５１，２５２と、一対の側面２５１，２５２をつなぐ上面２５３と、フィンＦ２とフィンＦ３との間の分離面２５５とを含んでいる。一対の側面２５１，２５２および分離面２５５は、互いに平行に設けられている。上面２５３は、フィンＦ２，Ｆ３を間にして層間絶縁膜１９に対向している。上面２５３は、層間絶縁膜３０Ｉで覆われている。フィンＦ２，Ｆ３と、一対の側面２５１，２５２、上面２５３および分離面２５５各々との間に、ゲート絶縁膜２５Ｉが設けられている。
このようなゲート電極２３Ｇ，２４Ｇ，２５Ｇは、例えばｐ型のポリシリコン等により構成されている。ゲート絶縁膜２３Ｉ，２４Ｉ，２５Ｉは、例えば酸化シリコン（ＳｉＯ）等により構成されている。
層間絶縁膜３０Ｉは、フィンＦ１，Ｆ２，Ｆ３を間にして、層間絶縁膜１９に対向している。この層間絶縁膜３０Ｉには、ゲート電極２４Ｇ，２５Ｇの上面２４３，２５３に達する接続孔と、フィンＦ１に達する接続孔とが設けられている。上面２４３に達する接続孔には電極２４Ｅが設けられ、上面２５３に達する接続孔には電極２５Ｅが設けられ、フィンＦ１に達する接続孔には電極２３Ｅが設けられている。
このようなリセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する撮像素子１０Ａは、例えば、以下のようにして製造することができる（図２１Ａ〜図２２Ｈ）。なお、図２１Ａ〜図２２Ｈでは、リセットトランジスタ２３を図示するが、増幅トランジスタ２４および選択トランジスタ２５についても同様に製造することができる。
まず、図２１Ａに示したように、第１基板１１Ａを形成する。第１基板１１Ａは、例えば以下のようにして形成する。
まず、ｐ型の不純物が、例えば不純物濃度１×１０16ｃｍ-3〜１×１０18ｃｍ-3程度で拡散された半導体基板１１を準備する。より薄いｐ型の不純物濃度を有する半導体基板１１を用いるようにしてもよく、あるいは、ｎ型の不純物が拡散された半導体基板１１を用いるようにしてもよい。次いで、熱酸化を行い、半導体基板１１の面Ｓ１１Ｂに厚み３ｎｍ〜１０ｎｍ程度の酸化シリコン膜を形成する。続いて、この酸化シリコン膜上に、例えば、ポリシリコン膜を成膜する。この後、ポリシリコン膜および酸化シリコン膜をリソグラフィ法およびエッチング法を用いて所定の形状に成形する。これにより、転送トランジスタ２２のゲート電極２２Ｇおよびゲート絶縁膜２２Ｉが形成される。
ゲート電極２２Ｇおよびゲート絶縁膜２２Ｉを形成した後、半導体基板１１内にフォトダイオード２１を形成する。フォトダイオード２１は、例えば、深さ方向の大きさが３０ｎｍ〜２００ｎｍ程度のｐ型不純物領域２１ａと、深さ方向の大きさが１μｍ〜５μｍ程度のｎ型不純物領域２１ｂにより形成する。例えば、ｐ型不純物領域２１ａの不純物濃度は、１×１０18ｃｍ-3×１×１０19ｃｍ-3程度であり、ｎ型不純物領域２１ｂの不純物濃度は、１×１０15ｃｍ-3×１×１０18ｃｍ-3程度である。
フォトダイオード２１を形成した後、半導体基板１１内にＦＤ部２６を形成する。ＦＤ部２６は、例えば、ｎ型の不純物拡散領域により形成する。このＦＤ部２６の濃度は、例えば、１×１０19ｃｍ-3×１×１０20ｃｍ-3程度である。ＦＤ部２６を形成した後、例えば、１秒間〜１０秒間、１０００℃〜１１００℃程度の酸化アニールを行う。この後、半導体基板１１上に、転送トランジスタ２２のゲート電極２２Ｇおよびゲート絶縁膜２２Ｉを覆うように酸化シリコン等の絶縁膜を成膜する。この絶縁膜に、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施し、層間絶縁膜１９を形成する。このようにして第１基板１１Ａが形成される。
第１基板１１Ａを形成した後、図２１Ｂに示したように、第１基板１１ＡにＳＯＩ基板５０を貼り合わせる。ＳＯＩ基板５０は、例えば、基板５１上に、第１酸化膜５２、半導体層５３Ｆおよび第２酸化膜５４をこの順に有している。基板５１は、例えばシリコン（Ｓｉ）基板により構成されている。第１酸化膜５２および第２酸化膜５４は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。半導体層５３Ｆは、例えばｎ型の不純物が拡散されたシリコン層により構成されている。この半導体層５３Ｆのｎ型不純物の濃度は、例えば、１×１０17ｃｍ-3×１×１０19ｃｍ-3程度である。半導体層５３Ｆの厚みは、２００ｎｍ〜１０００ｎｍ程度である。第２酸化膜５４と層間絶縁膜１９とが接するように、第１基板１１ＡにＳＯＩ基板５０を貼り合わせる。予め、これらの接合面にプラズマ処理を施しておき、接合強度を高めるようにしてもよい。半導体層５３Ｆのｎ型不純物の濃度は、より薄くするようにしてもよく、あるいは、半導体層５３Ｆにｐ型の不純物が拡散されていてもよい。このような半導体層５３Ｆは、後の工程で、ｎ型の不純物が注入される。また、ＳＯＩ基板５０に代えて、バルクのシリコン基板を貼り合わせるようにしてもよい。
第１基板１１Ａに、ＳＯＩ基板５０を貼り合わせた後、図２１Ｃに示したように、ＳＯＩ基板５０の基板５１および第１酸化膜５２を除去する。基板５１および第１酸化膜５２の除去は、例えばＣＭＰ等を用いて行う。ＳＯＩ基板５０に代えて、バルクのシリコン基板を、第１基板１１Ａに貼り合わせた場合には、ＣＭＰ等によりシリコン基板を削り、所望の厚みに調整する。
基板５１および第１酸化膜５２を除去した後、図２２Ａに示したように、半導体層５３Ｆをリソグラフィ法およびエッチング法を用いて所望の形状に成形し、フィンＦ１（およびＦ２，Ｆ３）を形成する。なお、図２２Ａ〜図２２Ｈでは、層間絶縁膜１９より上層のみ図示する。
フィンＦ１を形成した後、図２２Ｂに示したように、フィンＦ１の周囲に素子分離領域１１２を形成する。素子分離領域１１２は、例えば、以下のようにして形成する。まず、フィンＦ１を覆うように、層間絶縁膜１９上に、酸化シリコン等の絶縁膜を成膜する。この後、この絶縁膜にＣＭＰ等の平坦化処理を施し、素子分離領域１１２を形成する。このように、フィンＦ１（およびフィンＦ２，Ｆ３）および素子分離領域１１２を含む半導体層３０Ｓを形成する。
素子分離領域１１２を形成した後、図２２Ｃに示したように、フィンＦ１の両脇に、半導体層３０Ｓを貫通して層間絶縁膜１９に達する溝１１２Ｍを形成する。この溝１１２Ｍは、ゲート電極２３Ｇ（およびゲート電極２４Ｇ，２５Ｇ）の一対の側面２３１，２３２（および側面２４１，２４２，２５１，２５２）を形成するためのものである。溝１１２Ｍは、例えば、エッチング法を用いて形成する。
半導体層３０Ｓに溝１１２Ｍを形成した後、図２２Ｄに示したように、フィンＦ１（およびフィンＦ２，Ｆ３）の周囲にゲート絶縁膜２３Ｉ（およびゲート絶縁膜２４Ｉ，２５Ｉ）を形成する。ゲート絶縁膜２３Ｉは、例えば、フィンＦ１に熱酸化を施すことにより形成された酸化シリコン（ＳｉＯ）膜であり、厚み３ｎｍ〜１０ｎｍ程度を有している。ゲート絶縁膜２３Ｉは、成膜工程により形成するようにしてもよい。
ゲート絶縁膜２３Ｉを形成した後、図２２Ｅに示したように、ゲート電極２３Ｇ（およびゲート電極２４Ｇ，２５Ｇ）を形成する。ゲート電極２３Ｇは、例えば以下のようにして形成する。まず、溝１１２Ｍを埋め込むように、素子分離領域１１２上に、例えば、ｐ型のポリシリコンを成膜する。次いで、このポリシリコン膜に、ＣＭＰ等の平坦化処理を施す。この後、フォトリソグラフィ法およびエッチング法を用いてポリシリコン膜を所定の形状に成形する。これにより、ゲート電極２３Ｇが形成される。ゲート電極２３Ｇを形成した後、チャネル領域２３Ｃ（およびチャネル領域２４Ｃ，２５Ｃ）に隣り合う位置にソース・ドレイン領域２３Ａ，２３Ｂ（およびソース・ドレイン領域２４Ａ，２４Ｂ）を形成する。ソース・ドレイン領域２３Ａ，２３Ｂは、フィンＦ１（およびフィンＦ２，Ｆ３）にｎ型の不純物を注入することにより形成する。この後、例えば、１秒間〜１０秒間、１０００℃〜１１００℃程度の活性化アニールを行う。
続いて、図２２Ｆに示したように、半導体層３０Ｓ上に層間絶縁膜３０Ｉを形成する。層間絶縁膜３０Ｉは、ゲート電極２３Ｇを覆うように、絶縁膜を成膜した後、この絶縁膜にＣＭＰ等の平坦化処理を施して形成する。
層間絶縁膜３０Ｉを形成した後、図２２Ｇに示したように、電極２６Ｅ（および電極２３Ｅ，２４Ｅ，２５Ｅ）を形成する。電極２６Ｅは、例えば、以下のようにして形成する。まず、例えばエッチング法を用いて、ＦＤ部２６に達する接続孔を形成する。次いで、この接続孔にタングステン（Ｗ）等の導電材料を埋め込む。これにより、電極２６Ｅが形成される。
電極２６Ｅを形成した後、図２２Ｈに示したように、層間絶縁膜３０Ｉ上に配線３１を形成する。配線３１は、例えば、銅（Ｃｕ）等を用いて形成する。
次いで、他の配線３１、層間絶縁膜３２およびコンタクト電極３３を含む多層配線層３０Ｗを形成する。これにより、第２基板３０が形成される。この後、この第２基板３０を、例えば、ＣｕＣｕ接合により第３基板４０に接合させる。このようにして、図１９，図２０Ａ，図２０Ｂに示した撮像素子１０Ａが完成する。
本変形例に係る撮像素子１０Ａも、上記第２の実施の形態で説明したのと同様に、増幅トランジスタ２４が、ソース・ドレイン領域２４Ａ，２４Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２４Ｃを有するようにしたので、チャネル領域２４Ｃのゲート電極２４Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。また、リセットトランジスタ２３および選択トランジスタ２５も、ソース・ドレイン領域２３Ａ，２３Ｂ，２５Ａ，２５Ｂの導電型と同じ導電型（ｎ型）のチャネル領域２３Ｃ，２５Ｃを有するようにしたので、チャネル領域２３Ｃ，２５Ｃのゲート電極２３Ｇ，２５Ｇ側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。
本変形例では、Ｆｉｎ ＦＥＴ構造を有するリセットトランジスタ２３，増幅トランジスタ２４および選択トランジスタ２５について説明したが、リセットトランジスタ２３，増幅トランジスタ２４および選択トランジスタ２５は、上記変形例２（図９）で説明したのと同様に、ＧＡＡ構造を有していてもよい。
＜変形例５＞
図２３は、上記第２の実施の形態の変形例（変形例５）に係る撮像素子１０Ａ（図１８）の要部の模式的な断面構成を表したものである。この変形例５に係る撮像素子１０Ａでは、フォトダイオード２１が面Ｓ１１Ｂよりも深い位置（面Ｓ１１Ａ側）に設けられ、かつ、転送トランジスタ２２が縦型トランジスタ（転送ゲートＴＧ）により構成されている。この点を除き、変形例５に係る撮像素子１０Ａは、上記第２の実施の形態の撮像素子１０Ａと同様の構成を有し、その作用および効果も同様である。
図２３は、上記第２の実施の形態の変形例（変形例５）に係る撮像素子１０Ａ（図１８）の要部の模式的な断面構成を表したものである。この変形例５に係る撮像素子１０Ａでは、フォトダイオード２１が面Ｓ１１Ｂよりも深い位置（面Ｓ１１Ａ側）に設けられ、かつ、転送トランジスタ２２が縦型トランジスタ（転送ゲートＴＧ）により構成されている。この点を除き、変形例５に係る撮像素子１０Ａは、上記第２の実施の形態の撮像素子１０Ａと同様の構成を有し、その作用および効果も同様である。
転送トランジスタ２２のゲート（転送ゲートＴＧ）は、半導体基板１１の表面からｐ型ウェル領域１１１を貫通してフォトダイオード２１に達する深さまで延在している。
第１基板１１Ａは、各画素Ｐを分離する画素分離部２１Ｓを有している。画素分離部２１Ｓは、半導体基板１１の法線方向（半導体基板１１の面Ｓ１１Ｂに対して垂直な方向）に延在して形成されている。画素分離部２１Ｓは、互いに隣接する２つの画素Ｐの間に設けられている。画素分離部２１Ｓは、互いに隣接する画素Ｐ同士を電気的に分離する。画素分離部２１Ｓは、例えば、酸化シリコンによって構成されている。画素分離部２１Ｓは、例えば、半導体基板１１を貫通している。この画素分離部２１Ｓの側面側にｐ型不純物領域２１ａおよびｎ型不純物領域２１ｂが設けられている。
図２３に示したように、第１基板１１Ａと第２基板３０とは、電極２６Ｅによって互いに電気的に接続されている。更に、第１基板１１Ａと第２基板３０とは、層間絶縁膜１９，３０Ｉを貫通する電極Ｅ１，Ｅ２により接続されている（後述の図２４，２５参照）。撮像素子１０Ａでは、例えば、画素Ｐ毎に電極Ｅ１，Ｅ２が設けられている。また、図２３に示したように、第２基板３０と第３基板４０とは、コンタクト電極３３，４３同士の接合によって互いに電気的に接続されている。ここで、電極２６Ｅの幅は、コンタクト電極３３，４３同士の接合箇所の幅よりも狭くなっている。つまり、電極２６Ｅの断面積は、コンタクト電極３３，４３同士の接合箇所の断面積よりも小さくなっている。従って、電極２６Ｅは、第１基板１１Ａにおける１画素あたりの面積の微細化を妨げることがない。また、読み出し回路２０は第２基板３０に形成され、ロジック回路ＬＣは第３基板４０に形成されていることから、第２基板３０と第３基板４０とを互いに電気的に接続するための構造を、第１基板１１Ａと第２基板３０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板３０と第３基板４０とを互いに電気的に接続するための構造として、コンタクト電極３３，４３同士の接合を用いることができる。
図２４、図２５は、撮像素子１０Ａの水平方向の断面構成の一例を表したものである。図２４、図２５の上側の図は、図２３の断面Ｓｅｃ１での断面構成の一例を表す図であり、図２４、図２５の下側の図は、図２３の断面Ｓｅｃ２での断面構成の一例を表す図である。図２４には、２×２の４つの画素Ｐを２組、第２方向Ｈに並べた構成が例示されており、図２５には、２×２の４つの画素Ｐを４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図２４、図２５の上側の断面図では、図２３の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされるとともに、層間絶縁膜１９が省略されている。また、図２４、図２５の下側の断面図では、図２３の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体層３０Ｓの表面構成の一例を表す図が重ね合わされている。
図２４、図２５に示したように、複数の電極２６Ｅ、複数の電極Ｅ２および複数の電極Ｅ１は、第１基板１１Ａの面内において第１方向Ｖ（図１０の上下方向、図１１の左右方向）に帯状に並んで配置されている。なお、図２４、図２５には、複数の電極２６Ｅ、複数の電極Ｅ２および複数の電極Ｅ１が第１方向Ｖに２列に並んで配置されている場合が例示されている。第１方向Ｖは、マトリクス状の配置された複数の画素Ｐの２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２０を共有する４つの画素Ｐにおいて、４つのＦＤ部２６は、例えば、画素分離部２１Ｓを介して互いに近接して配置されている。読み出し回路２０を共有する４つの画素Ｐにおいて、４つの転送ゲートＴＧは、４つのＦＤ部２６を囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
素子分離領域１１２は、第１方向Ｖに延在する複数のブロックで構成されている。半導体層３０Ｓは、第１方向Ｖに延在するとともに、素子分離領域１１２を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック３０ＳＡで構成されている。各ブロック３０ＳＡには、例えば、複数組のリセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５が設けられている。４つの画素Ｐによって共有される１つの読み出し回路２０は、例えば、４つの画素Ｐと対向する領域内にある、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５によって構成されている。４つの画素Ｐによって共有される１つの読み出し回路２０は、例えば、素子分離領域１１２の左隣りのブロック３０ＳＡ内の増幅トランジスタ２４と、素子分離領域１１２の右隣りのブロック３０ＳＡ内のリセットトランジスタ２３および選択トランジスタ２５とによって構成されている。
図２６、図２７、図２８、図２９は、撮像素子１０Ａの水平面内での配線レイアウトの一例を表したものである。図２６〜図２９には、４つの画素Ｐによって共有される１つの読み出し回路２０が４つの画素Ｐと対向する領域内に設けられている場合が例示されている。図２６〜図２９に記載の配線は、例えば、多層配線層３０Ｗにおいて互いに異なる層内に設けられている。
互いに隣接する４つの電極２６Ｅは、例えば、図２６に示したように、配線３１と電気的に接続されている。互いに隣接する４つの電極２６Ｅは、さらに、例えば、図２６に示したように、配線３１および電極２４Ｅを介して、素子分離領域１１２の左隣りブロック３０ＳＡに含まれる増幅トランジスタ２４のゲートと、素子分離領域１１２の右隣りブロック３０ＳＡに含まれるリセットトランジスタ２３のゲートとに電気的に接続されている。
電源線ＶＤＤは、例えば、図２７に示したように、第２方向Ｈに並んで配置された各読み出し回路２０と対向する位置に配置されている。電源線ＶＤＤは、例えば、図２７に示したように、電極２４Ｅを介して、第２方向Ｈに並んで配置された各読み出し回路２０の増幅トランジスタ２４のドレインおよびリセットトランジスタ２３のドレインに電気的に接続されている。２本の画素駆動線１７が、例えば、図２７に示したように、第２方向Ｈに並んで配置された各読み出し回路２０と対向する位置に配置されている。一方の画素駆動線１７（第２制御線）は、例えば、図２７に示したように、第２方向Ｈに並んで配置された各読み出し回路２０のリセットトランジスタ２３のゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線１７（第３制御線）は、例えば、図２７に示したように、第２方向Ｈに並んで配置された各読み出し回路２０の選択トランジスタ２５のゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２０において、増幅トランジスタ２４のソースと、選択トランジスタ２５のドレインとが、例えば、図２７に示したように、配線３１Ｗを介して、互いに電気的に接続されている。
２本の電源線ＶＳＳが、例えば、図２８に示したように、第２方向Ｈに並んで配置された各読み出し回路２０と対向する位置に配置されている。各電源線ＶＳＳは、例えば、図２８に示したように、第２方向Ｈに並んで配置された各画素Ｐと対向する位置において、複数の電極Ｅ１に電気的に接続されている。４本の画素駆動線１７が、例えば、図２８に示したように、第２方向Ｈに並んで配置された各読み出し回路２０と対向する位置に配置されている。４本の画素駆動線１７の各々は、例えば、図２８に示したように、第２方向Ｈに並んで配置された各読み出し回路２０に対応する４つの画素Ｐのうちの１つの画素Ｐの電極Ｅ２に電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線１７（第１制御線）は、第２方向Ｈに並んで配置された各画素Ｐの転送トランジスタ２２のゲート（転送ゲートＴＧ）に電気的に接続されている。図２８では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
垂直信号線１８は、例えば、図２９に示したように、第１方向Ｖに並んで配置された各読み出し回路２０と対向する位置に配置されている。垂直信号線１８（出力線）は、例えば、図２９に示したように、第１方向Ｖに並んで配置された各読み出し回路２０の出力端（増幅トランジスタ２４のソース）に電気的に接続されている。
本変形例では、画素Ｐおよび読み出し回路２０が互いに異なる基板（第１基板１１Ａおよび第２基板３０）に形成されている。これにより、画素Ｐおよび読み出し回路２０を同一基板に形成した場合と比べて、画素Ｐおよび読み出し回路２０の面積を拡大することができる。その結果、光電変換効率を向上させたり、トランジスタノイズを低減したりすることができる。また、画素Ｐを有する第１基板１１Ａと、読み出し回路２０を有する第２基板３０とが、層間絶縁膜１９，３０Ｉ内に設けられた電極２６Ｅによって互いに電気的に接続されている。これにより、パッド電極同士の接合や、半導体基板を貫通させた貫通配線（例えばＴＳＶ（Thorough Si Via））によって、第１基板１１Ａと第２基板３０とを互いに電気的に接続した場合と比べて、チップサイズをより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。また、従前と同様のチップサイズとした場合には、画素Ｐの形成領域を拡大することができる。また、本変形例では、読み出し回路２０およびロジック回路ＬＣが互いに異なる基板（第２基板３０および第３基板４０）に形成されている。これにより、読み出し回路２０およびロジック回路ＬＣを同一基板に形成した場合と比べて、読み出し回路２０およびロジック回路ＬＣの面積を拡大することができる。また、読み出し回路２０およびロジック回路ＬＣの面積が画素分離部２１Ｓによって律束されないので、ノイズ特性を向上させることができる。また、本変形例では、第２基板３０および第３基板４０は、コンタクト電極３３，４３同士の接合によって、互いに電気的に接続されている。ここで、読み出し回路２０は第２基板３０に形成され、ロジック回路ＬＣは第３基板４０に形成されていることから、第２基板３０と第３基板４０とを互いに電気的に接続するための構造を、第１基板１１Ａと第２基板３０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板３０と第３基板４０との電気的な接続に、コンタクト電極３３，４３同士の接合を用いることができる。このように、本変形例では、基板の集積度に応じて基板同士の電気的な接続がなされている。これにより、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
また、本変形例では、フォトダイオード２１、転送トランジスタ２２およびＦＤ部２６を有する画素Ｐが第１基板１１Ａに形成され、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する読み出し回路２０が第２基板３０に形成されている。これにより、画素Ｐおよび読み出し回路２０を同一基板に形成した場合と比べて、画素Ｐおよび読み出し回路２０の面積を拡大することができる。その結果、第２基板３０と第３基板４０との電気的な接続に、コンタクト電極３３，４３同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。具体的には、第１基板１１Ａに設けるトランジスタが少なくなることにより、特に画素Ｐのフォトダイオード２１の面積を拡大することができる。それにより、光電変換における飽和信号電荷量を増加させ、光電変換効率を高めることができる。第２基板３０では、読み出し回路２０における各トランジスタのレイアウトの自由度を確保することができる。また、各トランジスタの面積を拡大することができるので、特に増幅トランジスタ２４の面積を拡大することで、画素信号に影響するノイズを低減することができる。第２基板３０と第３基板４０との電気的な接続に、コンタクト電極３３，４３同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
また、本変形例では、第２基板３０は、半導体基板１１の表面側に半導体層３０Ｓの裏面を向けて第１基板１１Ａに貼り合わされており、第３基板４０は、半導体層３０Ｓの表面側に半導体層４０Ｓの表面側を向けて第２基板３０に貼り合わされている。これにより、第１基板１１Ａと第２基板３０との電気的な接続に電極２６Ｅを用い、第２基板３０と第３基板４０との電気的な接続に、コンタクト電極３３，４３同士の接合を用いることにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
また、本変形例では、電極２６Ｅの断面積は、コンタクト電極３３，４３同士の接合箇所の断面積よりも小さくなっている。これにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
また、本変形例のロジック回路ＬＣでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。ここで、ロジック回路ＬＣは、第３基板４０に設けられている。そのため、画素Ｐや読み出し回路２０を形成するプロセスとは別のプロセスで、ロジック回路ＬＣを形成することができる。その結果、画素Ｐや読み出し回路２０を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路ＬＣには、耐熱性の低い材料であるシリサイドを用いることもできる。従って、ロジック回路ＬＣのソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域を設けた場合には、接触抵抗を低減することができ、その結果、ロジック回路ＬＣでの演算速度を高速化することができる。
また、本変形例では、第１基板１１Ａには、各画素Ｐを分離する画素分離部２１Ｓが設けられている。しかし、本変形例では、フォトダイオード２１、転送トランジスタ２２およびＦＤ部２６を有する画素Ｐが第１基板１１Ａに形成され、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する読み出し回路２０が第２基板３０に形成されている。これにより、１画素あたりの面積の微細化によって画素分離部２１Ｓで囲まれた面積が小さくなった場合であっても、画素Ｐおよび読み出し回路２０の面積を拡大することができる。その結果、画素分離部２１Ｓを用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
また、本変形例では、画素分離部２１Ｓは、半導体基板１１を貫通している。これにより、１画素あたりの面積の微細化によって画素Ｐ同士の距離が近づいた場合であっても、隣接する画素Ｐ間での信号クロストークを抑制でき、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
また、本変形例では、第１基板１１Ａおよび第２基板３０からなる積層体は、画素Ｐごとに、３つの電極２６Ｅ，Ｅ１，Ｅ２を有している。電極２６Ｅは、転送トランジスタ２２のゲート（転送ゲートＴＧ）に電気的に接続され、電極Ｅ１は、半導体基板１１のｐ型ウェル領域１１１に電気的に接続され、電極Ｅ２は、ＦＤ部２６に電気的に接続されている。つまり、電極２６Ｅ，Ｅ１，Ｅ２の数は、第１基板１１Ａに含まれる画素Ｐの数よりも多くなっている。しかし、本変形例では、第１基板１１Ａと第２基板３０との電気的な接続には、断面積の小さな電極２６Ｅが用いられている。これにより、チップサイズをより小型化することができ、また、第１基板１１Ａにおける１画素あたりの面積をより微細化することができる。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
＜変形例６＞
図３０は、上記第２の実施の形態の変形例（変形例６）に係る撮像素子１０Ａの垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板３０と第３基板４０との電気的な接続が、第１基板１１Ａにおける周辺領域１２Ｂと対向する領域でなされている。周辺領域１２Ｂは、第１基板１１Ａの額縁領域に相当しており、画素アレイ部１２の周縁に設けられている。本変形例では、第２基板３０は、周辺領域１２Ｂと対向する領域に、複数のコンタクト電極３３を有しており、第３基板４０は、周辺領域１２Ｂと対向する領域に、複数のコンタクト電極４４を有している。第２基板３０および第３基板４０は、周辺領域１２Ｂと対向する領域に設けられたコンタクト電極３３，４３同士の接合によって、互いに電気的に接続されている。
図３０は、上記第２の実施の形態の変形例（変形例６）に係る撮像素子１０Ａの垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板３０と第３基板４０との電気的な接続が、第１基板１１Ａにおける周辺領域１２Ｂと対向する領域でなされている。周辺領域１２Ｂは、第１基板１１Ａの額縁領域に相当しており、画素アレイ部１２の周縁に設けられている。本変形例では、第２基板３０は、周辺領域１２Ｂと対向する領域に、複数のコンタクト電極３３を有しており、第３基板４０は、周辺領域１２Ｂと対向する領域に、複数のコンタクト電極４４を有している。第２基板３０および第３基板４０は、周辺領域１２Ｂと対向する領域に設けられたコンタクト電極３３，４３同士の接合によって、互いに電気的に接続されている。
このように、本変形例では、第２基板３０および第３基板４０が、周辺領域１２Ｂと対向する領域に設けられたコンタクト電極３３，４３同士の接合によって、互いに電気的に接続されている。これにより、画素アレイ部１２と対向する領域で、コンタクト電極３３，４３同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。
＜変形例７＞
図３１、図３２は、上記第２の実施の形態に係る撮像素子１０Ａの水平方向の断面構成の一変形例を表すものである。図３１、図３２の上側の図は、図２３の断面Ｓｅｃ１での断面構成の一変形例であり、図３１の下側の図は、図２３の断面Ｓｅｃ２での断面構成の一変形例である。なお、図３１、図３２の上側の断面図では、図２３の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図２３の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、層間絶縁膜１９が省略されている。また、図３１、図３２の下側の断面図では、図２３の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体層３０Ｓの表面構成の一変形例を表す図が重ね合わされている。
図３１、図３２は、上記第２の実施の形態に係る撮像素子１０Ａの水平方向の断面構成の一変形例を表すものである。図３１、図３２の上側の図は、図２３の断面Ｓｅｃ１での断面構成の一変形例であり、図３１の下側の図は、図２３の断面Ｓｅｃ２での断面構成の一変形例である。なお、図３１、図３２の上側の断面図では、図２３の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図２３の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、層間絶縁膜１９が省略されている。また、図３１、図３２の下側の断面図では、図２３の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体層３０Ｓの表面構成の一変形例を表す図が重ね合わされている。
図３１、図３２に示したように、複数の電極２６Ｅ、複数の電極Ｅ２および複数の電極Ｅ１（図中の行列状に配置された複数のドット）は、第１基板１１Ａの面内において第１方向Ｖ（図２３、図２４の左右方向）に帯状に並んで配置されている。なお、図３１、図３２には、複数の電極２６Ｅ、複数の電極Ｅ２および複数の電極Ｅ１が第１方向Ｖに２列に並んで配置されている場合が例示されている。読み出し回路２０を共有する４つの画素Ｐにおいて、４つのＦＤ部２６は、例えば、画素分離部２１Ｓを介して互いに近接して配置されている。読み出し回路２０を共有する４つの画素Ｐにおいて、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのＦＤ部２６を囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
素子分離領域１１２は、第１方向Ｖに延在する複数のブロックで構成されている。半導体層３０Ｓは、第１方向Ｖに延在するとともに、素子分離領域１１２を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック３０ＳＡで構成されている。各ブロック３０ＳＡには、例えば、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５が設けられている。４つの画素Ｐによって共有される１つの読み出し回路２０は、例えば、４つの画素Ｐと正対して配置されておらず、第２方向Ｈにずれて配置されている。
図３１では、４つの画素Ｐによって共有される１つの読み出し回路２０は、第２基板３０において、４つの画素Ｐと対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５によって構成されている。４つの画素Ｐによって共有される１つの読み出し回路２０は、例えば、１つのブロック３０ＳＡ内の増幅トランジスタ２４、リセットトランジスタ２３および選択トランジスタ２５によって構成されている。
図３２では、４つの画素Ｐによって共有される１つの読み出し回路２０は、第２基板３０において、４つの画素Ｐと対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５およびＦＤ転送トランジスタ２７によって構成されている。４つの画素Ｐによって共有される１つの読み出し回路２０は、例えば、１つのブロック３０ＳＡ内の増幅トランジスタ２４、リセットトランジスタ２３、選択トランジスタ２５およびＦＤ転送トランジスタ２７によって構成されている。
本変形例では、４つの画素Ｐによって共有される１つの読み出し回路２０は、例えば、４つの画素Ｐと正対して配置されておらず、４つの画素Ｐと正対する位置から第２方向Ｈにずれて配置されている。このようにした場合には、配線３１Ｗを短くすることができ、または、配線３１Ｗを省略して、増幅トランジスタ２４のソースと、選択トランジスタ２５のドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２０のサイズを小さくしたり、読み出し回路２０内の他の箇所のサイズを大きくしたりすることができる。
＜変形例８＞
図３３は、上記第２の実施の形態に係る撮像素子１０Ａの水平方向の断面構成の一変形例を表すものである。図３３には、図２４の断面構成の一変形例が示されている。
図３３は、上記第２の実施の形態に係る撮像素子１０Ａの水平方向の断面構成の一変形例を表すものである。図３３には、図２４の断面構成の一変形例が示されている。
本変形例では、半導体層３０Ｓが、素子分離領域１１２を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック３０ＳＡで構成されている。各ブロック３０ＳＡには、例えば、一組のリセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５が設けられている。このようにした場合には、互いに隣接する読み出し回路２０同士のクロストークを、素子分離領域１１２によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
＜変形例９＞
図３４は、上記第２の実施の形態に係る撮像素子１０Ａの水平方向の断面構成の一変形例を表すものである。図３４には、図３３の断面構成の一変形例が示されている。
図３４は、上記第２の実施の形態に係る撮像素子１０Ａの水平方向の断面構成の一変形例を表すものである。図３４には、図３３の断面構成の一変形例が示されている。
本変形例では、４つの画素Ｐによって共有される１つの読み出し回路２０が、例えば、４つの画素Ｐと正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例８と同様、半導体層３０Ｓが、素子分離領域１１２を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック３０ＳＡで構成されている。各ブロック３０ＳＡには、例えば、一組のリセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５が設けられている。本変形例では、さらに、複数の電極Ｅ１および複数の電極２６Ｅが、第２方向Ｈにも配列されている。具体的には、複数の電極Ｅ１が、ある読み出し回路２０を共有する４つの電極２６Ｅと、その読み出し回路２０の第２方向Ｈに隣接する他の読み出し回路２０を共有する４つの電極２６Ｅとの間に配置されている。このようにした場合には、互いに隣接する読み出し回路２０同士のクロストークを、素子分離領域１１２および電極Ｅ１によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
＜変形例１０＞
図３５は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの水平方向の断面構成の一例を表したものである。図３５には、図２４の断面構成の一変形例が示されている。
図３５は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの水平方向の断面構成の一例を表したものである。図３５には、図２４の断面構成の一変形例が示されている。
本変形例では、第１基板１１Ａは、フォトダイオード２１および転送トランジスタ２２を画素Ｐごとに有し、ＦＤ部２６を４つの画素Ｐごとに共有している。従って、本変形例では、４つの画素Ｐごとに、１つの電極２６Ｅが設けられている。
マトリクス状に配置された複数の画素Ｐにおいて、１つのＦＤ部２６を共有する４つの画素Ｐに対応する単位領域を、１つの画素Ｐ分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つの画素Ｐを、便宜的に、４つの画素ＰＡと称することとする。このとき、本変形例では、第１基板１１Ａは、電極Ｅ１を４つの画素ＰＡごとに共有している。従って、本変形例では、４つの画素ＰＡごとに、１つの電極Ｅ１が設けられている。
本変形例では、第１基板１１Ａは、フォトダイオード２１および転送トランジスタ２２を画素Ｐごとに分離する画素分離部２１Ｓを有している。画素分離部２１Ｓは、半導体基板１１の法線方向から見て、画素Ｐを完全には囲っておらず、ＦＤ部２６（電極２６Ｅ）の近傍と、電極Ｅ１の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つの画素Ｐによる１つの電極２６Ｅの共有や、４つの画素ＰＡによる１つの電極Ｅ１の共有を可能にしている。本変形例では、第２基板３０は、ＦＤ部２６を共有する４つの画素Ｐごとに読み出し回路２０を有している。
図３６は、本変形例に係る撮像素子１０Ａの水平方向の断面構成の一例を表したものである。図３６には、図３３の断面構成の一変形例が示されている。本変形例では、第１基板１１Ａは、フォトダイオード２１および転送トランジスタ２２を画素Ｐごとに有し、ＦＤ部２６を４つの画素Ｐごとに共有している。さらに、第１基板１１Ａは、フォトダイオード２１および転送トランジスタ２２を画素Ｐごとに分離する画素分離部２１Ｓを有している。
図３７は、本変形例に係る撮像素子１０Ａの水平方向の断面構成の一例を表したものである。図３７には、図３４の断面構成の一変形例が示されている。本変形例では、第１基板１１Ａは、フォトダイオード２１および転送トランジスタ２２を画素Ｐごとに有し、ＦＤ部２６を４つの画素Ｐごとに共有している。さらに、第１基板１１Ａは、フォトダイオード２１および転送トランジスタ２２を画素Ｐごとに分離する画素分離部２１Ｓを有している。
＜変形例１１＞
図３８は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの回路構成の一例を表したものである。本変形例に係る撮像素子１０Ａは、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図３８は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの回路構成の一例を表したものである。本変形例に係る撮像素子１０Ａは、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図３８に示すように、本変形例に係る撮像素子１０Ａは、光電変換素子を含む複数の画素Ｐが行列状（マトリックス状）に２次元配置されてなる画素アレイ部１２に加えて、垂直駆動回路１３、信号処理回路１４、参照電圧供給部３８、水平駆動回路１５、水平出力線３７およびシステム制御回路１６を有する構成となっている。
このシステム構成において、システム制御回路１６は、マスタークロックＭＣＫに基づいて、垂直駆動回路１３、信号処理回路１４、参照電圧供給部３８および水平駆動回路１５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路１３、信号処理回路１４、参照電圧供給部３８および水平駆動回路１５などに対して与える。
また、垂直駆動回路１３は、画素アレイ部１２の各画素Ｐとともに、第１基板１１Ａ形成されており、さらに、読み出し回路２０の形成されている第２基板３０にも形成される。信号処理回路１４、参照電圧供給部３８、水平駆動回路１５、水平出力線３７およびシステム制御回路１６は、第３基板４０に形成される。
画素Ｐとしては、ここでは図示を省略するが、例えば、フォトダイオード２１の他に、フォトダイオード２１で光電変換して得られる電荷をＦＤ部２６に転送する転送トランジスタ２２とを有する構成のものを用いることができる。また、読み出し回路２０としては、ここでは図示を省略するが、例えば、ＦＤ部２６の電位を制御するリセットトランジスタ２３と、ＦＤ部２６の電位に応じた信号を出力する増幅トランジスタ２４と、画素選択を行うための選択トランジスタ２５とを有する３トランジスタ構成のものを用いることができる。
画素アレイ部１２には、画素Ｐが２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線１７が配線され、列毎に垂直信号線１８が配線されている。複数の画素駆動線１７の各一端は、垂直駆動回路１３の各行に対応した各出力端に接続されている。垂直駆動回路１３は、シフトレジスタなどによって構成され、複数の画素駆動線１７を介して画素アレイ部１２の行アドレスや行走査の制御を行う。
信号処理回路１４は、例えば、画素アレイ部１２の画素列毎、即ち垂直信号線１８毎に設けられたＡＤＣ（アナログ−デジタル変換回路）３４−１〜３４−ｍを有し、画素アレイ部１２の各画素Ｐから列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
ＤＡＣ３８Ａは、システム制御回路１６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路１６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成して信号処理回路１４のＡＤＣ３４−１〜３４−ｍに対して供給する。
なお、ＡＤＣ３４−１〜３４−ｍの各々は、画素Ｐ全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素Ｐの露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路１６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路１６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４−１〜３４−ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４−ｍを例に挙げて説明するものとする。ＡＤＣ３４−ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素アレイ部１２のｎ列目の各画素Ｐから出力される信号に応じた垂直信号線１８の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路１６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路１６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つの画素Ｐからの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行の画素Ｐについてのカウント結果をそのまま保持しておき、引き続き、次の行の画素Ｐについて、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路１６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の画素Ｐについてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行の画素Ｐについてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行の画素Ｐについてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素アレイ部１２の各画素Ｐから垂直信号線１８を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４−１〜３４−ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路１５は、シフトレジスタなどによって構成され、信号処理回路１４におけるＡＤＣ３４−１〜３４−ｍの列アドレスや列走査の制御を行う。この水平駆動回路１５による制御の下に、ＡＤＣ３４−１〜３４−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像素子１０Ａでは、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
＜変形例１２＞
図３９は、図３８の撮像素子を３つの基板（第１基板１１Ａ，第２基板３０，第３基板４０）を積層して構成した例を表す。本変形例では、第１基板１１Ａにおいて、中央部分に、複数の画素Ｐを含む画素アレイ部１２が形成されており、画素アレイ部１２の周囲に垂直駆動回路１３が形成されている。また、第２基板３０において、中央部分に、複数の読み出し回路２０を含む読み出し回路領域２０Ｒが形成されており、読み出し回路領域２０Ｒの周囲に垂直駆動回路１３が形成されている。第３基板４０において、信号処理回路１４、水平駆動回路１５、システム制御回路１６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。なお、垂直駆動回路１３は、第１基板１１Ａのみに形成されても、第２基板３０のみに形成されてもよい。
図３９は、図３８の撮像素子を３つの基板（第１基板１１Ａ，第２基板３０，第３基板４０）を積層して構成した例を表す。本変形例では、第１基板１１Ａにおいて、中央部分に、複数の画素Ｐを含む画素アレイ部１２が形成されており、画素アレイ部１２の周囲に垂直駆動回路１３が形成されている。また、第２基板３０において、中央部分に、複数の読み出し回路２０を含む読み出し回路領域２０Ｒが形成されており、読み出し回路領域２０Ｒの周囲に垂直駆動回路１３が形成されている。第３基板４０において、信号処理回路１４、水平駆動回路１５、システム制御回路１６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１０Ａを提供することができる。なお、垂直駆動回路１３は、第１基板１１Ａのみに形成されても、第２基板３０のみに形成されてもよい。
＜変形例１３＞
図４０は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの断面構成の一変形例を表す。上記第２の実施の形態およびその変形例では、撮像素子１０Ａは、３つの基板（第１基板１１Ａ，第２基板３０，第３基板４０）を積層して構成されていた。しかし、上記第２の実施の形態およびその変形例において、撮像素子１０Ａが、２つの基板（第１基板１１Ａ，第２基板３０）を積層して構成されていてもよい。このとき、ロジック回路ＬＣは、例えば、図４０に示したように、第１基板１１Ａと、第２基板３０とに分けて形成されている。ここで、ロジック回路ＬＣのうち、第１基板１１Ａ側に設けられた回路ＬＣＡでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ−ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板３０側に設けられた回路ＬＣＢでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３０ＳＬが形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、画素Ｐを形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路ＬＣのうち、第２基板３０側に設けられた回路ＬＣＢにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３０ＳＬを設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路ＬＣでの演算速度を高速化することができる。
図４０は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの断面構成の一変形例を表す。上記第２の実施の形態およびその変形例では、撮像素子１０Ａは、３つの基板（第１基板１１Ａ，第２基板３０，第３基板４０）を積層して構成されていた。しかし、上記第２の実施の形態およびその変形例において、撮像素子１０Ａが、２つの基板（第１基板１１Ａ，第２基板３０）を積層して構成されていてもよい。このとき、ロジック回路ＬＣは、例えば、図４０に示したように、第１基板１１Ａと、第２基板３０とに分けて形成されている。ここで、ロジック回路ＬＣのうち、第１基板１１Ａ側に設けられた回路ＬＣＡでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ−ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板３０側に設けられた回路ＬＣＢでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３０ＳＬが形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、画素Ｐを形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路ＬＣのうち、第２基板３０側に設けられた回路ＬＣＢにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３０ＳＬを設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路ＬＣでの演算速度を高速化することができる。
＜変形例１４＞
図４１は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの断面構成の一変形例を表す。上記第２の実施の形態およびその変形例に係る第３基板４０のロジック回路ＬＣにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域４０ＳＬが形成されていてもよい。これにより、画素Ｐを形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路ＬＣにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域４０ＳＬを設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路ＬＣでの演算速度を高速化することができる。
図４１は、上記第２の実施の形態およびその変形例に係る撮像素子１０Ａの断面構成の一変形例を表す。上記第２の実施の形態およびその変形例に係る第３基板４０のロジック回路ＬＣにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域４０ＳＬが形成されていてもよい。これにより、画素Ｐを形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路ＬＣにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域４０ＳＬを設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路ＬＣでの演算速度を高速化することができる。
＜適用例＞
図４２は、上記第１，第２の実施の形態およびその変形例に係る撮像素子１０，１０Ａを備えた撮像装置２の概略構成の一例を表したものである。
図４２は、上記第１，第２の実施の形態およびその変形例に係る撮像素子１０，１０Ａを備えた撮像装置２の概略構成の一例を表したものである。
撮像装置２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像装置２は、例えば、上記第１，第２の実施の形態およびその変形例に係る撮像素子１０，１０Ａ、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６を備えている。撮像装置２において、上記実施の形態およびその変形例に係る撮像素子１０，１０Ａ、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
上記第１，第２実施の形態およびその変形例に係る撮像素子１０，１０Ａは、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、上記実施の形態およびその変形例に係る撮像素子１０，１０Ａから出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像素子１０，１０Ａで撮像された動画又は静止画を表示する。記憶部１４４は、上記第１，第２の実施の形態およびその変形例に係る撮像素子１０，１０Ａで撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像装置２が有する各種の機能についての操作指令を発する。電源部１４６は、上記第１，第２の実施の形態およびその変形例に係る撮像素子１０，１０Ａ、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像装置２における撮像手順について説明する。
図４３は、撮像装置２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４５を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像素子１０，１０Ａに送信する（ステップＳ１０２）。撮像素子１０，１０Ａ（具体的にはシステム制御回路１６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像素子１０，１０Ａは、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、ＦＤ部２６に一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、撮像素子１０，１０Ａから入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像装置２における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像素子１０，１０Ａが撮像装置２に適用される。これにより、撮像素子１０，１０Ａを小型化もしくは高精細化することができるので、小型もしくは高精細な撮像装置２を提供することができる。
＜体内情報取得システムへの応用例＞
更に、本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
更に、本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図４４は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。
体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。
カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能及び無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。
外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。
体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。
カプセル型内視鏡１０１００と外部制御装置１０２００の構成及び機能についてより詳細に説明する。
カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、及び制御部１０１１７が収納されている。
光源部１０１１１は、例えばＬＥＤ（light emitting diode）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。
撮像部１０１１２は、撮像素子、及び当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。
画像処理部１０１１３は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。
無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。
給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、及び昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。
電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図４４では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、及び制御部１０１１７に供給され、これらの駆動に用いられ得る。
制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、及び、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。
外部制御装置１０２００は、ＣＰＵ，ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ（Noise reduction）処理及び／又は手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１０１１２に適用され得る。これにより、検出精度が向上する。
＜内視鏡手術システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図４５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図４５では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図４６は、図４５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１１４０２に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、検出精度が向上する。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜移動体への応用例＞
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
図４７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図４８は、撮像部１２０３１の設置位置の例を示す図である。
図４８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図４８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。撮像部12031に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
以上、実施の形態および変形例を挙げて本開示の内容を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態において説明した撮像素子の層構成は一例であり、更に他の層を備えていてもよい。また、各層の材料や厚みも一例であって、上述のものに限定されるものではない。
また、上記実施の形態等では、増幅トランジスタ２４がジャンクションレストランジスタである場合について説明したが、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５のうちの少なくともいずれか１つがジャンクションレストランジスタであればよい。
また、上記第２の実施の形態では、増幅トランジスタ２４および選択トランジスタ２５が、シングルゲート構造を有する場合について説明したが、増幅トランジスタ２４および選択トランジスタ２５は、ダブルゲート構造を有していてもよい。
また、上記変形例４では、リセットトランジスタ２３のチャネル領域２３Ｃが１つのフィン（フィンＦ１）に設けられ、増幅トランジスタ２４および選択トランジスタ２５のチャネル領域２４Ｃ，２５Ｃが２つのフィン（フィンＦ２，Ｆ３）に設けられる場合について説明したが、フィンの数はこれに限らない。
上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。
尚、本開示は、以下のような構成であってもよい。以下の構成を有する固体撮像素子（１）（２）および撮像装置（１）（２）によれば、出力トランジスタが、ソース・ドレイン領域の導電型と同じ導電型（第１導電型）のチャネル領域を有するようにしたので、チャネル領域のゲート電極側の界面に捕獲されるキャリアに起因したノイズを減らすことができる。よって、ノイズを抑えることが可能となる。
（１）
光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路と
を備えた固体撮像素子。
（２）
前記ゲート電極は、平板形状を有する
前記（１）に記載の固体撮像素子。
（３）
更に、前記第２基板を間にして前記第１基板に対向し、前記駆動回路が設けられた第３基板を有する
前記（１）または（２）に記載の固体撮像素子。
（４）
光電変換部と、
前記光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、前記チャネル領域を覆う複数の面を有するゲート電極と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタと、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路と
を備えた固体撮像素子。
（５）
更に、前記光電変換部および前記転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、前記出力トランジスタを有する第２基板と、
前記第２基板を間にして前記第１基板に対向し、前記駆動回路が設けられた第３基板とを有する
前記（４）に記載の固体撮像素子。
（６）
更に、前記ゲート電極と前記チャネル領域との間のゲート絶縁膜を有する
前記（１）ないし（５）のうちいずれか１つに記載の固体撮像素子。
（７）
更に、前記光電変換部で生成された信号電荷が、前記転送トランジスタから転送される電荷蓄積部を有する
前記（１）ないし（６）のうちいずれか１つに記載の固体撮像素子。
（８）
更に、前記電荷蓄積部の電位の大きさに応じた信号を出力する増幅トランジスタと、
前記電荷蓄積部の電位をリセットするリセットトランジスタと、
前記増幅トランジスタの出力を制御する選択トランジスタとを有し、
前記増幅トランジスタ、前記リセットトランジスタおよび前記選択トランジスタの少なくとも１つが、前記出力トランジスタである
前記（７）に記載の固体撮像素子。
（９）
更に、前記チャネル領域および前記ソース・ドレイン領域が設けられたフィンを有する
前記（１）ないし（８）のうちいずれか１つに記載の固体撮像素子。
（１０）
前記フィンには、複数の前記チャネル領域および複数のソース・ドレイン領域が連続して設けられている
前記（９）に記載の固体撮像素子。
（１１）
前記ゲート電極は、前記チャネル領域を間にして対向する第１面および第２面と、前記第１面および前記第２面をつなぐ第３面とを含む
前記（１）または（４）に記載の固体撮像素子。
（１２)
前記ゲート電極は、更に、前記チャネル領域を間にして前記第３面に対向する第４面を含む
前記（１１）に記載の固体撮像素子。
（１３）
前記ゲート電極は、第２導電型のポリシリコンを含む
前記（１）ないし（１２）のうちいずれか１つに記載の固体撮像素子。
（１４）
光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを含む
固体撮像素子を備えた撮像装置。
（１５）
光電変換部と、
前記光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、前記チャネル領域を覆う複数の面を有するゲート電極と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタと、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを含む
固体撮像素子を備えた撮像装置。
（１）
光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路と
を備えた固体撮像素子。
（２）
前記ゲート電極は、平板形状を有する
前記（１）に記載の固体撮像素子。
（３）
更に、前記第２基板を間にして前記第１基板に対向し、前記駆動回路が設けられた第３基板を有する
前記（１）または（２）に記載の固体撮像素子。
（４）
光電変換部と、
前記光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、前記チャネル領域を覆う複数の面を有するゲート電極と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタと、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路と
を備えた固体撮像素子。
（５）
更に、前記光電変換部および前記転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、前記出力トランジスタを有する第２基板と、
前記第２基板を間にして前記第１基板に対向し、前記駆動回路が設けられた第３基板とを有する
前記（４）に記載の固体撮像素子。
（６）
更に、前記ゲート電極と前記チャネル領域との間のゲート絶縁膜を有する
前記（１）ないし（５）のうちいずれか１つに記載の固体撮像素子。
（７）
更に、前記光電変換部で生成された信号電荷が、前記転送トランジスタから転送される電荷蓄積部を有する
前記（１）ないし（６）のうちいずれか１つに記載の固体撮像素子。
（８）
更に、前記電荷蓄積部の電位の大きさに応じた信号を出力する増幅トランジスタと、
前記電荷蓄積部の電位をリセットするリセットトランジスタと、
前記増幅トランジスタの出力を制御する選択トランジスタとを有し、
前記増幅トランジスタ、前記リセットトランジスタおよび前記選択トランジスタの少なくとも１つが、前記出力トランジスタである
前記（７）に記載の固体撮像素子。
（９）
更に、前記チャネル領域および前記ソース・ドレイン領域が設けられたフィンを有する
前記（１）ないし（８）のうちいずれか１つに記載の固体撮像素子。
（１０）
前記フィンには、複数の前記チャネル領域および複数のソース・ドレイン領域が連続して設けられている
前記（９）に記載の固体撮像素子。
（１１）
前記ゲート電極は、前記チャネル領域を間にして対向する第１面および第２面と、前記第１面および前記第２面をつなぐ第３面とを含む
前記（１）または（４）に記載の固体撮像素子。
（１２)
前記ゲート電極は、更に、前記チャネル領域を間にして前記第３面に対向する第４面を含む
前記（１１）に記載の固体撮像素子。
（１３）
前記ゲート電極は、第２導電型のポリシリコンを含む
前記（１）ないし（１２）のうちいずれか１つに記載の固体撮像素子。
（１４）
光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを含む
固体撮像素子を備えた撮像装置。
（１５）
光電変換部と、
前記光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、前記チャネル領域を覆う複数の面を有するゲート電極と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタと、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを含む
固体撮像素子を備えた撮像装置。
本出願は、日本国特許庁において２０１８年１０月３０日に出願された日本特許出願番号第２０１８−２０３７０４号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
Claims (15)
- 光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路と
を備えた固体撮像素子。 - 前記ゲート電極は、平板形状を有する
請求項１に記載の固体撮像素子。 - 更に、前記第２基板を間にして前記第１基板に対向し、前記駆動回路が設けられた第３基板を有する
請求項１に記載の固体撮像素子。 - 光電変換部と、
前記光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、前記チャネル領域を覆う複数の面を有するゲート電極と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタと、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路と
を備えた固体撮像素子。 - 更に、前記光電変換部および前記転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、前記出力トランジスタを有する第２基板と、
前記第２基板を間にして前記第１基板に対向し、前記駆動回路が設けられた第３基板とを有する
請求項４に記載の固体撮像素子。 - 更に、前記ゲート電極と前記チャネル領域との間のゲート絶縁膜を有する
請求項１に記載の固体撮像素子。 - 更に、前記光電変換部で生成された信号電荷が、前記転送トランジスタから転送される電荷蓄積部を有する
請求項１に記載の固体撮像素子。 - 更に、前記電荷蓄積部の電位の大きさに応じた信号を出力する増幅トランジスタと、
前記電荷蓄積部の電位をリセットするリセットトランジスタと、
前記増幅トランジスタの出力を制御する選択トランジスタとを有し、
前記増幅トランジスタ、前記リセットトランジスタおよび前記選択トランジスタの少なくとも１つが、前記出力トランジスタである
請求項７に記載の固体撮像素子。 - 更に、前記チャネル領域および前記ソース・ドレイン領域が設けられたフィンを有する
請求項１に記載の固体撮像素子。 - 前記フィンには、複数の前記チャネル領域および複数のソース・ドレイン領域が連続して設けられている
請求項９に記載の固体撮像素子。 - 前記ゲート電極は、前記チャネル領域を間にして対向する第１面および第２面と、前記第１面および前記第２面をつなぐ第３面とを含む
請求項１に記載の固体撮像素子。 - 前記ゲート電極は、更に、前記チャネル領域を間にして前記第３面に対向する第４面を含む
請求項１１に記載の固体撮像素子。 - 前記ゲート電極は、第２導電型のポリシリコンを含む
請求項１に記載の固体撮像素子。 - 光電変換部および前記光電変換部に電気的に接続された転送トランジスタを有する第１基板と、
前記第１基板に対向して設けられ、かつ、ゲート電極と、前記ゲート電極に対向して配置された第１導電型のチャネル領域と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタを有する第２基板と、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを含む
固体撮像素子を備えた撮像装置。 - 光電変換部と、
前記光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタに電気的に接続され、第１導電型のチャネル領域と、前記チャネル領域を覆う複数の面を有するゲート電極と、前記チャネル領域に隣接する前記第１導電型のソース・ドレイン領域とを含む出力トランジスタと、
前記光電変換部で生成された信号電荷が、前記転送トランジスタおよび前記出力トランジスタを介して出力される駆動回路とを含む
固体撮像素子を備えた撮像装置。
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