JPWO2020075010A1 - 音源分離装置、半導体装置、および、電子機器 - Google Patents
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Abstract
Description
図2は、遅延回路の構成例を説明する回路図である。
図3A、図3Bは、信号処理回路の構成例を説明する回路図である。
図4は、遅延回路のタイミングチャートである。
図5は、遅延回路のタイミングチャートである。
図6は、遅延回路のタイミングチャートである。
図7A、図7Bは、スマートホンの構成例を示す斜視概略図である。図7Cは、音と信号のイメージ図である。
図8は、半導体装置の構成例を示す断面図である。
図9A、図9B、図9Cは、トランジスタの構造例を示す断面図である。
図10Aは、トランジスタの構造例を示す上面図である。図10B、図10Cは、トランジスタの構造例を示す断面図である。
図11Aは、トランジスタの構造例を示す上面図である。図11B、図11Cは、トランジスタの構造例を示す断面図である。
図12Aは、トランジスタの構造例を示す上面図である。図12B、図12Cは、トランジスタの構造例を示す断面図である。
図13Aは、トランジスタの構造例を示す上面図である。図13B、図13Cは、トランジスタの構造例を示す断面図である。
図14Aは、トランジスタの構造例を示す上面図である。図14B、図14Cは、トランジスタの構造例を示す断面図である。
図15Aは、トランジスタの構造例を示す上面図である。図15B、図15Cは、トランジスタの構造例を示す断面図である。
図16Aは、トランジスタの構造例を示す上面図である。図16Bは、トランジスタの構造例を示す斜視図である。
図17A、図17Bは、トランジスタの構造例を示す断面図である。
図18A、図18Cは、トランジスタの断面図である。図18B、図18Dは、トランジスタの電気特性を示す図である。
本実施の形態では、本発明の一形態に係わる半導体装置の構成例について説明する。本発明の一形態に係わる半導体装置は、複数のマイクロホンを有し、各マイクロホンが出力する電気信号に遅延を与え、足し合わせることで、目的の方向から発せられている音を強調する、音源分離装置としての機能を有する。音源と各マイクロホンとの距離の差が、音の飛行時間(Time of Flight:ToF)の差となることを利用して、目的の方向から発せられている音を強調し分離することができる。
図1に示す半導体装置100は、マイクロホン10_1乃至マイクロホン10_N(Nは2以上の自然数)、遅延回路20_1乃至遅延回路20_N、および、信号処理回路30、を有する。マイクロホン10_1乃至マイクロホン10_Nをまとめて、マイクロホンアレー、ともいう。
選択回路21(第1選択回路、ともいう)は、音源信号D_1乃至音源信号D_Nのいずれか一つ、例えば、音源信号D_1を複数の信号保持回路22に振り分けるデマルチプレクサとしての機能を有する。選択回路21はスイッチの機能を有し、選択信号Wによってオン(導通状態、ともいう)またはオフ(非導通状態、ともいう)が制御される。例えば、選択信号Wを、ハイレベルまたはローレベルで表されるデジタル信号とし、選択回路21を、nチャネル型のトランジスタで構成することができる。この場合、選択回路21が有するトランジスタは、選択信号Wがハイレベルでオンとなり、ローレベルでオフとなる。
次に、遅延回路20の回路構成例を説明する。図2には、遅延回路20を代表して、遅延回路20_1の回路構成例を示す。
なお、遅延回路20を構成する各トランジスタには、チャネル形成領域に金属酸化物を有するトランジスタ(OSトランジスタ)を用いることが好ましい。本発明の一形態の構成では、OSトランジスタのオフ電流が非常に小さい性質を利用して、音源信号をサンプリングして得られるアナログ電位を、遅延回路20が有する信号保持回路22に保持さることができる。すなわち、OSトランジスタを用いた信号保持回路22は、所定の時間だけ遅延させても、保持したアナログ電位を正確に出力することができる。または、容量素子C11を小さくし、多数の信号保持回路22を搭載することができる。
信号処理回路30は、遅延回路20_1乃至遅延回路20_Nが出力した、出力信号Q_1乃至出力信号Q_Nを加算して(足し合わせて)出力する機能を有する。図3Aに、信号処理回路30の回路構成例を示す。図3Aに示す信号処理回路30は、オペアンプを用いた回路構成例である。
図4は、遅延回路20_1が、音源信号D_1のアナログ電位をサンプリングする動作を説明するためのタイミングチャートである。
図5は、遅延回路20_1および遅延回路20_2が、それぞれ、音源信号D_1、音源信号D_2のアナログ電位をサンプリングし、所定の時間だけ遅延させた出力信号Q_1および出力信号Q_2を生成する動作を説明するためのタイミングチャートである。
なお、実際には、連続した音源信号のアナログ電位をサンプリングするために、遅延回路20が有する信号保持回路22は、音源信号を遅延させたい時間よりも長い時間、アナログ電位を保持できるだけの数が必要である。
次いで、上述した半導体装置100を、電子機器に搭載した例について説明する。なお、本実施の形態では、一例として、半導体装置100をスマートホン(携帯型情報端末)に搭載した場合を説明する。
本実施の形態では、上記実施の形態で説明した半導体装置100に適用可能な、OSトランジスタの構成例について説明する。なお、OSトランジスタは薄膜トランジスタであり、積層して設けることができるため、本実施の形態では、単結晶シリコン基板に形成されたSiトランジスタの上方に、OSトランジスタを設けた半導体装置の構成例について説明する。
図8に示す半導体装置は、トランジスタ300と、トランジスタ500、および容量素子600を有している。図9Aはトランジスタ500のチャネル長方向の断面図であり、図9Bはトランジスタ500のチャネル幅方向の断面図であり、図9Cはトランジスタ300のチャネル幅方向の断面図である。
なお、本実施の形態に示す半導体装置のトランジスタ500は、上記の構造に限られるものではない。以下、トランジスタ500に用いることができる構造例について説明する。
図10A、図10Bおよび図10Cを用いてトランジスタ510Aの構造例を説明する。図10Aはトランジスタ510Aの上面図である。図10Bは、図10Aに一点鎖線L1−L2で示す部位の断面図である。図10Cは、図10Aに一点鎖線W1−W2で示す部位の断面図である。なお、図10Aの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図11A、図11Bおよび図11Cを用いてトランジスタ510Bの構造例を説明する。図11Aはトランジスタ510Bの上面図である。図11Bは、図11Aに一点鎖線L1−L2で示す部位の断面図である。図11Cは、図11Aに一点鎖線W1−W2で示す部位の断面図である。なお、図11Aの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図12A、図12Bおよび図12Cを用いてトランジスタ510Cの構造例を説明する。図12Aはトランジスタ510Cの上面図である。図12Bは、図12Aに一点鎖線L1−L2で示す部位の断面図である。図12Cは、図12Aに一点鎖線W1−W2で示す部位の断面図である。なお、図12Aの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図13A、図13Bおよび図13Cを用いてトランジスタ510Dの構造例を説明する。図13Aはトランジスタ510Dの上面図である。図13Bは、図13Aに一点鎖線L1−L2で示す部位の断面図である。図13Cは、図13Aに一点鎖線W1−W2で示す部位の断面図である。なお、図13Aの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図14A乃至図14Cを用いてトランジスタ510Eの構造例を説明する。図14Aはトランジスタ510Eの上面図である。図14Bは、図14Aに一点鎖線L1−L2で示す部位の断面図である。図14Cは、図14Aに一点鎖線W1−W2で示す部位の断面図である。なお、図14Aの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図15A乃至図15Cを用いてトランジスタ510Fの構造例を説明する。図15Aはトランジスタ510Fの上面図である。図15Bは、図15Aに一点鎖線L1−L2で示す部位の断面図である。図15Cは、図15Aに一点鎖線W1−W2で示す部位の断面図である。なお、図15Aの上面図では、図の明瞭化のために一部の要素を省いて図示している。
また、図8及び図9では、ゲートとしての機能を有する導電体560が、絶縁体580の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図16、図17に示す。
次に、OSトランジスタの電気特性について説明する。以下では一例として、第1のゲート及び第2のゲートを有するトランジスタについて説明する。第1のゲート及び第2のゲートを有するトランジスタは、第1のゲートと第2のゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、第2のゲートに負の電位を印加することにより、トランジスタのしきい値電圧を0Vより大きくし、オフ電流を低減することができる。つまり、第2のゲートに負の電位を印加することにより、第1の電極に印加する電位が0Vのときのドレイン電流を小さくすることができる。
図18Aおよび図18Cは、電気特性の評価に用いたトランジスタの断面図である。なお、図18Aおよび図18Cでは、図の明瞭化のために一部の要素を省いて図示している。
図18Aに示すトランジスタ、および図18Cに示すトランジスタにおいて、Id−Vg特性を計算し、トランジスタの電気特性を評価した。
本実施の形態では、上記実施の形態で説明したOSトランジスタに用いることができる金属酸化物の構成について説明する。
本明細書等において、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OC(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
Claims (6)
- 第1選択回路と、
複数の信号保持回路と、
第2選択回路と、を有する半導体装置であって、
前記半導体装置には、アナログ信号が入力され、
前記第1選択回路は、前記アナログ信号を、異なる時刻に複数回サンプリングする機能を有し、
前記第1選択回路は、サンプリングして得られたアナログ電位を、前記信号保持回路へ出力し、
前記信号保持回路は、前記アナログ電位を保持する機能を有し、
前記第2選択回路は、前記信号保持回路が保持している前記アナログ電位を、前記アナログ信号がサンプリングされた時刻とは異なる時刻に出力する、半導体装置。 - 請求項1において、
前記信号保持回路は、トランジスタと容量素子とを有し、
前記トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。 - 第1マイクロホン乃至第Nマイクロホン(Nは2以上の自然数)と、
第1遅延回路乃至第N遅延回路と、
信号処理回路と、を有し、
前記第Kマイクロホン(Kは1以上N以下の自然数)は、前記第K遅延回路と、電気的に接続され、
前記第Kマイクロホンは、前記第K遅延回路に、第K音源信号を出力し、
前記第K遅延回路は、第1選択回路と、複数の信号保持回路と、第2選択回路とを有し、
前記第K遅延回路が有する前記第1選択回路は、前記第K音源信号を、異なる時刻にサンプリングする機能を有し、
前記第K遅延回路が有する前記第1選択回路は、サンプリングして得られたアナログ電位を、前記第K遅延回路が有する前記信号保持回路へ出力し、
前記第K遅延回路が有する前記信号保持回路は、前記アナログ電位を保持する機能を有し、
前記第K遅延回路が有する前記第2選択回路は、前記第K遅延回路が有する前記信号保持回路が保持している前記アナログ電位を、前記アナログ電位がサンプリングされた時刻とは異なる時刻に読み出す機能を有し、
前記第K遅延回路が有する前記第2選択回路は、前記アナログ電位を読み出して得られた第K出力信号を、前記信号処理回路へ出力し、
前記信号処理回路は、第1出力信号乃至第K出力信号を、足し合わせる、半導体装置。 - 請求項3において、
前記信号保持回路は、トランジスタと容量素子とを有し、
前記トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。 - 第1マイクロホン乃至第Nマイクロホン(Nは2以上の自然数)と、
第1遅延回路乃至第N−1遅延回路と、
信号処理回路と、を有し、
前記第Kマイクロホン(Kは1以上N−1以下の自然数)は、前記第K遅延回路と、電気的に接続され、
前記第Kマイクロホンは、前記第K遅延回路に、第K音源信号を出力し、
前記第Nマイクロホンは、前記信号処理回路に、第N音源信号を出力し、
前記第K遅延回路は、第1選択回路と、複数の信号保持回路と、第2選択回路とを有し、
前記第K遅延回路が有する前記第1選択回路は、前記第K音源信号を、異なる時刻にサンプリングする機能を有し、
前記第K遅延回路が有する前記第1選択回路は、サンプリングして得られたアナログ電位を、前記第K遅延回路が有する前記信号保持回路へ出力し、
前記第K遅延回路が有する前記信号保持回路は、前記アナログ電位を保持する機能を有し、
前記第K遅延回路が有する前記第2選択回路は、前記第K遅延回路が有する前記信号保持回路が保持している前記アナログ電位を、前記アナログ電位がサンプリングされた時刻とは異なる時刻に読み出す機能を有し、
前記第K遅延回路が有する前記第2選択回路は、前記アナログ電位を読み出して得られた第K出力信号を、前記信号処理回路へ出力し、
前記信号処理回路は、第1出力信号乃至第K出力信号と、第N音源信号とを、足し合わせる、半導体装置。 - 請求項5において、
前記信号保持回路は、トランジスタと容量素子とを有し、
前記トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
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