JPWO2020032062A1 - 駆動回路及び電源回路 - Google Patents
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Abstract
Description
を適用した場合を例示する。
W5のドレイン電極Dが第5入力端子I5に接続され、ソース電極Sが第5出力端子O5に接続される。
Claims (16)
- 二端子間の導通状態を制御するスイッチング素子の駆動回路であって、 前記スイッチング素子のゲート電極に接続される第1端子と、 前記スイッチング素子の前記二端子のいずれかに接続される第2端子と、 第3端子と、 前記第3端子と前記第2端子との間に駆動電圧を出力する電圧出力装置と、 前記第1端子と前記第2端子との間に接続され、カソード側が前記第1端子側に向いた第1ダイオードと、前記第1ダイオードに直列接続されカソード側が前記第2端子側に向いた第2ダイオードと、を有する電圧保持回路と、 一端が前記第1端子に接続され、他端が前記第3端子に接続されたキャパシタ素子と、 カソード側が前記第3端子に接続され、アノード側が前記第1端子に接続され、前記キャパシタ素子と並列接続される第3ダイオードと、 を備える、駆動回路。
- 前記スイッチング素子をオン状態とする前記駆動電圧は、前記第1ダイオードをカソード側からアノード側へ導通させる第1電圧よりも大きく、かつ、前記第1電圧と前記第3ダイオードをカソード側からアノード側へ導通させる第2電圧との和以下である、請求項1に記載の駆動回路。
- 前記キャパシタ素子の容量は、前記ゲート電極にて形成される容量成分の容量の10倍以上である、請求項1又は2に記載の駆動回路。
- 前記第1ダイオードをカソード側からアノード側へ導通させる第1電圧は、前記スイッチング素子の前記二端子間を導通させるために必要な前記ゲート電極に印加する電圧よりも大きい、請求項1〜3のいずれかに記載の駆動回路。
- 前記第1ダイオードのアノード側が前記第2端子に接続され、前記第2ダイオードのアノード側が前記第1端子に接続され、前記第1ダイオードのカソード側が前記第2ダイオードのカソード側に接続される、請求項1〜4のいずれかに記載の駆動回路。
- 前記第1ダイオードのカソード側が前記第1端子に接続され、前記第2ダイオードのカソード側が前記第2端子に接続され、前記第1ダイオードのアノード側が前記第2ダイオードのアノード側に接続される、請求項1〜4のいずれかに記載の駆動回路。
- 前記第1ダイオードはツェナーダイオードである、請求項1〜6のいずれかに記載の駆動回路。
- 前記第3ダイオードはツ
ェナーダイオードである、請求項1〜7のいずれかに記載の駆動回路。 - 動作前に、前記スイッチング素子の二端子間をオン状態とした後にオフ状態とする、請求項1〜8のいずれかに記載の駆動回路。
- 前記スイッチング素子のゲート電極を負電位とする負電位印加回路をさらに備える、請求項1〜9のいずれかに記載の駆動回路。
- 前記負電位印加回路は、 一端が前記スイッチング素子のゲート電極に接続される負電位印加キャパシタ素子と、 一端が前記負電位印加キャパシタ素子の他端に接続される充電抵抗素子と、 正電位側が前記充電抵抗素子の他端に接続される充電電源と、 一端が前記負電位印加キャパシタ素子の他端に接続される放電抵抗素子と、 導通状態がオン状態とオフ状態で切り替わる二端子の一方が前記放電抵抗素子の他端に接続され、他方が前記充電電源の0電位側に接続される充放電スイッチング素子と、 を有する、請求項10に記載の駆動回路。
- 前記スイッチング素子の前記二端子間に並列接続される抵抗素子をさらに備える、請求項1〜11のいずれかに記載の駆動回路。
- 入力電源の正電位側に接続される第1入力端子と、前記入力電源の0電位側に接続される第2入力端子と、を有する第1入力部と、 第1出力端子と、前記第2入力端子に接続される第2出力端子と、を有する第1出力部と、 一端が前記第1出力端子に接続される第1インダクタ素子と、 所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第1入力端子に接続され、他方が前記第1インダクタ素子の他端に接続される第1スイッチング素子と、 前記第1スイッチング素子とは相補的にオン状態とオフ状態とが切り替わる二端子のうちの一方が前記第1インダクタ素子の他端に接続され、他方が前記第2出力端子に接続される第2スイッチング素子と、 を有する降圧チョッパ型電源回路と、 前記第1端子が前記第2スイッチング素子のゲート電極に接続され、前記第2端子が前記第2出力端子に接続される、請求項1〜12のいずれかに記載の駆動回路と、 を備える電源回路。
- 入力電源の正電位側に接続される第3入力端子と、前記入力電源の0電位側に接続される第4入力端子と、を有する第2入力部と 第3出力端子と、前記第4入力端子に接続される第4出力端子と、を有する第2出力部と、 一端が前記第3入力端子に接続される第2インダクタ素子と、 所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第2インダクタ素子の他端に接続され、他方が前記第4入力端子に接続される第3スイッチング素子と、 前記第3スイッチング素子とは相補的にオン状態とオフ状態とが切り替わる二端子の一方が前記第3出力端子に接続され、他方が前記第2インダクタ素子の他端に接続される第4スイッチング素子と、 を有する昇圧チョッパ型電源回路と、 前記第1端子が前記第4スイッチング素子のゲート電極に接続され、前記第2端子が前記第2インダクタ素子の他端に接続される、請求項1〜12のいずれかに記載の駆動回路と、 を備える電源回路。
- 入力電源の正電位側に接続される第5入力端子と、前記入力電源の負電位側に接続される第6入力端子と、を有する第3入力部と 第5出力端子を有する第3出力部と、 所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第5入力端子に接続され、他方が前記第5出力端子に接続される第5スイッチング素子と、 所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第5出力端子に接続され、他方が前記第6入力端子に接続される第6スイッチング素子と、 を有する回路を1つのアームとして含むインバータ回路と、 前記第1端子が前記第5スイッチング素子又は前記第6スイッチング素子の少なくとも一方のゲート電極に接続され、ゲート電極に前記第1端子が接続した前記第5スイッチング素子又は前記第6スイッチング素子の二端子の一方に前記第2端子が接続される、請求項1〜12のいずれかに記載の駆動回路と、 を備える電源回路。
- 第1電源の正電位側に接続される第1入出力端子と、前記第1電源の0電位側に接続される第2入出力端子と、を有する第1入出力部と、 前記第1電源よりも電圧が低い第2電源の正電位側に接続される第3入出力端子と、前記第2電源の0電位側及び前記第2入出力端子に接続される第4入出力端子と、を有する第2入出力部と、 一端が前記第3入出力端子に接続される第3インダクタ素子と、 前記第1電源から前記第2電源へ電力を供給するときに所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第1入出力端子に接続され、他方が前記第3インダクタ素子の他端に接続される第7スイッチング素子と、 前記第2電源から前記第1電源へ電力を供給するときに所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第3インダクタ素子の他端に接続され、他方が前記第2入出力端子に接続される第8スイッチング素子と、 を有する双方向コンバータ回路と、 前記第1端子が前記第7スイッチング素子のゲート電極に接続され、前記第2端子が前記第3インダクタ素子の他端に接続される、請求項1〜11のいずれかに記載の駆動回路である第1駆動回路と、 前記第1端子が前記第8スイッチング素子のゲート電極に接続され、前記第2端子が前記第2入出力端子に接続される、請求項1〜11のいずれかに記載の駆動回路である第2駆動回路と、 を備える電源回路。
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