JPWO2019221174A1 - セラミックス銅回路基板およびその製造方法 - Google Patents

セラミックス銅回路基板およびその製造方法 Download PDF

Info

Publication number
JPWO2019221174A1
JPWO2019221174A1 JP2020519890A JP2020519890A JPWO2019221174A1 JP WO2019221174 A1 JPWO2019221174 A1 JP WO2019221174A1 JP 2020519890 A JP2020519890 A JP 2020519890A JP 2020519890 A JP2020519890 A JP 2020519890A JP WO2019221174 A1 JPWO2019221174 A1 JP WO2019221174A1
Authority
JP
Japan
Prior art keywords
copper
ceramic
circuit board
brazing material
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020519890A
Other languages
English (en)
Other versions
JP7332588B2 (ja
Inventor
寛正 加藤
寛正 加藤
佐野　孝
孝 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Materials Co Ltd
Original Assignee
Toshiba Corp
Toshiba Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=68540131&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPWO2019221174(A1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Toshiba Corp, Toshiba Materials Co Ltd filed Critical Toshiba Corp
Publication of JPWO2019221174A1 publication Critical patent/JPWO2019221174A1/ja
Application granted granted Critical
Publication of JP7332588B2 publication Critical patent/JP7332588B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1283—After-treatment of the printed patterns, e.g. sintering or curing methods
    • H05K3/1291—Firing or sintering at relative high temperatures for patterns on inorganic boards, e.g. co-firing of circuits on green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer or layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Ceramic Products (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

実施形態にかかるセラミックス銅回路基板は、セラミックス基板と第１銅部を備える。前記第１銅部は、前記セラミックス基板の第１面に、第１ろう材部を介して接合されている。前記第１銅部の厚さは、０．６ｍｍ以上である。前記第１銅部の側面は、第１傾斜部を含む。前記第１傾斜部の幅は、前記第１銅部の前記厚さの０．５倍以下である。前記第１ろう材部は、前記第１傾斜部の端部からはみ出た第１はみ出し部を有する。前記第１はみ出し部の長さは、０μｍ以上２００μｍ以下である。前記第１はみ出し部と前記第１傾斜部との接触角度は、６５°以下である。

Description

後述する実施形態は、セラミックス銅回路基板およびその製造方法に関する。
近年、産業機器の高性能化に伴い、それに搭載されるパワーモジュールの高出力化が進んでいる。これに伴い、半導体素子の高出力化が進んでいる。半導体素子の動作保証温度は１５０℃程度である。高性能な一部の半導体素子の動作保証温度は、１７５℃程度まで上昇している。
これに伴い、半導体素子を搭載するセラミックス回路基板にも、耐熱特性が要求されている。セラミックス回路基板の耐熱特性は、ＴＣＴ（サーマルサイクルテスト）で評価されている。ＴＣＴは、低温→室温→高温→室温を１サイクルとし、セラミックス回路基板の耐久性を評価する手法である。
国際公開第２０１７／０５６３６０号公報（特許文献１）には、ＴＣＴ特性の優れたセラミックス銅回路基板が開示されている。特許文献１では、ろう材のはみ出し部の長さ、高さ、および硬度を制御することにより、ＴＣＴ特性を向上させている。また、特許文献１では、金属板側面に傾斜構造を設けることによってもＴＣＴ特性を向上させている。
パワーモジュールの性能を示す指標としてパワー密度がある。モジュールのパワー密度は、パワー密度＝ＶＭ×ＩＭ×ｎ／Ｍｖにより求められる。ＶＭは、定格耐電圧（Ｖ）である。ＩＭは、△Ｔｊ−ｃ＝１２５℃（Ａ）における定格電流である。ｎは、モジュール内の半導体素子の数である。また、Ｍｖはモジュールの体積（ｃｍ３）である。
パワーモジュールのパワー密度を大きくするには、モジュール内の半導体素子の数を増やすか、モジュールの体積を小さくすることが必要である。このため、セラミックス回路基板には、より小さな領域に、より多くの半導体素子を搭載することが求められる。
国際公開第２０１７／０５６３６０号公報
特許文献１のセラミックス銅回路基板では、銅板側面の傾斜構造が十分小型化できていなかった。このため、ＴＣＴ特性を向上させた上で、半導体素子を搭載する面積を大きくできるセラミックス銅回路基板が求められていた。
実施形態にかかるセラミックス銅回路基板は、セラミックス基板と第１銅部を備える。前記第１銅部は、前記セラミックス基板の第１面に、第１ろう材部を介して接合されている。前記第１銅部の厚さは、０．６ｍｍ以上である。前記第１銅部の側面は、第１傾斜部を含む。前記第１傾斜部の幅は、前記第１銅部の前記厚さの０．５倍以下である。前記第１ろう材部は、前記第１傾斜部の端部からはみ出た第１はみ出し部を有する。前記第１はみ出し部の長さは、０μｍ以上２００μｍ以下である。前記第１はみ出し部と前記第１傾斜部との接触角度は、６５°以下である。
セラミックス銅回路基板の構造例を示す断面模式図である。 第１銅部及び第２銅部の側面形状の構造例を示す断面模式図である。 第１銅部及び第２銅部の側面形状の別の構造例を示す断面模式図である。 第１銅部及び第２銅部の側面形状の別の構造例を示す断面模式図である。 第１傾斜部の上端部及び第２傾斜部の上端部の角度の測定方法を示す図である。 第１銅部及び第２銅部の側面形状の別の構造例を示す断面模式図である。 セラミックス銅回路基板の構造例を示す平面模式図である。 セラミックス銅回路基板の製造工程の一部を示す断面模式図である。 セラミックス銅回路基板の製造工程の一部を示す断面模式図である。 セラミックス銅回路基板の製造工程の一部を示す断面模式図である。 セラミックス銅回路基板の製造工程の一部を示す断面模式図である。
実施形態にかかるセラミックス銅回路基板は、セラミックス基板と第１銅部を備える。第１銅部は、セラミックス基板の第１面に、第１ろう材部を介して接合されている。第１銅部の厚さは、０．６ｍｍ以上である。第１銅部の側面は、第１傾斜部を含む。第１傾斜部の幅は、第１銅部の厚さの０．５倍以下である。第１ろう材部は、第１傾斜部の端部からはみ出た第１はみ出し部を有する。第１はみ出し部の長さは、０μｍ以上２００μｍ以下である。第１はみ出し部と第１傾斜部との接触角度は、６５°以下である。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１及び図２は、実施形態にかかるセラミックス銅回路基板の構造例を示す。図１は、セラミックス銅回路基板の構造例を示す断面模式図である。図２は、第１銅部及び第２銅部の側面形状の構造例を示す断面模式図である。
図１及び図２において、１はセラミックス銅回路基板、２はセラミックス基板である。３ａは第１銅部、３ｂは第２銅部である。４は裏銅板である。５ａは第１ろう材部、５ｂは第２ろう材部である。６ａは、第１ろう材部が有する第１はみ出し部、６ｂは第２ろう材部が有する第２はみ出し部である。７はろう材層（裏銅板側ろう材層）である。また、Ｐは第１銅部と第２銅部との間の距離である。Ｔａは第１銅部の厚さである。ＩＰ１は、第１銅部の側面が有する第１傾斜部である。Ｄａは第１傾斜部の幅である。Ｌ１ａは第１はみ出し部の長さである。θ１ａは第１はみ出し部と第１傾斜部との接触角度である。θ２ａは第１傾斜部の上端部の角度である。Ｔｂは第２銅部の厚さである。ＩＰ２は、第２銅部の側面が有する第２傾斜部である。Ｄｂは第２傾斜部の幅である。Ｌ１ｂは第２はみ出し部の長さである。θ１ｂは第２はみ出し部と第２傾斜部との接触角度である。θ２ｂは第１傾斜部の上端部の角度である。Ｌ２は除去領域の長さである。第１銅部及び第２銅部は、回路パターンの一部である。裏銅板は、放熱板として設けられる。実施形態にかかるセラミックス銅回路基板は、図示した形態に限定されない。例えば、セラミックス銅回路基板は、３つ以上の銅部を備えていても良い。セラミックス銅回路基板において、裏銅板が回路として用いられても良い。第１銅部及び第２銅部は、別個の銅板であっても良いし、１つの銅板の一部分であっても良い。第１銅部及び第２銅部を上から見たときの形状は、正方形、長方形、Ｕ字形、Ｌ字形、Ｈ字形など様々な形状であってもよい。
セラミックス銅回路基板は、セラミックス基板と、ろう材部と、銅部と、を有する。銅部は、ろう材部を介してセラミックス基板に接合されている。例えば、セラミックス基板２は、図１に示すように、第１面Ｓ１及び第２面Ｓ２を有する。第１銅部３ａは、第１面Ｓ１に第１ろう材部５ａを介して接合されている。第２銅部３ｂは、第１面Ｓ１に第２ろう材部５ｂを介して接合されている。銅板４は、第２面Ｓ２にろう材層７を介して接合されている。
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１面Ｓ１と第２面Ｓ２とを結ぶ方向をＺ方向とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向及びＹ方向とする。長さＬ１ａは、第１はみ出し部のＸ方向又はＹ方向における長さである。距離Ｐは、第１銅部と第２銅部との間のＸ方向又はＹ方向における距離である。各構成要素の厚さは、その構成要素のＺ方向における長さである。
セラミックス基板２としては、窒化珪素基板、窒化アルミニウム基板、アルミナ基板、又はジルコニア含有アルミナ基板などを用いることができる。セラミックス基板２の３点曲げ強度は、５００ＭＰａ以上であることが好ましい。一部の窒化アルミニウム基板、一部のアルミナ基板、及び一部のジルコニア含有アルミナ基板は、５００ＭＰａ以下の３点曲げ強度を有する。それに対して、窒化珪素基板は、５００ＭＰａ以上、さらには６００ＭＰａ以上の高い３点曲げ強度を有する。セラミックス基板の強度が高いと、厚さＴａ及び厚さＴｂを０．６ｍｍ以上、さらには０．８ｍｍ以上と厚くしたとしても、ＴＣＴ特性を向上させることができる。３点曲げ強度は、例えばＪＩＳ−Ｒ−１６０１（２００８）に準じて測定される。ＪＩＳ−Ｒ−１６０１は、ＩＳＯ１４７０４（２０００）に対応する。
窒化珪素基板は、５０Ｗ／（ｍ・Ｋ）以上、さらには８０Ｗ／（ｍ・Ｋ）以上の熱伝導率を有する。熱伝導率は、例えばＪＩＳ−Ｒ−１６１１（２０１０）に準じて測定される。ＪＩＳ−Ｒ−１６１１は、ＩＳＯ１８７５５（２００５）に対応する。近年の窒化珪素基板は、高強度と高熱伝導の両方を有する。５００ＭＰａ以上の３点曲げ強度と、８０Ｗ／（ｍ・Ｋ）以上の熱伝導率と、を有する窒化珪素基板であれば、セラミックス基板２の厚さを０．４０ｍｍ以下、さらには０．３０ｍｍ以下まで薄くすることができる。
また、窒化アルミニウム基板は、熱伝導率１７０Ｗ／（ｍ・Ｋ）以上と高い熱伝導性を有している。窒化アルミニウム基板は、熱伝導率が高いものの、強度が低いため、基板厚さは０．６３５ｍｍ以上であることが望ましい。また、アルミナ基板、ジルコニア含有アルミナ基板は熱伝導率が２０Ｗ／（ｍ・Ｋ）程度であるが、安価である。また、強度が低いため基板厚さは０．６３５ｍｍが必要である。なお、ジルコニア含有アルミナ基板のことをアルジル基板と呼ぶこともある。
第１銅部の厚さＴａ及び第２銅部の厚さＴｂは、０．６ｍｍ以上である。厚さＴａ及び厚さＴｂは、０．８ｍｍ以上であることが好ましい。各銅部を厚くすることにより、通電容量及び放熱性を向上させることができる。第１銅部の厚さ及び第２銅部の厚さは、裏銅板４の厚さと同じであってもよいし、異なってもよい。第１銅部の厚さ及び第２銅部の厚さが裏銅板４の厚さと同じであると、接合工程時の接合体の反り量を低減することができる。セラミックス基板２の第１面Ｓ１側に設けられる銅部の個数及びサイズは任意である。
第１銅部３ａおよび第２銅部３ｂは、第１ろう材部５ａおよび第２ろう材部５ｂを介して、セラミックス基板２にそれぞれ接合される。第１ろう材部及び第２ろう材部は、Ａｇ（銀）、Ｃｕ（銅）および活性金属を含有することが好ましい。活性金属は、Ｔｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｎｂ（ニオブ）から選ばれる少なくとも一つの元素である。Ａｇ、Ｃｕおよび活性金属を含有したろう材を用いた接合法は、活性金属接合法と呼ばれている。
活性金属は、Ｔｉ（チタン）を含むことが好ましい。Ｔｉは、窒化物セラミックスと反応して窒化チタン（ＴｉＮ）を形成することにより、接合強度を高めることができる。また、Ｔｉは、酸化物セラミックスと反応して酸化チタン（ＴｉＯ２）を形成することにより、接合強度を高めることができる。このように、Ｔｉは、セラミックス基板と反応性が良く、接合強度を高めることができる。
また、各ろう材部は、さらに、Ｉｎ（インジウム）、Ｓｎ（錫）およびＣ（炭素）から選ばれる少なくとも一つの元素を含むことが好ましい。
Ａｇ＋Ｃｕ＋活性金属＝１００質量％としたとき、Ａｇの含有率が４０〜８０質量％、Ｃｕの含有率が１５〜４５質量％、Ｔｉの含有率が１〜１２質量％の範囲内であることが好ましい。また、Ｉｎ、Ｓｎが添加されるときには、ＩｎおよびＳｎから選ばれる少なくとも一つの元素の含有率が５〜２０質量％の範囲であることが好ましい。Ｃが添加されるときには、Ｃの含有率が０．１〜２質量％の範囲であることが好ましい。つまり、Ａｇ＋Ｃｕ＋Ｔｉ＋Ｓｎ（またはＩｎ）＋Ｃ＝１００質量％としたとき、Ａｇが４０〜７３．９質量％、Ｃｕが１５〜４５質量％、Ｔｉが１〜１２質量％、Ｓｎ（またはＩｎ）が５〜２０質量％、Ｃが０．１〜２質量％の範囲内であることが好ましい。ここではＴｉを用いたろう材の組成について説明したが、Ｔｉの一部または全部を他の活性金属に置き換えてもよい。また、ＩｎとＳｎを両方用いる場合も合計の含有量は５〜２０質量％の範囲であることが好ましい。
以上のように、セラミックス銅回路基板は、ろう材部を介してセラミックス基板に銅部が接合された構造を有している。
第１銅部の厚さ及び第２銅部の厚さは、０．６ｍｍ以上である。第１銅部の側面は、第１傾斜部を有する。第２銅部の側面は、第２傾斜部を有する。第１傾斜部及び第２傾斜部は、Ｚ方向に対して傾斜している。第１傾斜部の幅Ｄａは、Ｄａ≦０．５Ｔａを満たしている。第２傾斜部の幅Ｄｂは、Ｄｂ≦０．５Ｔｂを満たしている。幅Ｄａ及び幅Ｄｂは、換言すると、Ｘ方向又はＹ方向における長さである。例えば、第１傾斜部と第２傾斜部は、Ｘ方向において対向している。第１傾斜部のＸ方向における長さは、第１銅部の厚さ（Ｚ方向における長さ）の０．５倍以下である。第２傾斜部のＸ方向における長さは、第２銅部の厚さの０．５倍以下である。
例えば、第１傾斜部の上端は、第１銅部の上面と連なっている。第１傾斜部の下端は、第１ろう材部５ａ（第１はみ出し部６ａ）に接している。第２傾斜部の上端は、第２銅部の上面と連なっている。第２傾斜部の下端は、第２ろう材部５ａ（第１はみ出し部６ａ）に接している。各傾斜部の幅は、傾斜部の上端から、傾斜部とはみ出し部が接触する箇所までの、第１面Ｓ１に平行な方向における寸法である。各傾斜部の幅は、セラミックス銅回路基板の断面を観察することにより測定することができる。また、各傾斜部の幅は、セラミックス銅回路板を上から観察することでも求めることができる。
各銅部の側面に傾斜部を設けることにより、セラミックス銅回路基板の熱応力を緩和することができる。その一方で、傾斜部には、半導体素子を実装できない。傾斜部の幅が広いと熱応力は緩和できるものの、半導体素子を実装する面積は小さくなる。このため、傾斜部の幅は、銅部の厚さの０．５倍以下であることが好ましい。より好ましくは、傾斜部の幅は、銅部の厚さの０．１倍以上０．５倍以下である。傾斜部の幅が銅部の厚さの０．１倍未満であると、傾斜部の幅が狭いため、応力緩和効果が不足する可能性がある。
第１ろう材部は、第１銅部の端部からはみ出た第１はみ出し部を有する。第１はみ出し部の長さＬ１ａは、０μｍ以上２００μｍ以下である。第２ろう材部は、第２銅部の端部からはみ出た第２はみ出し部を有する。第２はみ出し部の長さＬ１ｂは、０μｍ以上２００μｍ以下である。銅部の端部からろう材部の一部をはみ出させることにより、熱応力を緩和することができる。また、各はみ出し部の長さは、０μｍ以上２００μｍ以下であることが好ましい。より好ましくは、各はみ出し部の長さは、１０μｍ以上１００μｍ以下である。各はみ出し部の長さが２００μｍを超えると、熱応力の緩和は有効であるものの、第１銅部と第２銅部との間隔Ｐを狭くすることが容易では無い。各はみ出し部の長さが２００μｍ以下であると、第１銅部と第２銅部との間隔Ｐを２ｍｍ以下、さらには１．５ｍｍ以下にすることができる。
また、各はみ出し部の長さが０μｍ未満となると、ろう材の端部が銅部の端部よりも内側に位置した状態となる。このような形状では熱応力緩和効果が得られない。また、各ろう材部の厚さは、１０〜６０μｍの範囲内であることが好ましい。
例えば図２に表したように、第１はみ出し部６ａは、Ｘ方向において第１ろう材部５ａと第２はみ出し部６ｂとの間に位置する。第２はみ出し部６ｂは、Ｘ方向において第２ろう材部５ｂと第１はみ出し部６ａとの間に位置する。第１はみ出し部６ａのＸ方向における長さは、０μｍ以上２００μｍ以下である。第２はみ出し部６ｂのＸ方向における長さは、０μｍ以上２００μｍ以下である。熱応力をより緩和するために、第１はみ出し部６ａのＸ方向における長さは、０μｍより大きく２００μｍ以下であることが望ましい。第２はみ出し部６ｂのＸ方向における長さは、０μｍより大きく２００μｍ以下であることが望ましい。
第１はみ出し部と第１傾斜部との接触角度θ１ａは、６５°以下である。第２はみ出し部と第２傾斜部との接触角度θ１ｂは、６５°以下である。接触角度θ１ａ及びθ１ｂを６５°以下にすることにより、熱応力の緩和効果が大きくなる。さらに好ましくは、接触角度θ１ａ及びθ１ｂは、５°以上６０°以下である。
第１はみ出し部の長さＬ１ａ、第２はみ出し部の長さＬ１ｂ、接触角度θ１ａ、および接触角度θ１ｂは、第１傾斜部、第２傾斜部、第１はみ出し部、及び第２はみ出し部を通るセラミックス銅回路基板の断面を撮影したＳＥＭ写真を用いて測定する。ＳＥＭ写真の倍率は、１００倍に設定する。ＳＥＭ写真から、各はみ出し部の長さおよび各接触角度を測定する。この作業を異なる４断面で行い、その平均値を各はみ出し部の長さおよび各接触角度とする。ＳＥＭ写真におけるはみ出し部、傾斜部などの形状認識には、画像解析ソフトを用いることが好ましい。
銅板を上から見た形状が長方形であり、各側面に第１傾斜部が設けられるときには、互いに対向する位置を測定することが好ましい。例えば、銅板が長方形の場合、長辺での対抗する位置、短辺での対抗する位置の合計４か所を測定するものとする。また、セラミックス基板の一つの面に複数の銅板を接合したとき、それぞれの銅板を測定する。それぞれの測定結果が上記範囲を満たすことが最も好ましい。
実施形態にかかるセラミックス銅回路基板によれば、各傾斜部の幅、各はみ出し部の長さ、および各接触角度の制御により、半導体素子を搭載する面積を確保しつつ、熱応力を緩和できる。このため、半導体モジュールのパワー密度を向上させることができる。
第１傾斜部の上端部の角度θ２ａは、５０°以上であることが好ましい。第２傾斜部の上端部の角度θ２ｂは、５０°以上であることが好ましい。図３および図４は、第１銅部及び第２銅部の側面形状の別の構造例を示す断面模式図である。図３および図４において、図１および図２に示した構成要素と実質的に同様の構成要素については、同じ参照番号が付されている。
図２は、第１傾斜部の上端部の角度θ２ａが鈍角であり、第２傾斜部の上端部の角度θ２ｂが鈍角であるときの構造を例示している。図３は、各上端部がＲ形状のときの構造を例示している。図４は、各上端部の角度が鋭角であるときの構造を例示している。図２と図３では、各上端部の角度が６５°以上である。図４では、各上端部の角度が、５０°未満である。各上端部の角度を測定する際にも、前述のＳＥＭ写真（倍率１００倍）が用いられる。ここでは、鈍角は、角度が９０°以上１８０°未満であることを示す。鋭角は、角度が９０°未満であることを示す。Ｒ形状は、倍率１００倍のＳＥＭ写真にて、上端部の角に曲面が観察されることを示す。
半導体素子を搭載する面積を増大させるためには、第１銅部の上面端部及び第２銅部の上面端部が平坦であることが好ましい。このため、図２および図４に例示した構造が好ましい。また、図３に例示したように各上端部がＲ形状であるときには、Ｒ形状が緩やかであることが望ましい。
樹脂モールドを行うときには、各上端部は、図２および図３に例示した形状を有することが好ましい。樹脂モールドは、半導体素子を搭載した後に、樹脂で封止する工程である。樹脂モールドにより、絶縁性を向上させ、湿気による劣化等を防ぐことができる。各上端部の角度が５０°未満、さらには４５°以下の鋭角である場合、樹脂が第１傾斜部上及び第２傾斜部上に入り込まない可能性がある。モールド樹脂が適切に入り込まない個所には、気泡が形成される。このため、樹脂モールドの歩留まりが低下する。近年、トランスファーモールドなど量産性に優れたモールド工程が開発されている。トランスファーモールドでは、金型内に樹脂を注入する方法が用いられる。金型に樹脂を流し込むため、小さな隙間が形成され難い構造が好ましい。また、気泡は、熱応力がかかったときにモールド樹脂がはがれる原因となりやすい。モールド樹脂がはがれると、導通不良又は絶縁不良などの原因となる。このため、角度θ２ａ及びθ２ｂは、５０°以上、さらには５５°以上が好ましい。より好ましくは、角度θ２ａ及びθ２ｂは、７５°以上である。
角度θ２ａ及びθ２ｂの測定方法について説明する。図５（ａ）、図５（ｂ）、および図５（ｃ）は、第１傾斜部の上端部及び第２傾斜部の上端部の角度の測定方法を示す図である。角度θ２ａは、線Ｌｉ１と線Ｌｉ２とが交差する点の角度を計算することで求められる。線Ｌｉ１は、断面のＳＥＭ写真において、第１銅部３ａの上面の平坦面に沿って延ばした線である。線Ｌｉ２は、第１銅部３ａの側面が、下（セラミックス基板側）に傾斜し始める箇所から延ばした線である。角度θ２ｂは、線Ｌｉ３と線Ｌｉ４とが交差する点の角度を計算することで求められる。線Ｌｉ３は、断面のＳＥＭ写真において、第２銅部３ｂの上面の平坦面に沿って延ばした線である。線Ｌｉ４は、第１銅部３ｂの側面が、下（セラミックス基板側）に傾斜し始める箇所から延ばした線である。
図５（ａ）は、第１傾斜部の上端部が第１銅部の上面に連なる例を示している。図５（ｂ）および図５（ｃ）は、第１銅部の上面と第１傾斜部の上端部とが繋がる部分がＲ形状を有する例を示している。図５（ｃ）では、第１傾斜部が内側に向けて少し窪んで傾斜している。具体的には、図５（ｃ）では、第１傾斜部が、内側に向けて円弧状に窪んでいる。第１傾斜部には、少しの凹凸があってもよい。
図６は、第１銅部及び第２銅部の側面形状の別の構造例を示す断面模式図である。図６は、第１傾斜部及び第２傾斜部に凹凸がある形状を例示している。図６において、２はセラミックス基板である。３ａは第１銅部、３ｂは第２銅部である。５ａは第１ろう材部、５ｂは第２ろう材部である。ＩＰ１は第１傾斜部、ＩＰ２は第２傾斜部である。図６に示す第１傾斜部ＩＰ１及び第２傾斜部ＩＰ２には、小さな凹凸が形成されている。各傾斜部における凹凸の有無は、第１銅部の側面及び第２銅部の側面を１０００倍に拡大した断面ＳＥＭ写真により確認できる。拡大写真（１０００倍）に写る第１傾斜部及び第２傾斜部において、微少な凹凸が観察されるとき、各傾斜部に凹凸があるとみなせる。隣り合う凸部と凹部の高さの差は、１μｍ以上２０μｍ以下であることが好ましい。また、微小な複数の凹部と微小な複数の凸部が交互に存在することが好ましい。微少な凹凸が交互に設けられると、微少な波型形状になる。
また、第１傾斜部及び第２傾斜部が少し内側に窪んで傾斜し始める形状の場合、内側に窪んだ部分の幅は第１傾斜部の幅又は第２傾斜部の幅の４分の１以下であることが好ましい。このような窪んだ構造を、微少な窪み形状と呼ぶ。
微少な凹凸形状又は微少な窪み形状が設けられると、各銅部とモールド樹脂との密着性を向上させることができる。つまり、セラミックス銅回路基板のＴＣＴ特性を向上させたうえで、セラミックス銅回路基板とモールド樹脂との密着性を向上させることができる。一方、凹凸形状や窪み形状のサイズが大きいと、各銅部とモールド樹脂との間に気泡が形成され易い。
図７は、セラミックス銅回路基板の構造例を示す平面模式図である。図７（ａ）は、第１銅部３ａを含む銅板と、第２銅部３ｂを含む別の銅板と、がセラミックス基板２に接合された構造を例示している。図７（ｂ）は、第１銅部３ａ及び第２銅部３ｂを含む１つの銅板がセラミックス基板２に接合された構造を例示している。いずれの構造においても、第１銅部と第２銅部は、セラミックス基板の接合された面に水平な一方向において、互いに離れている。例えば、その一方向において、第１銅部の第１傾斜部ＩＰ１は、第２銅部の第２傾斜部ＩＰ２と対向している。
半導体素子が搭載される銅回路板の側面の９０％以上が、上記形状を有していることが好ましい。例えば、セラミックス基板には、半導体素子が搭載される銅回路板が複数設けられる。第１銅部は、複数の銅回路板の１つである。第２銅部は、複数の銅回路板の別の１つである。又は、第１銅部は、１つの銅回路板の一部であり、第２銅部は、その１つの銅回路板の別の一部であっても良い。第１銅部の側面の９０％以上が、上述した第１傾斜部と同様の形状を有していることが望ましい。また、第２銅部の側面の９０％以上が、上述した第２傾斜部と同様の形状を有していることが望ましい。最も好ましくは、第１銅部の側面全体が第１傾斜部と同様の形状を有し、第２銅部の側面全体が第２傾斜部と同様の形状を有する。
以上のようなセラミックス銅回路基板は、ＴＣＴ特性に優れている。
例えばＴＣＴでは、１つのサイクルにおいて、−４０℃での３０分の保持、室温での１０分の保持、１７５℃での３０分の保持、および室温での１０分の保持が、順次実行される。このサイクルを繰り返し、セラミックス銅回路基板に不具合が発生するサイクル数を測定する。回路基板の不具合とは、例えば各ろう材部（５ａ、５ｂ）の剥がれ、ろう材層７の剥がれ、またはセラミックス基板２の割れなどである。
本実施形態のセラミックス銅回路基板は、ＴＣＴにおける高温側の保持温度を１７５℃以上にしたとしても、優れたＴＣＴ特性を示すことができる。１７５℃以上の保持温度とは、例えば２００℃〜２５０℃である。ＳｉＣ素子およびＧａＮ素子等の半導体素子では、ジャンクション温度が２００〜２５０℃になると予測される。ジャンクション温度は、半導体素子の動作保証温度に対応する。このため、セラミックス銅回路基板においても、高温での耐久性が求められる。
また、各傾斜部の幅および各はみ出し部の長さを制御することで、小さなはみ出し部で応力緩和できる。このため、第１銅部と第２銅部との間隔Ｐを２ｍｍ以下、さらには１．５ｍｍ以下と狭くすることができる。
さらに、各傾斜部の上端部の形状を制御することにより、半導体素子の搭載面積の確保と、樹脂モールド性の向上と、を図ることができる。
実施形態にかかるセラミックス銅回路基板の製造方法について説明する。実施形態にかかるセラミックス銅回路基板は、上記構成を有していれば、以下の製造方法に限定されない。例えば、以下の製造方法によれば、実施形態にかかるセラミックス銅回路基板の歩留まりを向上できる。
まず、セラミックス基板の少なくとも一方の面に、ろう材層を介して第１銅部及び第２銅部が接合された接合体を用意する。第１銅部の厚さ及び第２銅部の厚さは、０．６ｍｍ以上である。第１銅部及び第２銅部は、回路パターン形状を有する。第１銅部及び第２銅部は、互いに分離された回路パターンであっても良いし、１つの回路パターンの一部であっても良い。第１銅部及び第２銅部は、１つの銅板をエッチングすることで形成される。又は、第１銅部及び第２銅部は、第１銅部を有する銅板と、第２銅部を有する別の銅板と、をセラミックス基板に接合することで形成されても良い。セラミックス基板の両面に銅板を接合し、少なくとも一方の面の銅板へのエッチング加工により第１銅部及び第２銅部を形成する方法が好ましい。両面に銅板を接合した方が接合体の反りの発生を抑制することができる。また、エッチングを用いると、任意のパターン形状を形成することが可能である。上から見たときの第１銅部及び第２銅部の形状は、任意であり、例えば、正方形、長方形、Ｕ字形、Ｌ字形、Ｈ字形など様々な形状であってよい。第１銅部と第２銅部との間には、ろう材層が設けられている。
実施形態にかかるセラミックス銅回路基板の製造方法は、ろう材エッチング工程および銅エッチング工程を含む。実施形態にかかるセラミックス銅回路基板の製造方法は、準備工程および回路パターン形成工程をさらに含んでも良い。
準備工程では、セラミックス基板の少なくとも一方の面に、ろう材層を介して厚さ０．６ｍｍ以上の銅板を接合した接合体を用意する。回路パターン形成工程では、銅板をパターン形状にエッチングする。これにより、第１銅部及び第２銅部が形成される。ろう材エッチング工程では、第１銅部と第２銅部との間に存在するろう材層をエッチングする。ろう材層のエッチングにより、セラミックス基板と第１銅部との間に位置する第１ろう材部と、セラミックス基板と第２銅部との間に位置する第２ろう材部と、が形成される。このとき、除去領域の長さＬ２が、銅部の端部から±１００μｍの範囲内となるように、エッチングする。例えば、第１ろう材部の除去領域の長さは、第１銅部の端部と、第１銅部の当該端部に最も近い第１ろう材部の端部と、の間の、セラミックス基板表面に平行な方向における距離である。第２ろう材部の除去領域の長さは、第２銅部の端部と、第２銅部の当該端部に最も近い第２ろう材部の端部と、の間の、セラミックス基板表面に平行な方向における距離である。銅エッチング工程では、第１銅部の側面及び第２銅部の側面をエッチングする。このとき、第１はみ出し部の長さＬ１ａ及び第２はみ出し部の長さＬ１ｂが０μｍ以上２００μｍ以下の範囲内、第１はみ出し部と第１傾斜部との接触角度θ１ａ及び第２はみ出し部と第２傾斜部との接触角度θ１ｂが６５°以下、第１傾斜部の幅ＤａがＤａ≦０．５Ｔａを満たし、且つ第２傾斜部の幅ＤｂがＤｂ≦０．５Ｔｂを満たすように、エッチングする。また、第１はみだし部の長さＬ１ａ及び第２はみ出し部の長さＬ１ｂは、０μｍより大きいことが好ましい。
図８〜図１１は、セラミックス銅回路基板の製造工程の一部を示す断面模式図である。図８〜図１１は、セラミックス銅回路基板の製造工程の流れを例示している。図８〜図１１において、図１および図２に示した構成要素と実質的に同様の構成要素については、同じ参照番号が付されている。図１０のＬ２は、除去領域の長さである。図８では、両面に銅板を接合した接合体を例に説明する。図８の接合体は、いわゆるベタ銅板を用いた接合体である。
まず、接合体を用意する準備工程を行う。接合体は、セラミックス基板の少なくとも一方の面に、ろう材層を介して厚さ０．６ｍｍ以上の銅板が接合されている。セラミックス基板と銅板は、活性金属接合法を用いて接合される。
セラミックス基板は、窒化珪素基板、窒化アルミニウム基板、アルミナ基板、又はジルコニア含有アルミナ基板などを用いることができる。セラミックス基板２の３点曲げ強度は、５００ＭＰａ以上であることが好ましい。銅板の厚さＴは、０．６ｍｍ以上であることが好ましい。表銅板３の厚さは、裏銅板４の厚さと同じでもよいし、異なっていてもよい。表銅板３の厚さと裏銅板４の厚さが同じであると、接合体の反りが抑制される。銅板の縦横サイズは、セラミックス基板よりも、０．５〜５ｍｍ程度小さいものが好ましい。
ろう材層５および７には、Ａｇ、Ｃｕおよび活性金属を有するろう材を用いる。ろう材には、必要に応じ、Ｓｎ、ＩｎおよびＣから選ばれる１種または２種以上を添加してもよい。接合工程は、真空中（１０−２Ｐａ以下）、温度７００〜８８０℃で行われる。
この工程により、図８に示したような、セラミックス基板と銅板の接合体を作製する。
次に、銅板をパターン形状にエッチングする回路パターン形成工程を行う。この工程では、接合体（セラミックス基板と銅板の接合体）の銅板に、回路パターンを形成する。ここでは、表銅板に回路パターンを形成する例を説明する。裏銅板にも回路パターンを形成する場合には、裏銅板にも同様の工程を行う。
まず、表銅板３の回路パターンとして残す部分にエッチングレジストを塗布する。その後、銅板をエッチングする。銅板のエッチング工程には、塩化鉄または塩化銅を用いることが好ましい。塩化鉄は、ＦｅＣｌ３が好ましい。塩化銅は、ＣｕＣｌ２が好ましい。塩化鉄または塩化銅を含むエッチング液は、銅板を選択的にエッチングすることができる。言い換えると、活性金属ろう材層を実質的にエッチングせずに残すことができる。この工程により、図９に示したように、銅板３がエッチングされて第１銅部３ａおよび第２銅部３ｂが形成される。このとき、第１銅部３ａの側面に第１傾斜部が形成され、第２銅部３ｂの側面に第２傾斜部が形成されるように、エッチングする。
この工程では、後の工程で形成されるはみ出し部長さを考慮し、第１銅部３ａと第２銅部３ｂとの間の距離Ｐを、第１銅部３ａと第２銅部３ｂの最終的な距離Ｐに対して０μｍ〜−２００μｍの範囲にすることが好ましい。例えば、第１銅部３ａと第２銅部３ｂの最終的な距離Ｐを１．５ｍｍにするときには、回路パターン形成工程において距離Ｐを１．５〜１．３ｍｍの範囲内にすることが好ましい。つまり、回路パターン形成工程直後の距離Ｐは、最終的な距離Ｐに対して、同じか２００μｍ以内に狭くしておくことが好ましい。また、第１傾斜部の幅Ｄａと第１銅部の厚さＴａが、Ｄａ≦（０．５Ｔａ＋１００μｍ）を満たし、第２傾斜部の幅Ｄｂと第２銅部の厚さＴｂが、Ｄｂ≦（０．５Ｔｂ＋１００μｍ）を満たすようにエッチングする。回路パターン形成工程で上記のように形状を制御しておくことにより、後工程での形状制御が容易となる。
図９では銅板を２つ（第１銅部及び第２銅部）にパターン化した例を示したが、形成されるパターン形状は適宜変更可能である。また、この工程では、図９に示したように、第１銅部３ａと第２銅部３ｂの間にはろう材層５の一部が存在する。ろう材層５の当該一部は、銅部に覆われておらず、むき出しになっている。
次に、ろう材エッチング工程を行う。ろう材エッチング工程では、第１銅部と第２銅部との間に存在するろう材層をエッチングすることにより、除去領域の長さＬ２を銅部端部から±１００μｍの範囲内にする。ろう材エッチング工程により、セラミックス基板と第１銅部との間のろう材が、セラミックス基板と第２銅部との間のろう材と電気的に分離される。
ろう材エッチング工程では、過酸化水素水又はアンモニウム化合物などを用いてろう材層をエッチングする。ろう材層がＡｇ、Ｃｕおよび活性金属などを含んだ活性金属ろう材である場合、過酸化水素水又はアンモニウム化合物などを含有したろう材エッチング液が有効である。これらは、活性金属ろう材層を選択的にエッチングできる。また、ろう材エッチング液は、必要に応じ、過酸化水素水及びアンモニウム化合物以外の成分を含有してもよい。また、ろう材エッチング液は、過酸化水素水及びアンモニウム化合物の混合液を用いてもよい。
除去領域の長さＬ２が±１００μｍの範囲内となるように、ろう材層をエッチングする。除去領域の長さＬ２は、銅部の一端と、ろう材部の一端と、の間の距離である。除去領域の長さＬ２を上記範囲内にすることにより、後工程での形状制御が容易となる。
銅部の一端がろう材部の一端とＺ方向において重なっている状態は、はみ出し部長さＬ１が０μｍの状態に対応する。除去領域の長さＬ２が±１００μｍである状態は、はみ出し部長さＬ１が±１００μｍの範囲内である状態に対応する。除去領域の長さＬ２がマイナスであることは、ろう材部が銅部端部よりも内側に位置していることを示している。すなわち、ろう材部が、銅部端部からはみ出していないことを示している。また、除去領域の長さＬ２がプラスであることは、ろう材部が銅部端部よりも外側に位置していることを示している。すなわち、ろう材部が銅部端部からはみ出していることを示している。つまり、除去領域の長さＬ２が−１００μｍであるときは、銅部端部より１００μｍ内側の範囲はろう材が除去された状態を示す。また、除去領域の長さＬ２が＋１００μｍであるときは、銅部端部より１００μｍ外側にはみ出し部が形成された状態を示す。
また、除去領域の長さＬ２は−５０μｍから＋３０μｍの範囲が好ましい。絶縁間距離を確保する上で好ましいはみ出し部長さＬ１は、１０μｍ以上１００μｍ以下である。除去領域の長さＬ２を±１００μｍ、さらには−５０μｍから＋３０μｍの範囲内とすることにより、後工程でのはみ出し部長さＬ１を制御し易くなる。
次に、第１銅部の側面及び第２銅部の側面をエッチングする銅エッチング工程を行う。この工程では、第１はみ出し部の長さＬ１ａ及び第２はみ出し部の長さＬ１ｂを０μｍ以上２００μｍ以下の範囲、第１はみ出し部と第１傾斜部との接触角度θ１ａを６５°以下、第２はみ出し部と第２傾斜部との接触角度θ１ｂを６５°以下、第１傾斜部の幅を第１銅部の厚さの０．５倍以下、第２傾斜部の幅を第２銅部の厚さの０．５倍以下となるように、エッチングを行う。
銅をエッチングする液を用いて第１銅部の側面及び第２銅部の側面をエッチングすることにより、各はみ出し部の長さを制御することができる。また、第１銅部の側面および第２銅部の側面をエッチングすることにより、接触角度θ１ａ、接触角度θ１ｂ、第１傾斜部の上端部の角度θ２ａ、および第２傾斜部の上端部の角度θ２ｂを制御することができる。また、第１銅部又は第２銅部の上面又は側面でエッチングしたくない領域がある場合は、ろう材層をエッチングする工程で使用するエッチング液（過酸化水素水及びアンモニウム化合物の混合液等）に耐性のあるレジストを予め用いることが有効である。ろう材層をエッチングする工程の後に、エッチングしたくない領域に改めてレジストを塗布することも有効である。
また、第１銅部の側面及び第２銅部の側面のエッチング条件は、前述の実施形態にかかるセラミックス銅回路基板の形状を満たすように行う。つまり、第１傾斜部の幅、第２傾斜部の幅、第１はみ出し部の長さ、第２はみ出し部の長さ、第１傾斜部の形状、および第２傾斜部の形状が、前述した実施形態にかかるセラミックス銅回路基板の構成と同様になるようにエッチングする。
第１銅部の側面及び第２銅部の側面は、１回のエッチング工程で第１銅部及び第２銅部に対するエッチングレートが、１００μｍ以下となる条件でエッチングされることが好ましい。エッチングレートは、１回のエッチング工程で各銅部がエッチングされる量である。エッチングレートは「エッチング前の銅部の厚さ−エッチング後の銅部の厚さ」で算出される。銅部へのエッチング液は、塩化鉄または塩化銅が用いられる。１回のエッチング工程として１〜１０分でエッチングレートが１００μｍ以下となる条件が好ましい。また、エッチングレートは、４０〜６０μｍであることが好ましい。エッチング時間は、１〜４分の範囲内であることが好ましい。エッチングレートが４０μｍ未満ではエッチング時間が長くなり、量産性が低下する。また、エッチングレートが１００μｍを超えて大きいと、第１傾斜部の形状及び第２傾斜部の形状の制御が難しくなる。
銅部へのエッチング液としては、硫酸と過酸化水素との混合液である化学研磨液を使うこともできる。しかしながら、化学研磨液によるエッチングレートは、一般的に、塩化鉄または塩化銅を用いたエッチング液によるエッチングレートよりも低い。つまり、同じ時間エッチングを行ったとき、塩化鉄または塩化銅を用いた銅板エッチング液の方がエッチング量が多い。エッチング時間が長くなると量産性が低下する。このため、エッチング液として、塩化鉄または塩化銅を用いることが好ましい。
回路パターン形成工程と銅エッチング工程において、同じエッチング液を用いても良い。回路パターン形成工程と銅エッチング工程において、同じエッチング液を用いた場合、銅エッチング工程におけるエッチング時間は、回路パターン形成工程におけるエッチング時間よりも短いことが好ましい。同じエッチング液を用いることにより、エッチングレートを時間で制御することができる。
実施形態にかかるセラミックス銅回路基板は、銅板厚さＴが０．６ｍｍ以上である。１回のエッチング工程でのエッチングレートは１００μｍ以下、さらには４０〜６０μｍであることが好ましい。また、エッチング時間を１〜１０分、さらには１〜４分とすることが好ましい。この条件とすることにより、歩留り良く、形状を制御した上で、量産性も向上させることができる。また、ろう材層エッチングと銅エッチング工程を交互に複数回行ってもよい。これにより、各傾斜部の幅、各はみ出し部の長さ、各接触角度を、前述した範囲内に制御し易くなる。
以上では、セラミックス銅回路基板において、長さＬ１ａ及び長さＬ１ｂの両方が、０μｍ以上２００μｍ以下である例を説明した。長さＬ１ａ及び長さＬ１ｂの一方のみが、０μｍ以上２００μｍ以下であっても良い。熱応力をより緩和させるためには、長さＬ１ａ及び長さＬ１ｂの両方が、０μｍ以上２００μｍ以下であることが望ましい。
また、接触角度θ１ａ及び接触角度θ１ｂの一方のみが、６５°以下であっても良い。ただし、熱応力をより緩和させるためには、接触角度θ１ａ及び接触角度θ１ｂの両方が、６５°以下であることが好ましい。
また、幅Ｄａが厚さＴａの０．５倍以下、及び幅Ｄｂが厚さＴｂの０．５倍以下、の一方のみが満たされても良い。ただし、半導体素子の実装面積をさらに増大させるためには、幅Ｄａが厚さＴａの０．５倍以下、及び幅Ｄｂが厚さＴｂの０．５倍以下の両方が満たされることが好ましい。
また、角度θ２ａ及び角度θ２ｂの一方のみが５０°以上であっても良い。ただし、樹脂モールド性のさらなる向上のためには、角度θ２ａ及び角度θ２ｂの両方が５０°以上であることが好ましい。
（実施例）
（実施例１〜１５、比較例１〜２）
セラミックス基板と銅板の接合体として表１に示したものを用意した。なお、セラミックス基板は、縦６０ｍｍ×横５０ｍｍ×厚さ０．３２ｍｍの窒化珪素基板（熱伝導率９０Ｗ／（ｍ・Ｋ）、３点曲げ強度６５０ＭＰａ）のものを第一の窒化珪素基板とした。また、縦６０ｍｍ×横５０ｍｍ×厚さ０．２５ｍｍの窒化珪素基板（熱伝導率８５Ｗ／（ｍ・Ｋ）、３点曲げ強度７００ＭＰａ）のものを第二の窒化珪素基板とした。また、縦６０ｍｍ×横５０ｍｍ×厚さ０．６３５ｍｍの窒化アルミニウム基板（熱伝導率１７０Ｗ／（ｍ・Ｋ）、３点曲げ強度４００ＭＰａ）を用意した。また、銅板は縦５５ｍｍ×横４５ｍｍの無酸素銅とした。接合方法は活性金属接合法で接合したものである。また、表裏同じサイズの銅板を接合した。
Figure 2019221174
次に、接合体の表銅板にエッチングレジストを塗布した。エッチングレジストはろう材層をエッチングする液に耐えられるよう市販のレジストをパターン形状に塗布した。なお、銅板をエッチングした後のパターン間の間隔が１．０ｍｍになるように設計した。
次に銅板をエッチングした。エッチングにより、１つの銅版を、回路パターンに対応した複数の銅部に分割した。隣り合う銅部間の距離Ｐが１．０ｍｍとなっていた。また、銅部側面の傾斜部の幅Ｄと銅部の厚さＴが、Ｄ≦（０．５Ｔ＋１００μｍ）を満たすようにエッチングした。また、隣り合う銅部間にはろう材層がむき出しになっていた。
次に、ろう材層をエッチングした。ろう材層をエッチングする際に、除去領域の長さＬ２が表２のものを用意した。実施例は、除去領域の長さＬ２が±１００μｍの範囲になったものである。表２において除去領域の長さＬ２がマイナス表示になっているのは、銅部端部からどのくらいろう材層が除去されているかを示している。
また、比較例１では、ろう材層が大きくはみ出ている。比較例２では、除去領域の長さＬ２が大きい。
Figure 2019221174
次に、実施例および比較例にかかるセラミックス銅回路基板に対し、銅部側面のエッチング工程を行った。それにより、表３の形状を有するセラミックス銅回路基板を作製した。銅エッチング工程は、エッチング時間３分でエッチングレート６０μｍとなる塩化第二鉄溶液を用いた。また、回路パターン形成工程と銅エッチング工程の時間を調整してエッチング量を制御した。
Figure 2019221174
実施例にかかるセラミックス銅回路基板は、傾斜部の幅、はみ出し部の長さ、接触角度、傾斜部上端部の角度などが望ましい範囲になっていた。また、実施例にかかるセラミックス銅回路基板は、傾斜部に１μｍ以上２０μｍ以下の微少な凹凸形状または幅Ｄの４分の１以下の微少な窪み形状が観察された。
また、比較例１は傾斜部の幅Ｄが大きく、はみ出し部の長さＬ１も大きくなってしまった。予め、はみ出し部を形成したものに銅板側面のエッチング加工を行ったとしても、目的とする形状に加工するのは困難であった。また、比較例２のように除去領域の長さＬ２を大きくしたものは、銅板側面のエッチング加工を行ったとしても、目的とする形状に加工するのは困難であった。
実施例および比較例にかかるセラミックス銅回路基板に対し、ＴＣＴ試験および樹脂モールド性を調べた。
ＴＣＴ試験は、−４０℃×３０分保持→室温×１０分保持→２５０℃×３０分保持→室温×１０分保持を１サイクルとした。窒化珪素銅回路基板は、３０００サイクル後のセラミックス銅回路基板に不具合が発生の有無を調べた。また、窒化アルミニウム銅回路基板は、２０００サイクル後のセラミックス銅回路基板に不具合が発生の有無を調べた。不具合の発生の有無は、超音波探傷装置（ＳＡＴ）でセラミックス基板と銅部の間のクラックの有無を調べた。クラックが観察されなかったものを良、クラックが観察されたものを不良と表記した。
また、樹脂モールド性は、トラスファーモールドで樹脂モールドした半導体モジュールを作製した。半導体モジュールの銅部側面に気泡の有無を観察した。気泡の有無はＣＴ観察により行った。銅部側面に対し、面積率で気泡が２％以下のものを良、２％を超えたものを不良と表示した。
その結果を表４に示す。
Figure 2019221174
表からわかる通り、実施例にかかるセラミックス銅回路基板は、ＴＣＴ特性が優れていた。また、実施例１３〜１５のようにセラミックス基板の厚さが０．２５ｍｍと薄くなっても、ＴＣＴ特性は良かった。
一方、比較例１および比較例３のように銅部側面の傾斜部とはみ出し部との間の接触角度θ１が８０°と大きなものは、ＴＣＴ特性が低下した。比較例２は、はみ出し部長さＬ１が−１００μｍであったためＴＣＴ特性が低下した。
また、樹脂モールド性は傾斜部の上端部の角度θ２が５５°以上のものは良好であった。実施例１および比較例２のように６５°未満となると気泡が形成されやすかった。
また、比較例１のようにはみ出し部長さＬ１が２００μｍを超えて大きいと導通不良を起こしやすくなる。このため、銅部間の距離Ｐを小さくすることは困難である。
以上、本発明のいくつかの実施形態を例示したが、これら実施形態は、例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まる。また、前述の各実施形態は、相互に組合わせて実施することができる。
１：セラミックス銅回路基板
２：セラミックス基板
３：面銅板
３ａ：第１銅部
３ｂ：第２銅部
４：裏銅板
５：ろう材層（表銅板側ろう材層）
５ａ：第１ろう材部
５ｂ：第２ろう材部
６ａ：第１はみ出し部
６ｂ：第２はみ出し部
７：ろう材層（裏銅板側ろう材層）
Ｐ：隣り合う銅部間の距離
Ｔ：銅板厚さ
Ｔａ：第１銅部の厚さ
Ｔｂ：第２銅部の厚さ
Ｄａ：第１傾斜部の幅
Ｄｂ：第２傾斜部の幅
Ｌ１ａ：第１はみ出し部の長さ
Ｌ１ｂ：第２はみ出し部の長さ
Ｌ２：除去領域の長さ
ＩＰ１：第１傾斜部
ＩＰ２：第２傾斜部
θ１ａ：第１はみ出し部と第１傾斜部との接触角度
θ１ｂ：第２はみ出し部と第２傾斜部との接触角度
θ２ａ：第１傾斜部の上端部の角度
θ２ｂ：第２傾斜部の上端部の角度

Claims (15)

  1. セラミックス基板と、
    前記セラミックス基板の第１面に、第１ろう材部を介して接合された第１銅部と、
    を備え、
    前記第１銅部の厚さは、０．６ｍｍ以上であり、
    前記第１銅部の側面は、第１傾斜部を含み、
    前記第１傾斜部の幅は、前記第１銅部の前記厚さの０．５倍以下であり、
    前記第１ろう材部は、前記第１傾斜部の端部からはみ出た第１はみ出し部を有し、
    前記第１はみ出し部の長さは、０μｍ以上２００μｍ以下であり、
    前記第１はみ出し部と前記第１傾斜部との接触角度は、６５°以下であるセラミックス銅回路基板。
  2. 前記接触角度は、５°以上６０°以下である請求項１記載のセラミックス銅回路基板。
  3. 前記第１はみ出し部の前記長さは、０μｍより大きく２００μｍ以下である請求項１ないし請求項２のいずれか１項に記載のセラミックス銅回路基板。
  4. 前記第１傾斜部の上端部の角度は、５０°以上である請求項１ないし請求項３のいずれか１項に記載のセラミックス銅回路基板。
  5. 前記第１ろう材部は、銀、銅および活性金属を含有する請求項１ないし請求項４のいずれか１項に記載のセラミックス銅回路基板。
  6. 前記銅板の前記厚さは、０．８ｍｍ以上であり、
    前記セラミックス基板は、窒化珪素基板であり、
    前記セラミックス基板の厚さは、０．４ｍｍ以下である請求項１ないし請求項５のいずれか１項に記載のセラミックス銅回路基板。
  7. 前記第１面に第２ろう材部を介して接合された第２銅部をさらに備え、
    前記第２銅部は、前記第１面に沿う第１方向において前記第１銅部から離れ、
    前記第１銅部の少なくとも一部と前記第２銅部の少なくとも一部との間の前記第１方向における距離は、２ｍｍ以下である請求項１ないし請求項６のいずれか１項に記載のセラミックス銅回路基板。
  8. 第１面に第１ろう材層を介して第１銅部及び第２銅部が接合され、前記第１銅部と前記第２銅部は前記第１面に沿う第１方向において互いに離れ、前記第１銅部の厚さ及び前記第２銅部の厚さは０．６ｍｍ以上であるセラミックス基板を用意し、
    前記セラミックス基板と前記第１銅部との間に位置する第１ろう材部及び前記セラミックス基板と前記第２銅部との間に位置する第２ろう材部が形成され、且つ前記第１ろう材部の端部と前記第１銅部の端部との間の距離が１００μｍ以下となるように、前記第１銅部と前記第２銅部との間に位置する前記ろう材層の一部をエッチングし、
    前記第１銅部の側面が第１傾斜部を含み、前記第１傾斜部の端部からはみ出た前記第１ろう材部の第１はみ出し部の長さが０μｍ以上２００μｍ以下となり、前記第１傾斜部と前記第１はみ出し部との接触角度が６５°以下となり、且つ前記第１傾斜部の幅が前記第１銅部の厚さの０．５倍以上となるように、前記第１銅部をエッチングするセラミックス銅回路基板の製造方法。
  9. 前記第１銅部及び前記第２銅部は、前記セラミックス基板に前記第１ろう材層を介して接合された銅板をエッチングすることで形成される請求項８記載のセラミックス銅回路基板の製造方法。
  10. 前記第１はみ出し部の前記長さが０μｍより大きく２００μｍ以下となるように、前記第１銅部をエッチングする請求項８ないし請求項９のいずれか１項に記載のセラミックス銅回路基板の製造方法。
  11. 前記第１銅部のエッチングと同時に、前記第２銅部の側面が前記第１傾斜部と対向する第２傾斜部を含み、前記第２傾斜部の端部からはみ出た前記第２ろう材部の第２はみ出し部の長さが０μｍ以上２００μｍ以下となり、前記第２傾斜部と前記第２はみ出し部との接触角度が６５°以下となり、且つ前記第２傾斜部の幅が前記第２銅部の厚さの０．５倍以上となるように、前記第２銅部をエッチングする請求項８ないし請求項１０のいずれか１項に記載のセラミックス銅回路基板の製造方法。
  12. 前記第１傾斜部と前記第１はみ出し部との前記接触角度が５°以上６０°以下となるように前記第１銅部をエッチングする請求項８ないし請求項１１のいずれか１項に記載のセラミックス銅回路基板の製造方法。
  13. 前記第１傾斜部の上端部の角度が５０°以上となるように前記第１銅部をエッチングする請求項８ないし請求項１２のいずれか１項に記載のセラミックス銅回路基板の製造方法。
  14. 前記第１ろう材層は、銀、銅および活性金属を含有する請求項８ないし請求項１３のいずれか１項に記載のセラミックス銅回路基板の製造方法。
  15. 前記第１銅部の厚さ及び前記第２銅部の厚さは、０．８ｍｍ以上であり、
    前記セラミックス基板は、厚さ０．４ｍｍ以下の窒化珪素基板である請求項８ないし請求項１４のいずれか１項に記載のセラミックス銅回路基板の製造方法。
JP2020519890A 2018-05-16 2019-05-15 セラミックス銅回路基板およびその製造方法 Active JP7332588B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018094521 2018-05-16
JP2018094521 2018-05-16
JP2018231855 2018-12-11
JP2018231855 2018-12-11
PCT/JP2019/019294 WO2019221174A1 (ja) 2018-05-16 2019-05-15 セラミックス銅回路基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2019221174A1 true JPWO2019221174A1 (ja) 2021-06-17
JP7332588B2 JP7332588B2 (ja) 2023-08-23

Family

ID=68540131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020519890A Active JP7332588B2 (ja) 2018-05-16 2019-05-15 セラミックス銅回路基板およびその製造方法

Country Status (5)

Country Link
US (3) US11277911B2 (ja)
EP (1) EP3796761A4 (ja)
JP (1) JP7332588B2 (ja)
CN (1) CN112166654B (ja)
WO (1) WO2019221174A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021200813A1 (ja) 2020-03-30 2021-10-07 デンカ株式会社 セラミックス回路基板、電子デバイス、及び、金属部材
JP7507231B2 (ja) 2020-03-30 2024-06-27 デンカ株式会社 セラミックス回路基板、電子デバイス、及び、金属部材
JPWO2023074470A1 (ja) * 2021-10-25 2023-05-04
CN115985882A (zh) * 2023-02-15 2023-04-18 江苏富乐华半导体科技股份有限公司 一种厚铝陶瓷衬板的图形层结构及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326949A (ja) * 1997-05-26 1998-12-08 Denki Kagaku Kogyo Kk 回路基板
JPH11340598A (ja) * 1998-05-22 1999-12-10 Toshiba Corp セラミックス回路基板
JP2003110205A (ja) * 2001-09-28 2003-04-11 Dowa Mining Co Ltd 金属−セラミックス回路基板
JP2003112980A (ja) * 2001-09-28 2003-04-18 Dowa Mining Co Ltd 金属−セラミックス接合体
JP2004172182A (ja) * 2002-11-18 2004-06-17 Denki Kagaku Kogyo Kk 回路基板及びその製造方法
JP2006228918A (ja) * 2005-02-17 2006-08-31 Hitachi Metals Ltd セラミックス回路基板およびそれを用いた半導体モジュール
WO2017056360A1 (ja) * 2015-09-28 2017-04-06 株式会社 東芝 回路基板および半導体装置
WO2017222235A1 (ko) * 2016-06-21 2017-12-28 주식회사 아모센스 세라믹 기판 및 그 제조방법
WO2018021472A1 (ja) * 2016-07-28 2018-02-01 株式会社 東芝 接合体、回路基板、および半導体装置
WO2018155014A1 (ja) * 2017-02-23 2018-08-30 日本碍子株式会社 絶縁放熱基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936337B2 (en) 2001-09-28 2005-08-30 Dowa Mining Co., Ltd. Metal/ceramic circuit board
JP2004307307A (ja) * 2003-04-10 2004-11-04 Hitachi Metals Ltd セラミックス回路基板とその製造方法
WO2013094213A1 (ja) * 2011-12-20 2013-06-27 株式会社 東芝 セラミックス銅回路基板とそれを用いた半導体装置
JP6139329B2 (ja) * 2013-08-16 2017-05-31 日本碍子株式会社 セラミック回路基板及び電子デバイス
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
WO2018154692A1 (ja) * 2017-02-23 2018-08-30 日本碍子株式会社 絶縁放熱基板
JP6970738B2 (ja) * 2017-03-30 2021-11-24 株式会社東芝 セラミックス銅回路基板およびそれを用いた半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326949A (ja) * 1997-05-26 1998-12-08 Denki Kagaku Kogyo Kk 回路基板
JPH11340598A (ja) * 1998-05-22 1999-12-10 Toshiba Corp セラミックス回路基板
JP2003110205A (ja) * 2001-09-28 2003-04-11 Dowa Mining Co Ltd 金属−セラミックス回路基板
JP2003112980A (ja) * 2001-09-28 2003-04-18 Dowa Mining Co Ltd 金属−セラミックス接合体
JP2004172182A (ja) * 2002-11-18 2004-06-17 Denki Kagaku Kogyo Kk 回路基板及びその製造方法
JP2006228918A (ja) * 2005-02-17 2006-08-31 Hitachi Metals Ltd セラミックス回路基板およびそれを用いた半導体モジュール
WO2017056360A1 (ja) * 2015-09-28 2017-04-06 株式会社 東芝 回路基板および半導体装置
WO2017222235A1 (ko) * 2016-06-21 2017-12-28 주식회사 아모센스 세라믹 기판 및 그 제조방법
WO2018021472A1 (ja) * 2016-07-28 2018-02-01 株式会社 東芝 接合体、回路基板、および半導体装置
WO2018155014A1 (ja) * 2017-02-23 2018-08-30 日本碍子株式会社 絶縁放熱基板

Also Published As

Publication number Publication date
US11277911B2 (en) 2022-03-15
CN112166654A (zh) 2021-01-01
US11653447B2 (en) 2023-05-16
US20210068253A1 (en) 2021-03-04
EP3796761A4 (en) 2022-01-26
WO2019221174A1 (ja) 2019-11-21
EP3796761A1 (en) 2021-03-24
CN112166654B (zh) 2024-07-26
US20220104350A1 (en) 2022-03-31
US20220104351A1 (en) 2022-03-31
JP7332588B2 (ja) 2023-08-23

Similar Documents

Publication Publication Date Title
JPWO2019221174A1 (ja) セラミックス銅回路基板およびその製造方法
US11973003B2 (en) Ceramic metal circuit board and semiconductor device using the same
JP2017195378A (ja) パワーモジュールの製造方法
JP2012169678A (ja) 回路基板及びこれを用いた半導体モジュール、回路基板の製造方法
JP2018160706A (ja) 絶縁放熱基板
EP3255666B1 (en) Silicon nitride circuit substrate and electronic component module using same
JP7204962B2 (ja) セラミックス回路基板および半導体モジュール
JPWO2017056666A1 (ja) 窒化珪素回路基板およびそれを用いた半導体モジュール
JP2022161988A (ja) セラミックス回路基板及びその製造方法
TW201942957A (zh) 配線基板及製造配線基板之方法
JP2019515852A (ja) 銅−セラミックス複合材料
US20210387923A1 (en) Bonded substrate
WO2023234286A1 (ja) セラミックス回路基板およびそれを用いた半導体装置
JP6817319B2 (ja) 銅／セラミック複合材
JP6817320B2 (ja) 銅−セラミックス複合材料
JP2019513664A (ja) 銅−セラミック複合材
CN113508462A (zh) 接合体、电路基板及半导体装置
JP2004172182A (ja) 回路基板及びその製造方法
JP2005129625A (ja) スリット入り回路基板及びその製造方法
JP6375086B1 (ja) 絶縁放熱基板
US11917752B2 (en) Bonded substrate and manufacturing method of bonded substrate
JP2017188675A (ja) 放熱基板
JP2021101454A (ja) ねじ止めパット部材付きセラミックス回路基板及びそれを用いた半導体装置
CN116830813A (zh) 陶瓷电路基板及采用其的半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200812

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230327

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20230623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230714

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230810

R150 Certificate of patent or registration of utility model

Ref document number: 7332588

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150