JPWO2019189892A1 - 撮像素子および撮像装置 - Google Patents

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Abstract

撮像素子は、光を光電変換して電荷を生成する第１光電変換部と、前記第１光電変換部に入射する光の一部を遮光する遮光部とをそれぞれ有し、前記第１光電変換部で生成された電荷に基づく信号を出力する、第１方向に設けられる第１画素と第２画素と、光を光電変換して電荷を生成する第２光電変換部をそれぞれ有し、前記第２光電変換部で生成された電荷に基づく信号を出力する、前記第１方向に設けられる第３画素と第４画素と、前記第１画素、前記第２画素、前記第３画素、前記第４画素のいずれかの信号が出力され、前記第１方向に設けられる第１信号線と第２信号線と、前記第１画素の信号を前記第１信号線へ出力させ、前記第２画素の信号を前記第２信号線へ出力させる第１制御と、前記第３画素の信号と前記第４画素の信号とを前記第１信号線または前記第２信号線へ出力させる第２制御を行う制御部と、を備える。

Description

本発明は、撮像素子および撮像装置に関する。
焦点検出用の信号と画像信号とを読み出す撮像素子について知られている（例えば特許文献１）。このような撮像素子では、信号読み出しの高速化が望まれている。
日本国特開２０１７−３４６０６号公報
発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する第１光電変換部と、前記第１光電変換部に入射する光の一部を遮光する遮光部とをそれぞれ有し、前記第１光電変換部で生成された電荷に基づく信号を出力する、第１方向に設けられる第１画素と第２画素と、光を光電変換して電荷を生成する第２光電変換部をそれぞれ有し、前記第２光電変換部で生成された電荷に基づく信号を出力する、前記第１方向に設けられる第３画素と第４画素と、前記第１画素、前記第２画素、前記第３画素、前記第４画素と接続可能であり、前記第１方向に設けられる第１信号線と第２信号線と、前記第１画素の信号を前記第１信号線へ出力させ、前記第２画素の信号を前記第２信号線へ出力させる第１制御と、前記第３画素の信号と前記第４画素の信号とを前記第１信号線へ出力させる第２制御を行う制御部と、を備える。
発明の第２の態様によると、撮像装置は、第１の態様による撮像素子と、前記第１画素の信号と前記第２画素の信号とに基づいて焦点検出を行う検出部と、前記第３画素の信号と前記第４画素の信号とに基づいて画像データを生成する生成部と、を備える。
第１の実施の形態に係る撮像装置の構成を示すブロック図である。 第１の実施の形態に係る撮像素子の構成例を示す図である。 第１の実施の形態に係る撮像素子の画素の構成例を示す図である。 第１の実施の形態に係る撮像素子の一部の構成例を示す図である。 第１の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の一部の構成例を示す図である。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャートである。 変形例１に係る撮像素子の一部の構成例を示す図である。 変形例１に係る撮像素子の動作例を示すタイミングチャートである。 変形例２に係る撮像素子の一部の構成例を示す図である。
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。図１では、第１の実施の形態に係る撮像装置の一例であるカメラ１の構成例を示す。カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。
撮像素子３は、例えばＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２の射出瞳を通過した光束を受光して、被写体像を撮像する。撮像素子３には、光電変換部を有する複数の画素が二次元状（例えば行方向及び列方向）に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。
撮像素子３は、撮像画素とＡＦ画素（焦点検出画素）とを有する。撮像画素は、画像生成に用いる信号（撮像信号）を出力する。ＡＦ画素は、焦点検出に用いる信号（焦点検出信号）を出力する。後述するが、ＡＦ画素は、撮像画素の一部に置換して配置され、撮像素子３の撮像面のほぼ全面に分散して配置される。なお、以下の説明では、単に画素と称する場合は、撮像画素およびＡＦ画素のいずれか一方または両方を指す。
メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。
制御部４は、ＣＰＵやＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭやＲＡＭ等のメモリによって構成され、制御プログラムに基づいてカメラ１の各部を制御する。制御部４は、画像データ生成部４ａと、焦点検出部４ｂとを有する。画像データ生成部４ａは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。
焦点検出部４ｂは、公知の位相差検出方式により、撮像光学系２の自動焦点調節（ＡＦ）に必要な焦点検出処理を行う。具体的には、焦点検出部４ｂは、撮像光学系２による像が撮像素子３の撮像面上に合焦するためのフォーカスレンズの合焦位置を検出する。焦点検出部４ｂは、撮像素子３から出力される一対の焦点検出信号に基づき、第１及び第２の像の像ズレ量を検出する。焦点検出部４ｂは、検出した像ズレ量に基づいて、フォーカスレンズの現在の位置と合焦位置とのずれ量（デフォーカス量）を算出する。フォーカスレンズがデフォーカス量に応じて駆動されることにより、焦点調節が自動で行われる。
制御部４は、撮像素子３を制御して、ＡＦ画素が配置された画素の行（以下、ＡＦ画素行と称する）からの信号の読み出しと、ＡＦ画素が配置されていない画素の行（以下、撮像画素行と称する）からの信号の読み出しとを分けて行う処理を行う。また、制御部４は、ＡＦ画素行の信号読み出しと撮像画素行の信号読み出しとを分けて行わずに、全ての画素行を順次選択して、各画素の信号を読み出す処理も行う。
例えば、制御部４は、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合や動画撮影を行う場合に、ＡＦ画素行の各画素の信号の読み出しと撮像画素行の各画素の信号の読み出しとを分けて行う。また、制御部４は、高解像度の静止画撮影を行う場合には、全ての画素行を順次選択して、各画素の信号を読み出す処理を行う。
図２は、第１の実施の形態に係る撮像素子３の構成例を示す図である。撮像素子３は、画素部（画素領域）１００と、垂直制御部３０と、画素部１００の上下に配置される複数の読み出し部４０（第１の読み出し部４０ａ、第２の読み出し部４０ｂ）とを有する。撮像素子３の画素部１００では、画素が二次元状（行方向及び列方向）に配置される。なお、画素部１００に配置される画素の数及び配置は、図示した例に限られない。画素部１００には、例えば、数百万〜数億、又はそれ以上の画素が設けられる。
画素部１００には、複数の撮像画素１０とＡＦ画素１３（１３ａ、１３ｂ）とが配置される。図２においては、左上隅の画素を第１行第１列の撮像画素１０（１，１）とし、右下隅のＡＦ画素を第１６行第８列のＡＦ画素１３ｂ（１６，８）として、撮像画素１０（１，１）からＡＦ画素１３ｂ（１６，８）までの１２８個の画素を図示している。なお、図２に示した行方向８画素×列方向１６画素の１２８個の画素は、撮像素子３の撮像面の任意の領域に配置された画素群を表すものであり、図２の第１列〜第８列及び第１行〜第１６行の名称も１２８個の画素に対して付したものである。従って、撮像素子３では、図２の第８列目の画素の右側及び第１６行目の画素の下側は勿論のこと、第１列目の画素の左側及び第１行目の画素の上側にも画素が存在しうる。
撮像画素１０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）４１のいずれかが設けられる。Ｒのカラーフィルタ４１は主に赤色の波長域の光を透過し、Ｇのカラーフィルタ４１は主に緑色の波長域の光を透過し、Ｂのカラーフィルタ４１は主に青色の波長域の光を透過する。画素は、配置されたカラーフィルタ４１によって異なる分光特性を有する。これにより、撮像画素１０には、赤（Ｒ）の分光特性を有する画素（以下、Ｒ画素と称する）と、緑（Ｇ）の分光特性を有する画素（以下、Ｇ画素と称する）と、青（Ｂ）の分光特性を有す画素（以下、Ｂ画素と称する）とがある。Ｒ画素とＧ画素とＢ画素とは、ベイヤー配列に従って配置されている。
第１及び第２のＡＦ画素１３ａ、１３ｂは、上述のようにベイヤー配列されたＲ、Ｇ、Ｂの撮像画素１０の一部に置換して配置される。第１及び第２のＡＦ画素１３ａ、１３ｂには、カラーフィルタ４１及び遮光膜４３が設けられる。例えば、第１及び第２のＡＦ画素１３ａ、１３ｂには、カラーフィルタ４１として、Ｇのカラーフィルタが配置される。第１のＡＦ画素１３ａと第２のＡＦ画素１３ｂとは、その遮光部４３の位置が異なる。これにより、第１のＡＦ画素１３ａの光電変換部は、撮像光学系２の射出瞳の第１及び第２の領域のうちの第１の領域を通過した光束を受光する。また、第２のＡＦ画素１３ｂの光電変換部は、撮影光学系２の射出瞳の第１及び第２の領域のうちの第２の領域を通過した光束を受光する。
撮像素子３は、図２に示すように、Ｒ画素１０ｒとＧ画素１０ｇとが左右方向、即ち行方向に交互に配置される第１の撮像画素行４０１と、Ｇ画素１０ｇとＢ画素１０ｂとが行方向に交互に配置される第２の撮像画素行４０２とを有する。また、撮像素子３は、Ｇ画素１０ｇと第１のＡＦ画素１３ａとが行方向に交互に配置される第１のＡＦ画素行４０３ａと、Ｇ画素１０ｇと第２のＡＦ画素１３ｂとが行方向に交互に配置される第２のＡＦ画素行４０３ｂとを有する。
垂直制御部３０は、カメラ１の制御部４によって制御され、制御信号を各画素に供給して、各画素の動作を制御する。第１の読み出し部４０ａ及び第２の読み出し部４０ｂは、それぞれアナログ／デジタル変換部（ＡＤ変換部）を含んで構成される。垂直制御部３０によって選択される画素部１００の画素の信号は、その画素に接続された第１の垂直信号線ＶｏｕｔＡまたは第２の垂直信号線ＶｏｕｔＢに出力される。第１の垂直信号線ＶｏｕｔＡに出力された画素の信号は、第１の読み出し部４０ａによりデジタル信号に変換された後に、制御部４に出力される。また、第２の垂直信号線ＶｏｕｔＢに出力された画素の信号は、第２の読み出し部４０ｂによりデジタル信号に変換された後に、制御部４に出力される。
図３は、第１の実施の形態に係る撮像素子３の画素の構成を示す図である。各画素（図３においては画素１０ａ、１０ｂ）は、それぞれ光電変換部１１と転送部１２とを含んで構成される。画素１０ａは、光電変換部１１ａと転送部１２ａを有し、画素１０ｂは、光電変換部１１ｂと転送部１２ｂを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する。
また、本実施の形態に係る撮像素子３は、破線２０で示すように、隣り合う２つの画素がフローティングディフュージョン（ＦＤ）１５と、リセット部１６と、増幅部１７と、第１の選択部１８と、第２の選択部１９とを共有する構成となる。
画素１０ａの転送部１２ａは、信号ＴＸ１により制御されるトランジスタＭ１から構成され、光電変換部１１ａで光電変換された電荷をＦＤ１５に転送する。即ち、転送部１２ａは、光電変換部１１ａ及びＦＤ１５の間に電荷転送路を形成する。画素１０ｂの転送部１２ｂは、信号ＴＸ２により制御されるトランジスタＭ２から構成され、光電変換部１１ｂで光電変換された電荷をＦＤ１５に転送する。即ち、転送部１２ｂは、光電変換部１１ｂ及びＦＤ１５の間に電荷転送路を形成する。トランジスタＭ１、Ｍ２は、それぞれ転送トランジスタである。ＦＤ１５の容量Ｃは、ＦＤ１５に転送された電荷を蓄積（保持）して、容量値で除算した電圧に変換する。
増幅部１７は、ＦＤ１５の容量Ｃに蓄積された電荷による信号を増幅して出力する。増幅部１７は、ドレイン（端子）、及びゲート（端子）がそれぞれ、電源ＶＤＤ、ＦＤ１５に接続されるトランジスタＭ５により構成される。また、トランジスタＭ５のソース（端子）は、第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに接続され、第２の選択部１９を介して第２の垂直信号線ＶｏｕｔＢに接続される。増幅部１７は、後述する電流源（図４の電流源２５ａ、２５ｂ）を負荷電流源として、ソースフォロワ回路の一部として機能する。トランジスタＭ５は、増幅トランジスタである。
リセット部１６は、信号ＲＳＴにより制御されるトランジスタＭ４から構成され、ＦＤ１５の電荷をリセットし、ＦＤ１５の電圧をリセットする。トランジスタＭ４は、リセットトランジスタである。
第１の選択部１８は、信号ＳＥＬＡにより制御されるトランジスタＭ６から構成され、増幅部１７と第１の垂直信号線ＶｏｕｔＡとを電気的に接続又は切断する。第１の選択部１８のトランジスタＭ６は、オン状態の場合に、増幅部１７からの信号を第１の垂直信号線ＶｏｕｔＡに出力する。第２の選択部１９は、信号ＳＥＬＢにより制御されるトランジスタＭ７から構成され、増幅部１７と第２の垂直信号線ＶｏｕｔＢとを電気的に接続又は切断する。第２の選択部１９のトランジスタＭ７は、オン状態の場合に、増幅部１７からの信号を第２の垂直信号線ＶｏｕｔＢに出力する。トランジスタＭ６は、第１の選択トランジスタであり、トランジスタＭ７は、第２の選択トランジスタである。
上述のように、光電変換部１１で光電変換された電荷は、転送部１２によってＦＤ１５に転送される。そして、ＦＤ１５に転送された電荷に応じた信号（画素信号）が、第１の垂直信号線ＶｏｕｔＡまたは第２の垂直信号線ＶｏｕｔＢに出力される。画素信号は、光電変換部１１によって光電変換された電荷に基づいて生成されるアナログ信号である。撮像画素１０から出力される画素信号は、読み出し部４０による信号処理が施された後に、撮像信号として制御部４に出力される。
なお、本実施の形態にあっては、第１のＡＦ画素１３ａ及び第２のＡＦ画素１３ｂの回路構成は、撮像画素１０の回路構成とそれぞれ同一である。第１のＡＦ画素１３ａ及び第２のＡＦ画素１３ｂから出力される画素信号は、読み出し部４０による信号処理が施された後に、一対の焦点検出信号として制御部４に出力される。
図４は、第１の実施の形態に係る撮像素子３の一部の構成を示す図である。図４では、第１方向である列方向（垂直方向）及び第１方向に交差する第２方向である行方向（水平方向）に配置された複数の画素のうちの、列方向に配置された複数の画素列の一つの画素列の一部を示している。他の画素列の構成も、図４の画素列の構成と同様である。撮像素子３は、垂直制御部３０と、複数の読み出し部４０（第１の読み出し部４０ａ、第２の読み出し部４０ｂ）とを備える。なお、垂直制御部３０は、複数の画素列に対して共通に設けられる。
また、撮像素子３には、列方向に並んだ複数の画素の列である画素列に対して、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢが設けられる。また、第１の垂直信号線ＶｏｕｔＡに対して第１の電流源２５ａ及び第１の読み出し部４０ａが設けられ、第２の垂直信号線ＶｏｕｔＢに対して第２の電流源２５ｂ及び第２の読み出し部４０ｂが設けられる。なお、図４に示す例では、説明を簡略化するために、行方向１画素×列方向６画素のみ図示している。図４では、図２に示す複数の画素のうち、第１行第２列のＧ画素１０ｇ（１，２）と、第２行第２列のＢ画素１０ｂ（２，２）と、第３行第２列のＧ画素１０ｇ（３，２）と、第４行第２列のＢ画素１０ｂ（４，２）と、第５行第２列のＧ画素１０ｇ（５，２）と、第６行第２列のＢ画素１０ｂ（６，２）とを図示している。
第１の電流源２５ａは、第１の垂直信号線ＶｏｕｔＡを介して各画素に接続され、第２の電流源２５ｂは、第２の垂直信号線ＶｏｕｔＢを介して各画素に接続される。第１の電流源２５ａ及び第２の電流源２５ｂは、各画素から信号を読み出すための電流を生成する。第１の電流源２５ａは、生成した電流を第１の垂直信号線ＶｏｕｔＡと各画素の第１の選択部１８及び増幅部１７とに供給する。同様に、第２の電流源２５ｂは、生成した電流を第２の垂直信号線ＶｏｕｔＢと各画素の第２の選択部１９及び増幅部１７とに供給する。
第１の読み出し部４０ａは、ＡＤ変換部を含んで構成され、各画素から第１の垂直信号線ＶｏｕｔＡを介して入力されるアナログ信号をデジタル信号に変換する。第２の読み出し部４０ｂは、ＡＤ変換部を含んで構成され、各画素から第２の垂直信号線ＶｏｕｔＢを介して入力されるアナログ信号をデジタル信号に変換する。
垂直制御部３０は、信号ＴＸ１、信号ＴＸ２、信号ＲＳＴ、信号ＳＥＬＡ、信号ＳＥＬＢを各画素に供給して、各画素の動作を制御する。具体的には、垂直制御部３０は、画素の各トランジスタのゲートに信号を供給して、トランジスタをオン状態（接続状態、導通状態、短絡状態）又はオフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。
垂直制御部３０は、制御部４により撮像画素行（図２の第１の撮像画素行４０１、第２の撮像画素行４０２）の各画素の信号の読み出しが指示された場合、撮像画素行を２行単位で選択して画素信号を読み出す処理（第１の読み出し制御）を行う。
垂直制御部３０は、制御部４によりＡＦ画素行（図２の第１のＡＦ画素行４０３ａ、第２のＡＦ画素行４０３ｂ）の各画素の信号の読み出しが指示された場合、ＡＦ画素行を２行ずつ選択して画素信号を読み出す処理（第２の読み出し制御）を行う。
また、垂直制御部３０は、ＡＦ画素行から信号の読み出しを行う場合、ＡＦ画素行を１行ずつ選択して画素信号を読み出す処理（第３の読み出し制御）も行うことができる。
このように、本実施の形態に係る垂直制御部３０は、第１の読み出し制御、第２の読み出し制御、及び第３の読み出し制御を行う。カメラ１の制御部４は、垂直制御部３０を制御して、画素信号の読み出し方法を切り替えることができる。以下では、第１の読み出し制御、第２の読み出し制御、及び第３の読み出し制御について、それぞれ説明する。
先ず、第１の読み出し制御について、図４を参照して説明する。第１の読み出し制御では、垂直制御部３０は、撮像素子３の撮像画素行を２行毎に選択し、画素から信号を順次読み出す。以下では、Ｂ画素１０ｂ（２，２）、Ｇ画素１０ｇ（３，２）、Ｂ画素１０ｂ（４，２）、Ｇ画素１０ｇ（５，２）から画素信号を読み出す場合を例にして、第１の読み出し制御について説明する。
垂直制御部３０は、第２行目の画素であるＢ画素１０ｂ（２，２）の第２の選択部１９、即ち、第１行目のＧ画素１０ｇ（１，２）及び第２行目のＢ画素１０ｂ（２，２）で共有される第２の選択部１９をオン状態とする。また、垂直制御部３０は、Ｂ画素１０ｂ（２，２）の第１の選択部１８、即ち、Ｇ画素１０ｇ（１，２）及びＢ画素１０ｂ（２，２）で共有される第１の選択部１８をオフ状態とする。また、垂直制御部３０は、第３行目の画素であるＧ画素１０ｇ（３，２）の第１の選択部１８、即ち、第３行目のＧ画素１０ｇ（３，２）及び第４行目のＢ画素１０ｂ（４，２）で共有される第１の選択部１８をオン状態とする。また、垂直制御部３０は、Ｇ画素１０ｇ（３，２）の第２の選択部１９、即ち、Ｇ画素１０ｇ（３，２）及びＢ画素１０ｂ（４，２）で共有される第２の選択部１９をオフ状態とする。垂直制御部３０は、第１行目、第２行目、第３行目、及び第４行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。
第２行目のＢ画素１０ｂ（２，２）の光電変換部１１ｂで生成された電荷に基づく画素信号は、Ｂ画素１０ｂ（２，２）の第２の選択部１９を介して第２の垂直信号線ＶｏｕｔＢに出力される。また、第３行目のＧ画素１０ｇ（３，２）の光電変換部１１ａで生成された電荷に基づく画素信号は、Ｇ画素１０ｇ（３，２）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。
第２行目及び第３行目の画素からの画素信号の読み出し後に、垂直制御部３０は、第４行目の画素であるＢ画素１０ｂ（４，２）の第２の選択部１９をオン状態とし、Ｂ画素１０ｂ（４，２）の第１の選択部１８をオフ状態とする。また、垂直制御部３０は、第５行目の画素であるＧ画素１０ｇ（５，２）の第１の選択部１８をオン状態とし、Ｇ画素１０ｇ（５，２）の第２の選択部１９をオフ状態とする。垂直制御部３０は、第３行目、第４行目、第５行目、及び第６行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。
第４行目のＢ画素１０ｂ（４，２）の画素信号は、Ｂ画素１０ｂ（４，２）の第２の選択部１９を介して第２の垂直信号線ＶｏｕｔＢに出力される。また、第５行目のＧ画素１０ｇ（５，２）の画素信号は、Ｇ画素１０ｇ（５，２）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。同様に、撮像素子３では、第６行目以降も撮像画素行が２行ずつ選択され、画素信号が出力される。
このように、第１の読み出し制御の場合は、撮像素子３では、撮像画素行が２行ずつ選択されて、一方の行の撮像画素から第１の垂直信号線ＶｏｕｔＡに画素信号が出力される。これと同時に他方の行の撮像画素から第２の垂直信号線ＶｏｕｔＢに画素信号が出力される。第１の垂直信号線ＶｏｕｔＡに順次出力される画素信号は、第１の読み出し部４０ａに入力され、第２の垂直信号線ＶｏｕｔＢに順次出力される画素信号は、第２の読み出し部４０ｂに入力される。このため、第１の垂直信号線ＶｏｕｔＡに出力される画素信号と、第２の垂直信号線ＶｏｕｔＢに出力される画素信号とを同時に（並列に）信号処理することができる。各撮像画素１０から出力された画素信号は、読み出し部４０によりデジタル信号に変換された後に、撮像信号として制御部４に出力される。
本実施の形態では、同一列内の複数のＧ画素１０ｇ（図４ではＧ画素１０ｇ（１，２）、Ｇ画素１０ｇ（３，２）、Ｇ画素１０ｇ（５，２））の画素信号は、同一の第１の垂直信号線ＶｏｕｔＡに出力されて、同一の第１の読み出し部４０ａに入力される。第１の読み出し部４０ａのＡＤ変換部は、入力された各Ｇ画素１０ｇの画素信号をデジタル信号に変換する。各Ｇ画素１０ｇの画素信号に対して同じＡＤ変換部によって処理が行われる。また、同一列内の複数のＢ画素１０ｂ（図４ではＢ画素１０ｂ（２，２）、Ｂ画素１０ｂ（４，２）、Ｂ画素１０ｂ（６，２））の画素信号は、同一の第２の垂直信号線ＶｏｕｔＢに出力されて、同一の第２の読み出し部４０ｂに入力されて処理が行われる。このように、本実施の形態では、同一列内の同色のカラーフィルタ４１が配置される撮像画素１０の画素信号は、同一の読み出し部４０に入力されて処理される。
互いに離れた位置に設けられる読み出し部では、製造ばらつき等に起因して、読み出し部毎に特性のばらつきが生じるおそれがある。例えば、アナログ信号である画素信号をデジタル信号に変換する際の変換ゲイン（ＡＤ変換ゲイン）が、読み出し部毎に異なることになる。このため、同一列内の同色画素の画素信号が互いに異なる読み出し部に入力されると、デジタル信号に変換された各画素信号に、ＡＤ変換ゲインずれに起因する差異が生じてしまう。
これに対して、本実施の形態による撮像素子３では、同一列内の同色画素の画素信号は、同一の読み出し部４０に入力されるため、画素信号に読み出し部４０毎の特性のばらつきに起因する差異を抑制することができる。例えば、各撮像画素１０の画素信号に、ＡＤ変換ゲインずれに起因する差異を抑制できる。この結果、撮像信号を用いて生成される画像の画質低下を防ぐことができる。
図５は、第１の実施の形態に係る撮像素子３の第１の読み出し制御の一例を示すタイミングチャートである。図５に示すタイミングチャートにおいて、横軸は時刻を示しており、第１の読み出し制御の場合に図４の撮像素子３の各部に入力される制御信号を示している。また、図５において、ハイレベル（例えば電源電位）の制御信号が入力されるトランジスタはオン状態となり、ローレベル（例えば接地電位）の制御信号が入力されるトランジスタはオフ状態となる。
図５に示す時刻ｔ１では、信号ＲＳＴ＜０＞及び信号ＲＳＴ＜１＞がハイレベルになる。信号ＲＳＴ＜０＞がハイレベルになることで、第１行目のＧ画素１０ｇ（１，２）及び第２行目のＢ画素１０ｂ（２，２）で共有されるリセット部１６のトランジスタＭ４がオンになる。これにより、Ｇ画素１０ｇ（１，２）及びＢ画素１０ｂ（２，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされ、ＦＤ１５の電位がリセット電位になる。
また、信号ＲＳＴ＜１＞がハイレベルになることで、第３行目のＧ画素１０ｇ（３，２）及び第４行目のＢ画素１０ｂ（４，２）で共有されるリセット部１６のトランジスタＭ４がオンになる。これにより、Ｇ画素１０ｇ（３，２）及びＢ画素１０ｂ（４，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされ、ＦＤ１５の電位がリセット電位になる。
また、時刻ｔ１において、信号ＳＥＬＢ＜０＞及び信号ＳＥＬＡ＜１＞がハイレベルになる。信号ＳＥＬＢ＜０＞がハイレベルになることで、Ｂ画素１０ｂ（２，２）のリセット電位に基づく信号が、Ｂ画素１０ｂ（２，２）の増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。即ち、Ｂ画素１０ｂ（２，２）のＦＤ１５の電荷をリセットした後の信号（リセット信号）が、第２の垂直信号線ＶｏｕｔＢに出力される。
また、信号ＳＥＬＡ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，２）のリセット信号が、Ｇ画素１０ｇ（３，２）の増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに、それぞれ第３行目のＧ画素１０ｇ（３，２）、第２行目のＢ画素１０ｂ（２，２）からリセット信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力されたリセット信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。
時刻ｔ２では、信号ＴＸ２＜０＞及び信号ＴＸ１＜１＞がハイレベルになる。信号ＴＸ２＜０＞がハイレベルになることで、Ｂ画素１０ｂ（２，２）において、転送部１２ｂのトランジスタＭ２がオンになり、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、信号ＴＸ１＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，２）において、転送部１２ａのトランジスタＭ１がオンになり、光電変換部１１ａで光電変換された電荷がＦＤ１５に転送される。
また、時刻ｔ２では、信号ＳＥＬＢ＜０＞がハイレベルであるため、Ｂ画素１０ｂ（２，２）の光電変換部１１ｂで生成された電荷に基づく画素信号が、増幅部１７及び第２の選択部１９によって第２の垂直信号線ＶｏｕｔＢに出力される。また、信号ＳＥＬＡ＜１＞がハイレベルであるため、Ｇ画素１０ｇ（３，２）の画素信号が、増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに、それぞれ第３行目のＧ画素１０ｇ（３，２）、第２行目のＢ画素１０ｂ（２，２）から画素信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力された画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、不図示の信号処理部に入力される。信号処理部は、リセット信号と画素信号との差分処理を行う相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。
時刻ｔ３では、信号ＲＳＴ＜１＞及び信号ＲＳＴ＜２＞がハイレベルになる。信号ＲＳＴ＜１＞がハイレベルになることで、第３行目のＧ画素１０ｇ（３，２）及び第４行目のＢ画素１０ｂ（４，２）で共有されるリセット部１６のトランジスタＭ４がオンになる。これにより、Ｇ画素１０ｇ（３，２）及びＢ画素１０ｂ（４，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされる。
また、信号ＲＳＴ＜２＞がハイレベルになることで、第５行目のＧ画素１０ｇ（５，２）及び第６行目のＢ画素１０ｂ（６，２）で共有されるリセット部１６のトランジスタＭ４がオンになる。これにより、Ｇ画素１０ｇ（５，２）及びＢ画素１０ｂ（６，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされる。
また、時刻ｔ３において、信号ＳＥＬＢ＜１＞及び信号ＳＥＬＡ＜２＞がハイレベルになる。信号ＳＥＬＢ＜１＞がハイレベルになることで、Ｂ画素１０ｂ（４，２）のリセット信号が、増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。また、信号ＳＥＬＡ＜２＞がハイレベルになることで、Ｇ画素１０ｇ（５，２）のリセット信号が、増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに、それぞれ第５行目のＧ画素１０ｇ（５，２）、第４行目のＢ画素１０ｂ（４，２）からリセット信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力されたリセット信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。
時刻ｔ４では、信号ＴＸ２＜１＞及び信号ＴＸ１＜２＞がハイレベルになる。信号ＴＸ２＜１＞がハイレベルになることで、Ｂ画素１０ｂ（４，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、信号ＴＸ１＜２＞がハイレベルになることで、Ｇ画素１０ｇ（５，２）において、光電変換部１１ａで光電変換された電荷がＦＤ１５に転送される。また、時刻ｔ４では、信号ＳＥＬＢ＜１＞がハイレベルであるため、Ｂ画素１０ｂ（４，２）の画素信号が、増幅部１７及び第２の選択部１９によって第２の垂直信号線ＶｏｕｔＢに出力される。また、信号ＳＥＬＡ＜２＞がハイレベルであるため、Ｇ画素１０ｇ（５，２）の画素信号が、増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに、それぞれ第５行目のＧ画素１０ｇ（５，２）、第４行目のＢ画素１０ｂ（４，２）から画素信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力された画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、不図示の信号処理部に入力される。信号処理部は、相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。
時刻ｔ５以降の期間では、時刻ｔ１から時刻ｔ５までの期間の場合と同様にして、撮像画素行が２行ずつ選択され、リセット信号の読み出しと、画素信号の読み出しとが行われる。このように、図５に示す第１の読み出し制御では、撮像画素行を２行ずつ選択し、画素信号を複数行で同時に読み出すことができる。
次に、第２の読み出し制御について、図６及び図７を参照して説明する。なお、図６に示す例では、説明を簡略化するために、図２に示す複数の画素のうち、第７行第２列のＧ画素１０ｇ（７，２）と、第８行第２列の第１のＡＦ画素１３ａ（８，２）と、第１５行第２列のＧ画素１０ｇ（１５，２）と、第１６行第２列の第２のＡＦ画素１３ｂ（１６，２）とを図示している。第２の読み出し制御では、垂直制御部３０は、撮像素子３のＡＦ画素行を２行毎に順次選択し、画素から信号を順次読み出す。
垂直制御部３０は、ＡＦ画素行である第８行目の第１のＡＦ画素１３ａ（８，２）の第１の選択部１８をオン状態とし、第１のＡＦ画素１３ａ（８，２）の第２の選択部１９をオフ状態とする。また、垂直制御部３０は、ＡＦ画素行である第１６行目の第２のＡＦ画素１３ｂ（１６，２）の第２の選択部１９をオン状態とし、第２のＡＦ画素１３ｂ（１６，２）の第１の選択部１８をオフ状態とする。垂直制御部３０は、第７行目、第８行目、第１５行目、及び第１６行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。これにより、第８行目の第１のＡＦ画素１３ａ（８，２）の画素信号は、第１のＡＦ画素１３ａ（８，２）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。また、第１６行目の第２のＡＦ画素１３ｂ（１６，２）の画素信号は、第２のＡＦ画素１３ｂ（１６，２）の第２の選択部１９を介して第２の垂直信号線ＶｏｕｔＢに出力される。同様に、撮像素子３では、第１７行目以降のＡＦ画素行についても、ＡＦ画素行が２行ずつ順次選択され、画素信号が出力される。
このように、第２の読み出し制御の場合は、撮像素子３では、ＡＦ画素行が２行ずつ選択されて、一方の行のＡＦ画素から第１の垂直信号線ＶｏｕｔＡに画素信号が出力される。これと同時に他方の行のＡＦ画素から第２の垂直信号線ＶｏｕｔＢに画素信号が出力される。このため、撮像素子３に配置された各ＡＦ画素１３から信号を高速に読み出すことができる。即ち、撮像素子３は、ＡＦ画素１３の信号の読み出し時間を短縮することができる。これにより、制御部４は、焦点検出および焦点調節に要する時間を短縮することができる。
また、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに出力される画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。各ＡＦ画素１３の画素信号が第１及び第２の読み出し部４０ａ、４０ｂにより並列処理されるため、各ＡＦ画素の画素信号に対するＡＤ変換処理を高速に行うことができる。第１のＡＦ画素１３ａの画素信号と第２のＡＦ画素１３ｂの画素信号は、それぞれ読み出し部４０によりデジタル信号に変換された後に、一対の焦点検出信号として制御部４に出力される。
図７は、第１の実施の形態に係る撮像素子３の第２の読み出し制御の一例を示すタイミングチャートである。図７に示すタイミングチャートにおいて、横軸は時刻を示しており、第２の読み出し制御の場合に図６の撮像素子３の各部に入力される制御信号を示している。
図７に示す時刻ｔ１では、信号ＲＳＴ＜３＞及び信号ＲＳＴ＜４＞がハイレベルになる。信号ＲＳＴ＜３＞がハイレベルになることで、第７行目のＧ画素１０ｇ（７，２）及び第８行目の第１のＡＦ画素１３ａ（８，２）において、ＦＤ１５の容量Ｃの電荷がリセットされる。また、信号ＲＳＴ＜４＞がハイレベルになることで、第１５行目のＧ画素１０ｇ（１５，２）及び第１６行目の第２のＡＦ画素１３ｂ（１６，２）において、ＦＤ１５の容量Ｃの電荷がリセットされる。
また、時刻ｔ１において、信号ＳＥＬＡ＜３＞及び信号ＳＥＬＢ＜４＞がハイレベルになる。信号ＳＥＬＡ＜３＞がハイレベルになることで、第１のＡＦ画素１３ａ（８，２）のリセット信号が、増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。また、信号ＳＥＬＢ＜４＞がハイレベルになることで、第２のＡＦ画素１３ｂ（１６，２）のリセット信号が、増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに、それぞれ第８行目の第１のＡＦ画素１３ａ（８，２）、第１６行目の第２のＡＦ画素１３ｂ（１６，２）からリセット信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力されたリセット信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。
時刻ｔ２では、信号ＴＸ２＜３＞及び信号ＴＸ２＜４＞がハイレベルになる。信号ＴＸ２＜３＞がハイレベルになることで、第８行目の第１のＡＦ画素１３ａ（８，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、信号ＴＸ２＜４＞がハイレベルになることで、第１６行目の第２のＡＦ画素１３ｂ（１６，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。
また、時刻ｔ２では、信号ＳＥＬＡ＜３＞がハイレベルであるため、第１のＡＦ画素１３ａ（８，２）の画素信号が、増幅部１７及び第１の選択部１８によって第１の垂直信号線ＶｏｕｔＡに出力される。また、信号ＳＥＬＢ＜４＞がハイレベルであるため、第２のＡＦ画素１３ｂ（１６，２）の画素信号が、増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢに、それぞれ第８行目の第１のＡＦ画素１３ａ（８，２）、第１６行目の第２のＡＦ画素１３ｂ（１６，２）から画素信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力された画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、不図示の信号処理部に入力される。信号処理部は、リセット信号と画素信号との差分処理を行う相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。
次に、第３の読み出し制御について、図６及び図８を参照して説明する。第３の読み出し制御では、垂直制御部３０は、撮像素子３のＡＦ画素行を１行毎に順次選択し、画素から信号を順次読み出す。
垂直制御部３０は、ＡＦ画素行である第８行目の第１のＡＦ画素１３ａ（８，２）の第１の選択部１８をオン状態とし、第１のＡＦ画素１３ａ（８，２）の第２の選択部１９をオフ状態とする。また、垂直制御部３０は、第７行目及び第８行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。これにより、第８行目の第１のＡＦ画素１３ａ（８，２）の画素信号は、第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。
第８行目の画素からの画素信号の読み出し後に、ＡＦ画素行である第１６行目の第２のＡＦ画素１３ｂ（１６，２）の第１の選択部１８をオン状態とし、第２のＡＦ画素１３ｂ（１６，２）の第２の選択部１９をオフ状態とする。また、垂直制御部３０は、第１５行目及び第１６行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。これにより、第１６行目の第２のＡＦ画素１３ｂ（１６，２）の画素信号は、第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。
なお、ＡＦ画素１３の画素信号を第１の垂直信号線ＶｏｕｔＡに出力する例について説明したが、第１の選択部１８をオフ状態、第２の選択部１９をオン状態とした場合は、第２の垂直信号線ＶｏｕｔＢにＡＦ画素１３から画素信号を出力することができる。
このように、第３の読み出し制御の場合は、撮像素子３では、ＡＦ画素行が１行ずつ選択されて、ＡＦ画素行の各画素から第１の垂直信号線ＶｏｕｔＡ（又は第２の垂直信号線ＶｏｕｔＢ）に画素信号が出力される。同一列内の各ＡＦ画素の画素信号は、同一の読み出し部４０のＡＤ変換部に入力される。このため、各ＡＦ画素から出力された画素信号にＡＤ変換ゲインずれに起因する差異を抑制することができる。この結果、焦点検出信号を用いた焦点検出の精度低下を防ぐことができる。
図８は、第１の実施の形態に係る撮像素子３の第３の読み出し制御の一例を示すタイミングチャートである。図８に示すタイミングチャートにおいて、横軸は時刻を示しており、第３の読み出し制御の場合に図６の撮像素子３の各部に入力される制御信号を示している。
図８に示す時刻ｔ１において、信号ＲＳＴ＜３＞がハイレベルになることで、第７行目のＧ画素１０ｇ（７，２）及び第８行目の第１のＡＦ画素１３ａ（８，２）において、ＦＤ１５の容量Ｃの電荷がリセットされる。また、時刻ｔ１において、信号ＳＥＬＡ＜３＞がハイレベルになることで、第１のＡＦ画素１３ａ（８，２）のリセット信号が、第１の垂直信号線ＶｏｕｔＡに出力される。
時刻ｔ２では、信号ＴＸ２＜３＞がハイレベルになることで、第８行目の第１のＡＦ画素１３ａ（８，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、時刻ｔ２では、信号ＳＥＬＡ＜３＞がハイレベルであるため、第１のＡＦ画素１３ａ（８，２）の画素信号が、第１の垂直信号線ＶｏｕｔＡに出力される。
時刻ｔ３では、信号ＲＳＴ＜４＞がハイレベルになることで、第１５行目のＧ画素１０ｇ（１５，２）及び第１６行目の第２のＡＦ画素１３ｂ（１６，２）において、ＦＤ１５の容量Ｃの電荷がリセットされる。また、時刻ｔ３において、信号ＳＥＬＡ＜４＞がハイレベルになることで、第２のＡＦ画素１３ｂ（１６，２）のリセット信号が、第１の垂直信号線ＶｏｕｔＡに出力される。
時刻ｔ４では、信号ＴＸ２＜４＞がハイレベルになることで、第１６行目の第２のＡＦ画素１３ｂ（１６，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、時刻ｔ４では、信号ＳＥＬＡ＜４＞がハイレベルであるため、第２のＡＦ画素１３ｂ（１６，２）の画素信号が、第１の垂直信号線ＶｏｕｔＡに出力される。
第１の垂直信号線ＶｏｕｔＡに順次出力されるリセット信号及び画素信号は、第１の読み出し部４０ａによってデジタル信号に変換される。デジタル信号に変換された画素信号は、相関二重サンプリング等の信号処理が行われた後に、制御部４に出力される。
このように、本実施の形態に係る撮像素子３は、第１の読み出し制御、第２の読み出し制御、及び第３の読み出し制御を行うことができる。撮像素子３は、第１の読み出し制御を行うことによって、撮像画素の信号の精度を向上させることができる。また、撮像素子３は、第２の読み出し制御の場合はＡＦ画素の信号の読み出し速度を向上させることができ、第３の読み出し制御の場合にはＡＦ画素の信号の精度を向上させることができる。
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光を光電変換して電荷を生成する第１光電変換部（光電変換部１１）と、第１光電変換部に入射する光の一部を遮光する遮光部４３とをそれぞれ有し、第１光電変換部で生成された電荷に基づく信号を出力する、第１方向に設けられる第１画素（ＡＦ画素１３）と第２画素（ＡＦ画素１３）と、光を光電変換して電荷を生成する第２光電変換部をそれぞれ有し、第２光電変換部で生成された電荷に基づく信号を出力する、第１方向に設けられる第３画素（撮像画素１０）と第４画素（撮像画素１０）と、第１画素、第２画素、第３画素、第４画素のいずれかの信号が出力され、第１方向に設けられる第１信号線（第１の垂直信号線ＶｏｕｔＡ）と第２信号線（第２の垂直信号線ＶｏｕｔＢ）と、第１画素の信号を第１信号線へ出力させ、第２画素の信号を第２信号線へ出力させる第１制御（第２の読み出し制御）と、第３画素の信号と第４画素の信号とを第１信号線または第２信号線へ出力させる第２制御（第１の読み出し制御）を行う制御部（垂直制御部３０）と、を備える。本実施の形態では、垂直制御部３０は、第１制御（第２の読み出し制御）と、第２制御（第１の読み出し制御）とを行う。垂直制御部３０は、第２制御を行うことによって撮像画素の信号の精度を向上させることができ、第１制御を行うことによってＡＦ画素の信号の読み出し速度を向上させることができる。
（２）制御部（垂直制御部３０）は、第１画素の信号と第２画素の信号とを第１信号線または第２信号線へ出力させる第３制御（第３の読み出し制御）を行う。本実施の形態では、垂直制御部３０は、第３制御（第３の読み出し制御）を行う。垂直制御部３０は、第３制御を行うことによって、ＡＦ画素の信号の精度を向上させることができる。
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
図９は、変形例１に係る撮像素子の一部の構成を示す図であり、図１０は、変形例１に係る撮像素子の第１の読み出し制御の一例を示すタイミングチャートである。なお、図９に示す例では、説明を簡略化するために、行方向１画素×列方向４画素のみ図示している。図９では、図２に示す複数の画素のうち、第１行第２列のＧ画素１０ｇ（１，２）と、第２行第２列のＢ画素１０ｂ（２，２）と、第３行第２列のＧ画素１０ｇ（３，２）と、第４行第２列のＢ画素１０ｂ（４，２）とを図示している。以下、図９及び図１０を用いて、変形例１に係る撮像素子の第１の読み出し制御について説明する。
図１０に示す時刻ｔ１では、信号ＲＳＴ＜０＞及び信号ＲＳＴ＜１＞がハイレベルになる。信号ＲＳＴ＜０＞がハイレベルになることで、Ｇ画素１０ｇ（１，２）及びＢ画素１０ｂ（２，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされる。
また、信号ＲＳＴ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，２）及びＢ画素１０ｂ（４，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされる。
また、時刻ｔ１において、信号ＳＥＬＡ＜０＞及び信号ＳＥＬＢ＜１＞がハイレベルになる。信号ＳＥＬＡ＜０＞がハイレベルになることで、Ｇ画素１０ｇ（１，２）のリセット信号が、Ｇ画素１０ｇ（１，２）の増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。
また、信号ＳＥＬＢ＜１＞がハイレベルになることで、Ｂ画素１０ｂ（４，２）のリセット信号が、Ｂ画素１０ｂ（４，２）の増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢには、それぞれ第１行目のＧ画素１０ｇ（１，２）、第４行目のＢ画素１０ｂ（４，２）からリセット信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力されたリセット信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。
時刻ｔ２では、信号ＴＸ１＜０＞及び信号ＴＸ２＜１＞がハイレベルになる。信号ＴＸ１＜０＞がハイレベルになることで、Ｇ画素１０ｇ（１，２）において、光電変換部１１ａで光電変換された電荷がＦＤ１５に転送される。また、信号ＴＸ２＜１＞がハイレベルになることで、Ｂ画素１０ｂ（４，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。
また、時刻ｔ２では、信号ＳＥＬＡ＜０＞がハイレベルであるため、Ｇ画素１０ｇ（１，２）の画素信号が、第１の垂直信号線ＶｏｕｔＡに出力される。また、信号ＳＥＬＢ＜１＞がハイレベルであるため、Ｂ画素１０ｂ（４，２）の画素信号が、第２の垂直信号線ＶｏｕｔＢに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢには、それぞれ第１行目のＧ画素１０ｇ（１，２）、第４行目のＢ画素１０ｂ（４，２）から画素信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力された画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換された画素信号は、相関二重サンプリング等の信号処理が施された後に、制御部４に出力される。
時刻ｔ３では、信号ＲＳＴ＜０＞及び信号ＲＳＴ＜１＞がハイレベルになる。信号ＲＳＴ＜０＞がハイレベルになることで、Ｇ画素１０ｇ（１，２）及びＢ画素１０ｂ（２，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされる。
また、信号ＲＳＴ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，２）及びＢ画素１０ｂ（４，２）で共有されるＦＤ１５の容量Ｃの電荷がリセットされる。
また、時刻ｔ３において、信号ＳＥＬＢ＜０＞及び信号ＳＥＬＡ＜１＞がハイレベルになる。信号ＳＥＬＢ＜０＞がハイレベルになることで、Ｂ画素１０ｂ（２，２）のリセット信号が、第２の垂直信号線ＶｏｕｔＢに出力される。また、信号ＳＥＬＡ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，２）のリセット信号が、第１の垂直信号線ＶｏｕｔＡに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢには、それぞれ第３行目のＧ画素１０ｇ（３，２）、第２行目のＢ画素１０ｂ（２，２）からリセット信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力されたリセット信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。
時刻ｔ４では、信号ＴＸ２＜０＞及び信号ＴＸ１＜１＞がハイレベルになる。信号ＴＸ２＜０＞がハイレベルになることで、Ｂ画素１０ｂ（２，２）において、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、信号ＴＸ１＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，２）において、光電変換部１１ａで光電変換された電荷がＦＤ１５に転送される。また、時刻ｔ４では、信号ＳＥＬＢ＜０＞がハイレベルであるため、Ｂ画素１０ｂ（２，２）の画素信号が、第２の垂直信号線ＶｏｕｔＢに出力される。また、信号ＳＥＬＡ＜１＞がハイレベルであるため、Ｇ画素１０ｇ（３，２）の画素信号が、第１の垂直信号線ＶｏｕｔＡに出力される。
このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢには、それぞれ第３行目のＧ画素１０ｇ（３，２）、第２行目のＢ画素１０ｂ（２，２）から画素信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力された画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換された画素信号は、相関二重サンプリング等の信号処理が施された後に、制御部４に出力される。
時刻ｔ５以降の期間では、時刻ｔ１から時刻ｔ５までの期間の場合と同様にして、撮像画素行が２行ずつ選択され、リセット信号の読み出しと、画素信号の読み出しとが行われる。このように、変形例１に係る第１の読み出し制御でも、上述した実施の形態の場合と同様に、撮像画素行を２行ずつ選択し、画素信号を複数行単位で同時に読み出すことができる。また、同一列内の同色画素の画素信号を、同一の読み出し部４０に読み出すことができ、画素信号に読み出し部４０毎の特性のばらつきに起因する差異を抑制することができる。
（変形例２）
上述した第１の実施の形態では、隣り合う２つの画素がＦＤ１５等を共有する構成とする例について説明したが、画素の構成はこれに限らない。例えば、撮像素子３に設けられる複数の画素の各々が、ＦＤ１５、リセット部１６、増幅部１７、第１の選択部１８、及び第２の選択部１９を有する構成としてもよい。また、３つの画素、又はそれ以上の画素で、ＦＤ１５等を共有する構成としても良い。例えば、４つの画素でＦＤ１５等を共有する構成としても良い。
図１１は、４つの画素でＦＤ１５等を共有する場合の撮像素子の構成例を示す図である。図１１においては、左上隅の画素を第１行第１列の撮像画素１０（１，１）とし、右下隅の画素を第８行第３列の撮像画素１０（８，３）として、撮像画素１０（１，１）から撮像画素１０（８，３）までの２４個の画素を図示している。
図１１において、点線２０は、４つの画素がＦＤ１５と、リセット部１６と、増幅部１７と、第１の選択部１８と、第２の選択部１９とを共有することを模式的に表している。また、図１１に示すＡＦ画素１３は、上述した第１のＡＦ画素１３ａまたは第２のＡＦ画素１３ｂである。ＡＦ画素１３（２，２）はＡＦ画素１３（４，２）とＦＤ１５等を共有しており、ＡＦ画素１３（６，２）は、ＡＦ画素１３（８，２）とＦＤ１５等を共有している。
本変形例に係る垂直制御部３０は、第３の読み出し制御においては、例えば、ＡＦ画素１３（２，２）、ＡＦ画素１３（４，２）、ＡＦ画素１３（６，２）、ＡＦ画素１３（８，２）を順次選択して信号を読み出す。また、垂直制御部３０は、第２の読み出し制御では、ＡＦ画素１３（２，２）又はＡＦ画素１３（４，２）を選択して第１の垂直信号線ＶｏｕｔＡ（又は第２の垂直信号線ＶｏｕｔＢ）に画素信号を出力する。この読み出しと同時に、ＡＦ画素１３（６，２）又はＡＦ画素１３（８，２）を選択して第２の垂直信号線ＶｏｕｔＢ（又は第１の垂直信号線ＶｏｕｔＡ）に画素信号を出力する。このため、複数のＡＦ画素間でＦＤ１５等を共有する場合であっても、各ＡＦ画素１３から高速に信号を読み出すことができる。
（変形例３）
上述した実施の形態では、垂直信号線は、第１の垂直信号線ＶｏｕｔＡと第２の垂直信号線ＶｏｕｔＢとを配置する例について説明したが、これに限定されない。例えば、垂直信号線は３本以上配置してもよい。垂直信号線が増えれば、ＡＦ画素１３の画素信号をさらに高速で読み出すことができる。
（変形例４）
上述した実施の形態では、ＡＦ画素１３には、Ｇのカラーフィルタ４１を配置する例について説明したが、これに限定されない。例えば、ＡＦ画素１３には、カラーフィルタ４１として、Ｗ（白）のカラーフィルタを配置してもよいし、Ｂのカラーフィルタを配置してもよい。
（変形例５）
上述した実施の形態では、撮像素子３に、原色系（ＲＧＢ）のカラーフィルタを用いる場合について説明したが、補色系（ＣＭＹ）のカラーフィルタを用いるようにしてもよい。
（変形例６）
上述した実施の形態および変形例では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜を用いるようにしてもよい。
（変形例７）
上述の実施の形態および変形例で説明した撮像素子３は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。
（変形例８）
上述した実施の形態および変形例で説明した撮像素子を、複数の基板（例えば、複数の半導体基板）を積層して構成される積層センサ（積層型の撮像素子）に適用してもよい。例えば、画素部１００は１層目の基板に配置し、垂直制御部３０と読み出し部４０とは２層目の基板に配置し、垂直信号線Ｖｏｕｔは、１層目の基板と２層目の基板との間に配置する。画素部１００と垂直制御部３０とは１層目の基板に配置し、読み出し部４０は２層目の基板に配置してもよい。また、積層センサは３層以上にしてもよい。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１８年第６７７００号（２０１８年３月３０日出願）
３ 撮像素子、４ 制御部、１０ 撮像画素、１３ａ 第１のＡＦ画素、１３ｂ 第２のＡＦ画素、３０ 垂直制御部、４０ａ 第１の読み出し部、４０ｂ 第２の読み出し部

Claims (20)

  1. 光を光電変換して電荷を生成する第１光電変換部と、前記第１光電変換部に入射する光の一部を遮光する遮光部とをそれぞれ有し、前記第１光電変換部で生成された電荷に基づく信号を出力する、第１方向に設けられる第１画素と第２画素と、
    光を光電変換して電荷を生成する第２光電変換部をそれぞれ有し、前記第２光電変換部で生成された電荷に基づく信号を出力する、前記第１方向に設けられる第３画素と第４画素と、
    前記第１画素、前記第２画素、前記第３画素、前記第４画素と接続可能であり、前記第１方向に設けられる第１信号線と第２信号線と、
    前記第１画素の信号を前記第１信号線へ出力させ、前記第２画素の信号を前記第２信号線へ出力させる第１制御と、前記第３画素の信号と前記第４画素の信号とを前記第１信号線へ出力させる第２制御を行う制御部と、
    を備える撮像素子。
  2. 請求項１に記載の撮像素子において、
    前記第１画素と前記第２画素とは、焦点検出に用いる信号をそれぞれ出力し、
    前記第３画素と前記第４画素とは、画像生成に用いる信号をそれぞれ出力する撮像素子。
  3. 請求項１または請求項２に記載の撮像素子において、
    前記制御部は、前記第１制御において、前記第１画素の信号を前記第１信号線へ出力させる間に、前記第２画素の信号を前記第２信号線へ出力させる撮像素子。
  4. 請求項１から請求項３までのいずれか一項に記載の撮像素子において、
    前記制御部は、前記第１制御において、前記第１画素の信号を前記第１信号線へ出力させると同時に、前記第２画素の信号を前記第２信号線へ出力させる撮像素子。
  5. 請求項１から請求項４までのいずれか一項に記載の撮像素子において、
    前記制御部は、前記第２制御において、前記第３画素の信号を出力させた後に、前記第４画素の信号を前記第１信号線または前記第２信号線へ出力させる撮像素子。
  6. 請求項１から請求項５までのいずれか一項に記載の撮像素子において、
    前記制御部は、前記第１制御と前記第２制御とを異なるタイミングで行う撮像素子。
  7. 請求項１から請求項６までのいずれか一項に記載の撮像素子において、
    前記制御部は、前記第１制御を前記第２制御の前に行う撮像素子。
  8. 請求項１から請求項７までのいずれか一項に記載の撮像素子において、
    前記制御部は、前記第１制御において、前記第１画素の信号を前記第１方向へ出力させ、前記第２画素の信号を前記第１方向と異なる第２方向へ出力させる撮像素子。
  9. 請求項８に記載の撮像素子において、
    前記制御部は、前記第２制御において、前記第３画素の信号と前記第４画素の信号とを前記第１方向へ出力させる撮像素子。
  10. 請求項１から請求項９までのいずれか一項に記載の撮像素子において、
    前記制御部は、前記第１画素の信号と前記第２画素の信号とを前記第１信号線または前記第２信号線へ出力させる第３制御を行う撮像素子。
  11. 請求項１０に記載の撮像素子において、
    前記制御部は、前記第３制御において、前記第１画素の信号と前記第２画素の信号とを、前記第１信号線または前記第２信号線へ順次出力させる撮像素子。
  12. 請求項１０または請求項１１に記載の撮像素子において、
    前記制御部は、前記第１制御と前記第３制御とを切り替え可能な撮像素子。
  13. 請求項１から請求項１２までのいずれか一項に記載の撮像素子において、
    前記第１画素、前記第２画素、前記第３画素、前記第４画素は第１分光特性を有する第１フィルタをそれぞれ有し、前記第１光電変換部と前記第２光電変換部とは前記第１フィルタを透過した光を光電変換する撮像素子。
  14. 請求項１３に記載の撮像素子において、
    前記第１分光特性と異なる第２分光特性を有する第２フィルタと、前記第２フィルタを透過した光を光電変換して電荷を生成する第３光電変換部とを有し、前記第３光電変換部で生成された電荷に基づく信号を出力する第５画素を有し、
    前記制御部は、前記第２制御において、前記第３画素の信号を前記第１信号線へ出力させ、前記第５画素の信号を前記第２信号線へ出力させる、または前記第３画素の信号を前記第２信号線へ出力させ、前記第５画素の信号を前記第１信号線へ出力させる撮像素子。
  15. 請求項１４に記載の撮像素子において、
    前記制御部は、前記第２制御において、前記第３画素の信号を前記第１信号線へ出力させる間に、前記第５画素の信号を前記第２信号線へ出力させる、または前記第３画素の信号を前記第２信号線へ出力させる間に、前記第５画素の信号を前記第１信号線へ出力させる撮像素子。
  16. 請求項１４または請求項１５に記載の撮像素子において、
    前記制御部は、前記第２制御において、前記第３画素の信号を前記第１信号線へ出力させると同時に、前記第５画素の信号を前記第２信号線へ出力させる、または前記第３画素の信号を前記第２信号線へ出力させると同時に、前記第５画素の信号を前記第１信号線へ出力させる撮像素子。
  17. 請求項１から請求項１６までのいずれか一項に記載の撮像素子において、
    前記第１信号線に接続され、前記第１信号線に出力された信号を読み出す第１読出部と、
    前記第２信号線に接続され、前記第２信号線に出力された信号を読み出す第２読出部と、
    を備える撮像素子。
  18. 請求項１７に記載の撮像素子において、
    前記第１読出部は、前記第１方向において、前記第２画素よりも前記第１画素側に設けられ、
    前記第２読出部は、前記第１方向において、前記第１画素よりも前記第２画素側に設けられる撮像素子。
  19. 請求項１７または請求項１８に記載の撮像素子において、
    前記第１読出部および前記第２読出部は、アナログ信号からデジタル信号に変換する変換部である撮像素子。
  20. 請求項１から請求項１９までのいずれか一項に記載の撮像素子と、
    前記第１画素の信号と前記第２画素の信号とに基づいて焦点検出を行う検出部と、
    前記第３画素の信号と前記第４画素の信号とに基づいて画像データを生成する生成部と、
    を備える撮像装置。
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