JPWO2019163575A1 - 接合体の製造方法、仮固定部材、および積層体 - Google Patents
接合体の製造方法、仮固定部材、および積層体 Download PDFInfo
- Publication number
- JPWO2019163575A1 JPWO2019163575A1 JP2020501684A JP2020501684A JPWO2019163575A1 JP WO2019163575 A1 JPWO2019163575 A1 JP WO2019163575A1 JP 2020501684 A JP2020501684 A JP 2020501684A JP 2020501684 A JP2020501684 A JP 2020501684A JP WO2019163575 A1 JPWO2019163575 A1 JP WO2019163575A1
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- temporary fixing
- fixing member
- anisotropic conductive
- conductive member
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R11/00—Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts
- H01R11/01—Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts characterised by the form or arrangement of the conductive interconnection between the connecting locations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0651—Function
- H01L2224/06515—Bonding areas having different functions
- H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/0951—Function
- H01L2224/09515—Bonding areas having different functions
- H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
Landscapes
- Wire Bonding (AREA)
Abstract
導電性部材同士の位置ずれを抑制し、導電性部材同士の接合の阻害を抑制した接合体の製造方法、接合体の製造に用いられる仮固定部材、および積層体を提供する。接合体の製造方法は、少なくとも２つの導電性を有する導電部材の間に、仮固定部材を設けることにより、少なくとも２つの導電部材を互いに仮固定する仮固定工程と、仮固定部材を除去する除去工程と、少なくとも２つの導電部材を接合する接合工程とを有する。仮固定部材は接合体の製造方法に用いられるものである。積層体は導電性を有する、少なくとも２つの導電部材の間に仮固定部材が設けられて積層されたものである。
Description
本発明は、接続対象として少なくとも２つの導電性部材が接合された接合体の製造方法、接合体の製造に用いられる仮固定部材、および少なくとも２つの導電性部材が積層された積層体に関し、特に、接合体の製造方法、仮固定部材、および積層体に関する。
絶縁性基材に設けられた複数の貫通孔に金属等の導電性物質が充填されてなる構造体は、近年ナノテクノロジーでも注目されている分野のひとつであり、例えば、異方導電性部材としての用途が期待されている。
異方導電性部材は、半導体素子等の電子部品と回路基板との間に挿入し、加圧するだけで電子部品と回路基板間の電気的接続が得られるため、半導体素子等の電子部品等の電気的接続部材、および機能検査を行う際の検査用コネクタ等として広く使用されている。
特に、半導体素子等の電子部品は、ダウンサイジング化が顕著である。従来のワイヤーボンディングのような配線基板を直接接続する方式、フリップチップボンディング、およびサーモコンプレッションボンディング等では、電子部品の電気的な接続の安定性を十分に保証することができないため、電子接続部材として異方導電性部材が注目されている。
異方導電性部材は、半導体素子等の電子部品と回路基板との間に挿入し、加圧するだけで電子部品と回路基板間の電気的接続が得られるため、半導体素子等の電子部品等の電気的接続部材、および機能検査を行う際の検査用コネクタ等として広く使用されている。
特に、半導体素子等の電子部品は、ダウンサイジング化が顕著である。従来のワイヤーボンディングのような配線基板を直接接続する方式、フリップチップボンディング、およびサーモコンプレッションボンディング等では、電子部品の電気的な接続の安定性を十分に保証することができないため、電子接続部材として異方導電性部材が注目されている。
特許文献１には、絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、絶縁性基材の表面に設けられた粘着層とを具備し、各導通路が、絶縁性基材の表面から突出した突出部分を有しており、各導通路の突出部分の端部が、粘着層の表面から露出または突出している、異方導電性部材が記載されている。特許文献１では、異方導電性部材の絶縁性基材の表面に設けられた粘着層を活用してウエハ上に仮止めした後にウエハボンダーを用いて異方導電性部材を加熱圧着して本接合をしてもよいとされている。
上述の特許文献１では、上述のように異方導電性部材の絶縁性基材の表面に設けられた粘着層を活用してウエハ上に仮止めした後に本接合をした場合、異方導電性部材の接合に改良の余地がある。例えば、粘着層が接続対象の電極と異方導電性部材との間に残留していると金属同士の接合が阻害され、これにより、電気抵抗が大きくなる。このように、仮止めするための粘着層の残留が導通抵抗の増加の原因になる。
また、接合に粘着層がある場合、本接合の接合条件によっては粘着層が流動し、仮止め状態がずれて位置ずれが生じる虞がある。
また、接合に粘着層がある場合、本接合の接合条件によっては粘着層が流動し、仮止め状態がずれて位置ずれが生じる虞がある。
本発明の目的は、導電部材同士の位置ずれを抑制し、導電部材同士の接合の阻害を抑制した接合体の製造方法、接合体の製造に用いられる仮固定部材、および積層体を提供することにある。
上述の目的を達成するために、本発明は、少なくとも２つの導電性を有する導電部材の間に、仮固定部材を設けることにより、少なくとも２つの導電部材を互いに仮固定する仮固定工程と、仮固定部材を除去する除去工程と、少なくとも２つの導電部材を接合する接合工程とを有する、接合体の製造方法を提供するものである。
除去工程と接合工程とを同時に実施することが好ましい。
除去工程は、仮固定部材の気化工程、および仮固定部材を気体または充填剤に置換する置換工程のうち、少なくとも一方の工程を含むことが好ましい。
仮固定部材は、温度２３℃において液体であることが好ましく、液体の沸点が５０℃以上２５０℃以下であることがより好ましい。
導電部材は、電極を有する部材または異方導電性部材であることが好ましい。
除去工程は、仮固定部材の気化工程、および仮固定部材を気体または充填剤に置換する置換工程のうち、少なくとも一方の工程を含むことが好ましい。
仮固定部材は、温度２３℃において液体であることが好ましく、液体の沸点が５０℃以上２５０℃以下であることがより好ましい。
導電部材は、電極を有する部材または異方導電性部材であることが好ましい。
本発明は、接合体の製造方法に用いられる、仮固定部材を提供するものである。
本発明は、少なくとも２つの導電性を有する導電部材の間に、本発明の仮固定部材が設けられて積層された、積層体を提供するものである。
本発明は、少なくとも２つの導電性を有する導電部材の間に、本発明の仮固定部材が設けられて積層された、積層体を提供するものである。
本発明によれば、導電部材同士の位置ずれを抑制し、導電部材同士の接合の阻害を抑制した接合体の製造方法、接合体の製造に用いられる仮固定部材、および積層体を得ることができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の接合体の製造方法、仮固定部材、および積層体を詳細に説明する。
なお、以下に説明する図は、本発明を説明するための例示的なものであり、以下に示す図に本発明が限定されるものではない。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、ε１が数値α１〜数値β１とは、ε１の範囲は数値α１と数値β１を含む範囲であり、数学記号で示せばα１≦ε１≦β１である。
「直交」等の角度は、特に記載がなければ、該当する技術分野で一般的に許容される誤差範囲を含む。また、温度についても該当する技術分野で一般的に許容される誤差範囲を含む。なお、温度については、特に明細書中では指定しない限り２３℃である。
また、「同一」とは、該当する技術分野で一般的に許容される誤差範囲を含む。また、「全部」および「全面」等は、該当する技術分野で一般的に許容される誤差範囲を含む。
なお、以下に説明する図は、本発明を説明するための例示的なものであり、以下に示す図に本発明が限定されるものではない。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、ε１が数値α１〜数値β１とは、ε１の範囲は数値α１と数値β１を含む範囲であり、数学記号で示せばα１≦ε１≦β１である。
「直交」等の角度は、特に記載がなければ、該当する技術分野で一般的に許容される誤差範囲を含む。また、温度についても該当する技術分野で一般的に許容される誤差範囲を含む。なお、温度については、特に明細書中では指定しない限り２３℃である。
また、「同一」とは、該当する技術分野で一般的に許容される誤差範囲を含む。また、「全部」および「全面」等は、該当する技術分野で一般的に許容される誤差範囲を含む。
（接合体）
接合体は、少なくとも２つの導電部材が、互いに電気的な導通が可能に接合されたものである。なお、接合体は後述の接合体の製造方法により得られる。
導電部材は、電極を有する部材、または異方導電性部材である。電極を有する部材としては、例えば、単体で特定の機能を発揮する半導体素子等が例示されるが、複数のものが集まって特定の機能を発揮するものも、電極を有する部材に含まれる。また、電極を有する部材は、配線部材等の電気信号を伝達するだけのものも含まれる。
異方導電性部材は、後に詳細に説明するが、ある特定の方向にだけ電気的な導通がある部材のことである。
以下、接合体について、導電部材として半導体素子を例にして、接合体の一例である積層デバイスを例にして説明する。
なお、接合とは、対象物同士を、互いに電気的導通が確保された状態に接合することをいう。接合された場合、対象物同士は永久的に接合が保たれる。上述の接合工程の接合のことを本接合ともいう。
接合体は、少なくとも２つの導電部材が、互いに電気的な導通が可能に接合されたものである。なお、接合体は後述の接合体の製造方法により得られる。
導電部材は、電極を有する部材、または異方導電性部材である。電極を有する部材としては、例えば、単体で特定の機能を発揮する半導体素子等が例示されるが、複数のものが集まって特定の機能を発揮するものも、電極を有する部材に含まれる。また、電極を有する部材は、配線部材等の電気信号を伝達するだけのものも含まれる。
異方導電性部材は、後に詳細に説明するが、ある特定の方向にだけ電気的な導通がある部材のことである。
以下、接合体について、導電部材として半導体素子を例にして、接合体の一例である積層デバイスを例にして説明する。
なお、接合とは、対象物同士を、互いに電気的導通が確保された状態に接合することをいう。接合された場合、対象物同士は永久的に接合が保たれる。上述の接合工程の接合のことを本接合ともいう。
［積層デバイス］
図１は本発明の実施形態の接合体の一例の積層デバイスの第１の例を示す模式図であり、図２は本発明の実施形態の接合体の一例の積層デバイスの第２の例を示す模式図である。
積層デバイスは、少なくとも２つの導電部材を有するものであり、例えば、電極を有する部材、または異方導電性部材等を有する。積層デバイスは、例えば、１つで完結したものであり、単体で特定の機能を発揮するものである。上述のように積層デバイスは接合体である。
図１は本発明の実施形態の接合体の一例の積層デバイスの第１の例を示す模式図であり、図２は本発明の実施形態の接合体の一例の積層デバイスの第２の例を示す模式図である。
積層デバイスは、少なくとも２つの導電部材を有するものであり、例えば、電極を有する部材、または異方導電性部材等を有する。積層デバイスは、例えば、１つで完結したものであり、単体で特定の機能を発揮するものである。上述のように積層デバイスは接合体である。
図１に示す積層デバイス１０は、例えば、半導体素子１２と半導体素子１４とが、積層方向Ｄｓにて積層されて接合されたものであり、半導体素子１２と半導体素子１４とは直接電気的に接続されている。例えば、半導体素子１２と半導体素子１４とは大きさが同じである。積層された半導体素子１２と半導体素子１４とにより、複数の半導体が電気的に接続された接合体１７が構成される。２つの半導体素子１２、１４は、いずれも同じ構成でもよく、違う構成でもよい。
積層デバイス１０は、図１に示すものに限定されるものではなく、図２に示す積層デバイス１０のように、例えば、半導体素子１２と半導体素子１４と半導体素子１６とが、積層方向Ｄｓにて積層されて接合され、半導体素子１２と半導体素子１４と半導体素子１６とは直接電気的に接続された構成でもよい。３つの半導体素子１２、１４、１６により接合体１７が構成される。３つの半導体素子１２、１４、１６は、いずれも同じ構成でもよく、違う構成でもよい。
積層デバイス１０は、図１に示すものに限定されるものではなく、図２に示す積層デバイス１０のように、例えば、半導体素子１２と半導体素子１４と半導体素子１６とが、積層方向Ｄｓにて積層されて接合され、半導体素子１２と半導体素子１４と半導体素子１６とは直接電気的に接続された構成でもよい。３つの半導体素子１２、１４、１６により接合体１７が構成される。３つの半導体素子１２、１４、１６は、いずれも同じ構成でもよく、違う構成でもよい。
半導体素子１２、１４は、例えば、図３に示すように、それぞれ複数の端子３０を有する。半導体素子１６について説明していないが、例えば、半導体素子１６も半導体素子１２、１４と同じ構造である。
図３に示すように半導体素子１２、１４は、半導体層３２と、再配線層３４と、パッシベーション層３６とを有する。再配線層３４とパッシベーション層３６とは電気的に絶縁された絶縁層である。半導体層３２の表面３２ａには、特定の機能を発揮する回路等が形成された素子領域（図示せず）が設けられている。素子領域については後に説明する。なお、半導体層３２の表面３２ａが、半導体の端子３０が設けられている面に相当する。
半導体層３２の表面３２ａ上に再配線層３４が設けられている。再配線層３４では、半導体層３２の素子領域に電気的に接続される配線３７が設けられている。配線３７にパッド３８が設けられており、配線３７とパッド３８は導通する。配線３７とパッド３８とにより、素子領域との信号の授受が可能となり、かつ素子領域への電圧等の供給ができる。
図３に示すように半導体素子１２、１４は、半導体層３２と、再配線層３４と、パッシベーション層３６とを有する。再配線層３４とパッシベーション層３６とは電気的に絶縁された絶縁層である。半導体層３２の表面３２ａには、特定の機能を発揮する回路等が形成された素子領域（図示せず）が設けられている。素子領域については後に説明する。なお、半導体層３２の表面３２ａが、半導体の端子３０が設けられている面に相当する。
半導体層３２の表面３２ａ上に再配線層３４が設けられている。再配線層３４では、半導体層３２の素子領域に電気的に接続される配線３７が設けられている。配線３７にパッド３８が設けられており、配線３７とパッド３８は導通する。配線３７とパッド３８とにより、素子領域との信号の授受が可能となり、かつ素子領域への電圧等の供給ができる。
再配線層３４の表面３４ａにパッシベーション層３６が設けられている。パッシベーション層３６には、配線３７に設けられたパッド３８に端子３０ａが設けられている。端子３０ａは半導体層３２と電気的に接続されている。
また、再配線層３４には、配線３７が設けられていないが、パッド３８だけが設けられている。配線３７に設けられていないパッド３８に端子３０ｂが設けられている。端子３０ｂは半導体層３２と電気的に接続されていない。
また、再配線層３４には、配線３７が設けられていないが、パッド３８だけが設けられている。配線３７に設けられていないパッド３８に端子３０ｂが設けられている。端子３０ｂは半導体層３２と電気的に接続されていない。
端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａと一致しており、いわゆる面一の状態であり、端子３０ａと端子３０ｂはパッシベーション層３６の表面３６ａから突出していない。図３に示す端子３０ａと端子３０ｂは、例えば、研磨することによりパッシベーション層３６の表面３６ａと面一にされる。
例えば、図３に示す構成の半導体素子１２と半導体素子１４とを接合した場合、図６に示すように、互いに対応する端子３０ａ同士が直接接続され、互いに対応する端子３０ｂ同士が直接接続される。このように半導体素子１２と半導体素子１４とは、端子３０ａにより相互に電気的に接続され、端子３０ｂにより電気的に接続されることなく物理的に接続される。
例えば、図３に示す構成の半導体素子１２と半導体素子１４とを接合した場合、図６に示すように、互いに対応する端子３０ａ同士が直接接続され、互いに対応する端子３０ｂ同士が直接接続される。このように半導体素子１２と半導体素子１４とは、端子３０ａにより相互に電気的に接続され、端子３０ｂにより電気的に接続されることなく物理的に接続される。
［積層デバイスの製造方法］
次に、図１に示す積層デバイス１０の製造方法について、図３に示す半導体素子１２と半導体素子１４との接合を例にして説明する。積層デバイス１０の製造方法は、接合体の製造方法の一例である。
図４〜図６は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第１の例を工程順に示す模式的断面図である。図４〜図６において、図１〜図３に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
なお、図４〜図６に示す積層デバイス１０の製造方法は、チップオンチップに関するものである。
次に、図１に示す積層デバイス１０の製造方法について、図３に示す半導体素子１２と半導体素子１４との接合を例にして説明する。積層デバイス１０の製造方法は、接合体の製造方法の一例である。
図４〜図６は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第１の例を工程順に示す模式的断面図である。図４〜図６において、図１〜図３に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
なお、図４〜図６に示す積層デバイス１０の製造方法は、チップオンチップに関するものである。
図４に示すように、半導体素子１２と半導体素子１４とを、それぞれ端子３０を対向させて配置する。
半導体素子１２と半導体素子１４とを、例えば、アライメントマーク（図示せず）を用いた位置に合わせにより、半導体素子１２と半導体素子１４との端子３０ａと端子３０ｂの位置を合わせる。なお、上述の位置を合わせることは、アライメントともいう。
図４では半導体素子１２が下方に位置しているので、半導体素子１２のパッシベーション層３６の表面３６ａに仮固定部材１３を設ける。
半導体素子１２と半導体素子１４とを、例えば、アライメントマーク（図示せず）を用いた位置に合わせにより、半導体素子１２と半導体素子１４との端子３０ａと端子３０ｂの位置を合わせる。なお、上述の位置を合わせることは、アライメントともいう。
図４では半導体素子１２が下方に位置しているので、半導体素子１２のパッシベーション層３６の表面３６ａに仮固定部材１３を設ける。
半導体素子１２と半導体素子１４とを位置合せした状態で、図５に示すように半導体素子１２と半導体素子１４とを近づけて接触させて仮固定部材１３により、半導体素子１２と半導体素子１４とを互いに仮固定する。この仮固定の状態のものが積層体１９である。
上述の仮固定部材１３による仮固定は、仮固定部材１３の表面張力を利用するものである。仮固定は、位置合せした状態が保たれているが、永久に固定された状態ではない。後述のように、例えば、仮固定部材１３は温度２３℃で液体であるものが用いられる。仮固定部材１３が液体であれば、例えば、半導体素子１２のパッシベーション層３６の表面３６ａに供給しやすいため好ましい。
なお、図４に示す半導体素子１２と半導体素子１４との間に、仮固定部材１３を設け、仮固定部材１３により半導体素子１２と半導体素子１４とを互いに仮固定する工程が、少なくとも２つの導電性を有する導電部材の間に、仮固定部材を設けることにより、少なくとも２つの導電部材を互いに仮固定する仮固定工程に相当する。仮固定部材１３については後に詳細に説明する。
上述の仮固定部材１３による仮固定は、仮固定部材１３の表面張力を利用するものである。仮固定は、位置合せした状態が保たれているが、永久に固定された状態ではない。後述のように、例えば、仮固定部材１３は温度２３℃で液体であるものが用いられる。仮固定部材１３が液体であれば、例えば、半導体素子１２のパッシベーション層３６の表面３６ａに供給しやすいため好ましい。
なお、図４に示す半導体素子１２と半導体素子１４との間に、仮固定部材１３を設け、仮固定部材１３により半導体素子１２と半導体素子１４とを互いに仮固定する工程が、少なくとも２つの導電性を有する導電部材の間に、仮固定部材を設けることにより、少なくとも２つの導電部材を互いに仮固定する仮固定工程に相当する。仮固定部材１３については後に詳細に説明する。
次に、仮固定部材１３を除去する。仮固定部材１３を除去する工程が除去工程である。仮固定部材１３の除去工程については後に詳細に説明する。
次に、図６に示すように、半導体素子１２と半導体素子１４とを接合する。これにより、図１に示す積層デバイス１０を得ることができる。半導体素子１２と半導体素子１４のように、少なくとも２つの導電部材を接合する工程を接合工程という。接合工程では、例えば、予め定められた接合条件にて少なくとも２つの導電部材を接合する。
仮固定部材１３は接合後には除去されるものであり、仮固定部材１３は接合後の半導体素子１２と半導体素子１４との間にはない。このため、仮固定部材１３は、図１および図２に示す積層デバイス１０では存在せず、半導体素子１２と半導体素子１４との間に仮固定部材１３はない。この構成により、端子同士が直接接触して電気抵抗が小さくなる。また、仮固定部材１３で仮固定された状態で接合されるため、上述の接合の際に半導体素子１２と半導体素子１４との位置のずれが抑制され、半導体素子１２と半導体素子１４との位置合せの精度が高くなる。
なお、半導体素子に関し、上述の図３に示す端子３０ａおよび端子３０ｂは、パッシベーション層３６の表面３６ａと面一であることに限定されるものではなく、図７に示すように、パッシベーション層３６の表面３６ａに対して突出してもよい。この場合、パッシベーション層３６の表面３６ａに対する端子３０ａと端子３０ｂの突出量であるリセス量δは、例えば、２００ｎｍ以上１μｍ以下である。
リセス量δが２００ｎｍ未満では、図３に示す突出していない構成と略同じであり、高い精度で研磨する必要がある。一方、リセス量δが１μｍを超えると、パッド電極を設ける一般的な構成と同じであり、半田ボール等を用いて接合する必要がある。
図７に示す構成では、端子３０ａと端子３０ｂがパッシベーション層３６の表面３６ａに対して突出しているため、パッシベーション層３６の表面３６ａに、端子３０ａと端子３０ｂを保護するための樹脂層３９を設けてもよい。
リセス量δが２００ｎｍ未満では、図３に示す突出していない構成と略同じであり、高い精度で研磨する必要がある。一方、リセス量δが１μｍを超えると、パッド電極を設ける一般的な構成と同じであり、半田ボール等を用いて接合する必要がある。
図７に示す構成では、端子３０ａと端子３０ｂがパッシベーション層３６の表面３６ａに対して突出しているため、パッシベーション層３６の表面３６ａに、端子３０ａと端子３０ｂを保護するための樹脂層３９を設けてもよい。
上述のリセス量δは、半導体素子１２、１４において端子３０ａと端子３０ｂとを含む断面の画像を取得し、画像解析により端子３０ａの輪郭および端子３０ｂの輪郭を取得し、端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃを検出する。パッシベーション層３６の表面３６ａから端子３０ａの端面３０ｃとの距離、および端子３０ｂの端面と３０ｃの距離を求めることにより得ることができる。
端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａから最も離れた位置にある面のことであり、一般的に上面と呼ばれる面のことである。
端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａから最も離れた位置にある面のことであり、一般的に上面と呼ばれる面のことである。
半導体層３２は、半導体であれば、特に限定されるものではなく、シリコン等で構成されるが、これに限定されるものではなく、炭化ケイ素、ゲルマニウム、ガリウムヒ素または窒化ガリウム等であってもよい。
再配線層３４は、電気的に絶縁性を有するもので構成され、例えば、ポリイミドで構成される。
また、パッシベーション層３６も、電気的に絶縁性を有するもので構成され、例えば、窒化珪素（ＳｉＮ）またはポリイミドで構成される。
配線３７およびパッド３８は、導電性を有するもので構成され、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
再配線層３４は、電気的に絶縁性を有するもので構成され、例えば、ポリイミドで構成される。
また、パッシベーション層３６も、電気的に絶縁性を有するもので構成され、例えば、窒化珪素（ＳｉＮ）またはポリイミドで構成される。
配線３７およびパッド３８は、導電性を有するもので構成され、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
端子３０ａおよび端子３０ｂは、配線３７およびパッド３８と同様に導電性を有するもので構成され、例えば、金属または合金で構成される。具体的には、端子３０ａおよび端子３０ｂは、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
なお、端子３０ａおよび端子３０ｂは、導電性を有するものであればよく、金属または合金で構成されることに限定されるものではなく、半導体素子分野において端子、または電極パッドと呼ばれるものに用いられる材料を適宜利用可能である。
なお、端子３０ａおよび端子３０ｂは、導電性を有するものであればよく、金属または合金で構成されることに限定されるものではなく、半導体素子分野において端子、または電極パッドと呼ばれるものに用いられる材料を適宜利用可能である。
［異方導電性部材を有する積層デバイス］
次に、積層デバイスの第２の例について説明する。積層デバイスの第２の例は、導電部材として異方導電性部材を有するものである。
図８は本発明の実施形態の接合体の一例の積層デバイスの第２の例を示す模式図であり、図９は本発明の実施形態の接合体の一例の積層デバイスの第２の例を示す模式図である。なお、図８および図９において、図１〜図３に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
次に、積層デバイスの第２の例について説明する。積層デバイスの第２の例は、導電部材として異方導電性部材を有するものである。
図８は本発明の実施形態の接合体の一例の積層デバイスの第２の例を示す模式図であり、図９は本発明の実施形態の接合体の一例の積層デバイスの第２の例を示す模式図である。なお、図８および図９において、図１〜図３に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
図８に示す積層デバイス１０は、例えば、半導体素子１２と異方導電性部材１５と半導体素子１４とがこの順で接合され、かつ電気的に接続されたものである。積層された半導体素子１２と異方導電性部材１５と半導体素子１４とにより接合体１７が構成される。
積層デバイス１０は、１つの半導体素子１２に対して１つの半導体素子１４を接合する形態であるが、これ限定されるものではない。図９に示す積層デバイス１０のように、異方導電性部材１５を介して、３つの半導体素子１２、１４、１６を接合する形態でもよい。３つの半導体素子１２、１４、１６と２つの異方導電性部材１５とにより積層デバイス１０が構成される。積層された半導体素子１２と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とにより接合体１７が構成される。
積層デバイス１０は、１つの半導体素子１２に対して１つの半導体素子１４を接合する形態であるが、これ限定されるものではない。図９に示す積層デバイス１０のように、異方導電性部材１５を介して、３つの半導体素子１２、１４、１６を接合する形態でもよい。３つの半導体素子１２、１４、１６と２つの異方導電性部材１５とにより積層デバイス１０が構成される。積層された半導体素子１２と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とにより接合体１７が構成される。
［異方導電性部材を有する積層デバイスの製造方法］
次に、図８に示す異方導電性部材１５を有する積層デバイス１０の製造方法について説明する。
図１０〜図１２は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第２の例を工程順に示す模式的断面図である。図１３は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第２の例の一工程を拡大して示す模式的断面図である。
図１０〜図１３において、図１〜図６に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
なお、図１０〜図１３に示す積層デバイス１０の製造方法第２の例は、チップオンチップに関するものである。
次に、図８に示す異方導電性部材１５を有する積層デバイス１０の製造方法について説明する。
図１０〜図１２は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第２の例を工程順に示す模式的断面図である。図１３は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第２の例の一工程を拡大して示す模式的断面図である。
図１０〜図１３において、図１〜図６に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
なお、図１０〜図１３に示す積層デバイス１０の製造方法第２の例は、チップオンチップに関するものである。
図８に示す異方導電性部材１５を有する積層デバイス１０の製造に際して、まず、図１０に示す半導体素子１２、半導体素子１４および異方導電性部材１５を用意する。半導体素子１２は、例えば、半導体素子部２０に、外部との信号のやり取り、または電圧もしくは電流の授受を行うための電極２２が複数設けられたものである。各電極２２は絶縁層２４により電気的に絶縁されている。電極２２は、例えば、絶縁層２４の表面２４ａよりも突出している。
半導体素子１４は、半導体素子１２と同様の構成である。半導体素子１４は、例えば、インターポーザー基板２１に、外部との信号のやり取り、または電圧もしくは電流の授受を行うための電極２３が複数設けられたものである。各電極２３は絶縁層２５により電気的に絶縁されている。電極２３は、例えば、絶縁層２５の表面２５ａよりも突出している。インターポーザー基板２１は、例えば、引出配線層を有しており、また、電極２３により、積層デバイス１０は、外部と電気的に接続される。
異方導電性部材１５は、導電性を有する導通路４２（図１０および図１３参照）を複数備える。例えば、異方導電性部材１５には、粘着層等の接着する機能を有する部材はない。異方導電性部材１５については後に詳細に説明する。
図１０に示すように、異方導電性部材１５を挟んで、半導体素子１２と半導体素子１４とを電極２３と電極２２とを対向して配置する。半導体素子１２と異方導電性部材１５との間に仮固定部材１３を配置し、異方導電性部材１５と半導体素子１４との間に仮固定部材１３を配置する。
このとき、半導体素子１２、１４と異方導電性部材１５とに、それぞれ設けられたアライメントマーク（図示せず）を用いて位置合せされている。
なお、アライメントマークを用いた位置合せは、例えば、アライメントマークの画像または反射像を取得し、アライメントマークの位置情報を求めることができれば、特に限定されるものではなく、公知の位置合せの手法を適宜利用可能である。
このとき、半導体素子１２、１４と異方導電性部材１５とに、それぞれ設けられたアライメントマーク（図示せず）を用いて位置合せされている。
なお、アライメントマークを用いた位置合せは、例えば、アライメントマークの画像または反射像を取得し、アライメントマークの位置情報を求めることができれば、特に限定されるものではなく、公知の位置合せの手法を適宜利用可能である。
次に、半導体素子１２と異方導電性部材１５と半導体素子１４とを近づけ、図１１に示すように半導体素子１２と異方導電性部材１５と半導体素子１４とを積層し、半導体素子１２と異方導電性部材１５と半導体素子１４とを位置合せした状態で仮固定部材１３により仮固定する。この仮固定の状態のものが積層体１９である。
次に、図１１に示す仮固定の状態から仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。
次に、図１１に示す仮固定の状態から仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。
次に、半導体素子１２と異方導電性部材１５と半導体素子１４とを接合する。これにより、図１２および図１３に示すように、仮固定部材１３がない状態で、半導体素子１２と異方導電性部材１５と半導体素子１４とが接合され、積層デバイス１０を得ることができる。
なお、上述の接合工程で製造された積層デバイス１０は、図１３に示すように電極２２と異方導電性部材１５の導通路４２との間に何もない。この構成により、電極２２と導通路４２とが直接接触して電気抵抗が小さくなる。
また、仮固定部材１３で仮固定された状態で、接合されるため、上述の接合の際に半導体素子１２と異方導電性部材１５との位置のずれが抑制され、半導体素子１２と異方導電性部材１５との位置合せの精度が高くなる。
なお、半導体素子１４と異方導電性部材１５においても、半導体素子１２と異方導電性部材１５の接合と同じく、電極２２と導通路４２とが直接接触して電気抵抗が小さくなり、かつ上述の接合の際に半導体素子１４と異方導電性部材１５との位置のずれが抑制され、半導体素子１２と異方導電性部材１５との位置合せの精度が高くなる。
なお、上述の接合工程で製造された積層デバイス１０は、図１３に示すように電極２２と異方導電性部材１５の導通路４２との間に何もない。この構成により、電極２２と導通路４２とが直接接触して電気抵抗が小さくなる。
また、仮固定部材１３で仮固定された状態で、接合されるため、上述の接合の際に半導体素子１２と異方導電性部材１５との位置のずれが抑制され、半導体素子１２と異方導電性部材１５との位置合せの精度が高くなる。
なお、半導体素子１４と異方導電性部材１５においても、半導体素子１２と異方導電性部材１５の接合と同じく、電極２２と導通路４２とが直接接触して電気抵抗が小さくなり、かつ上述の接合の際に半導体素子１４と異方導電性部材１５との位置のずれが抑制され、半導体素子１２と異方導電性部材１５との位置合せの精度が高くなる。
（異方導電性部材）
次に、異方導電性部材について説明する。
図１４は本発明の実施形態の接合体に用いられる異方導電性部材の一例を示す模式的平面図であり、図１５は本発明の実施形態の接合体に用いられる異方導電性部材の一例を示す模式的断面図である。
次に、異方導電性部材について説明する。
図１４は本発明の実施形態の接合体に用いられる異方導電性部材の一例を示す模式的平面図であり、図１５は本発明の実施形態の接合体に用いられる異方導電性部材の一例を示す模式的断面図である。
図１４および図１５に示すように異方導電性部材１５は、無機材料からなる絶縁性基材４０と、絶縁性基材４０の厚み方向Ｄ（図１５参照）に貫通し、互いに電気的に絶縁された状態で設けられた複数の導通路４２とを有する。導通路４２は絶縁性基材４０に形成された厚み方向Ｄに延在する貫通孔４１内に導電材が充填されて形成されており、導電性を有する。
ここで、「互いに電気的に絶縁された状態」とは、絶縁性基材の内部に存在している各導通路が絶縁性基材の内部において互いに各導通路間の導通性が十分に低い状態であることを意味する。
異方導電性部材１５は、導通路４２が互いに電気的に絶縁されており、絶縁性基材４０の厚み方向Ｄ（図１５参照）と直交する方向ｘには導電性が十分に低く、厚み方向Ｄに導電性を有する。このように異方導電性部材１５は異方導電性を示す部材である。
ここで、「互いに電気的に絶縁された状態」とは、絶縁性基材の内部に存在している各導通路が絶縁性基材の内部において互いに各導通路間の導通性が十分に低い状態であることを意味する。
異方導電性部材１５は、導通路４２が互いに電気的に絶縁されており、絶縁性基材４０の厚み方向Ｄ（図１５参照）と直交する方向ｘには導電性が十分に低く、厚み方向Ｄに導電性を有する。このように異方導電性部材１５は異方導電性を示す部材である。
導通路４２は、図１５に示すように、互いに電気的に絶縁された状態で絶縁性基材４０が厚み方向Ｄに貫通して設けられている。
さらに、導通路４２は、図１５に示すように、絶縁性基材４０の表面４０ａから厚み方向Ｄに突出した突出部分４２ａ、および裏面４０ｂから厚み方向Ｄに突出した突出部分４２ｂを有する。異方導電性部材１５は、さらに、絶縁性基材４０の表面４０ａおよび裏面４０ｂに設けられた樹脂層４３を具備してもよい。樹脂層４３は、突出部分４２ａの先端部、突出部分４２ｂの先端部に接していないことが好ましい。
突出部分４２ａの高さＨｄおよび突出部分４２ｂの高さＨｄは、６ｎｍ以上であることが好ましく、より好ましくは３０ｎｍ〜５００ｎｍである。
突出部分４２ａの高さＨｄは、絶縁性基材４０の表面４０ａからの長さである。突出部分４２ｂの高さＨｄは、絶縁性基材４０の裏面４０ｂからの長さである。
さらに、導通路４２は、図１５に示すように、絶縁性基材４０の表面４０ａから厚み方向Ｄに突出した突出部分４２ａ、および裏面４０ｂから厚み方向Ｄに突出した突出部分４２ｂを有する。異方導電性部材１５は、さらに、絶縁性基材４０の表面４０ａおよび裏面４０ｂに設けられた樹脂層４３を具備してもよい。樹脂層４３は、突出部分４２ａの先端部、突出部分４２ｂの先端部に接していないことが好ましい。
突出部分４２ａの高さＨｄおよび突出部分４２ｂの高さＨｄは、６ｎｍ以上であることが好ましく、より好ましくは３０ｎｍ〜５００ｎｍである。
突出部分４２ａの高さＨｄは、絶縁性基材４０の表面４０ａからの長さである。突出部分４２ｂの高さＨｄは、絶縁性基材４０の裏面４０ｂからの長さである。
また、図１５においては、絶縁性基材４０の表面４０ａおよび裏面４０ｂに樹脂層４３を有するものを示しているが、これに限定されるものではなく、絶縁性基材４０の少なくとも一方の表面に、樹脂層４３を有する構成でもよいし、絶縁性基材４０の両表面に樹脂層４３を有しない構成でもよい。なお、上述の図１０に示す異方導電性部材１５は樹脂層４３を有しない構成である。
同様に、図１５の導通路４２は両端に突出部分４２ａおよび突出部分４２ｂがあるが、これに限定されるものではなく、絶縁性基材４０の少なくとも樹脂層４３を有する側の表面に突出部分を有する構成でもよい。
同様に、図１５の導通路４２は両端に突出部分４２ａおよび突出部分４２ｂがあるが、これに限定されるものではなく、絶縁性基材４０の少なくとも樹脂層４３を有する側の表面に突出部分を有する構成でもよい。
図１５に示す異方導電性部材１５の厚みｈは、例えば、３０μｍ以下である。また、異方導電性部材１５は、ＴＴＶ（Total Thickness Variation）が１０μｍ以下であることが好ましい。なお、ＴＴＶ（Total Thickness Variation）＝ＴＭａｘ−ＴＭｉｎである。ＴＭａｘは、平坦度適用領域での裏面基準からの距離(厚み）の最大値である。ＴＭｉｎは、平坦度適用領域での裏面基準からの距離(厚み）の最小値である。
ここで、異方導電性部材１５の厚みｈは、厚みｈに相当する領域について１０点測定した平均値のことである。
異方導電性部材１５の厚みｈの好ましい測定方法としては、電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、異方導電性部材１５の輪郭形状を取得し、輪郭形状において異方導電性部材１５を厚みｈに相当する領域を１０点測定し、１０点の測定値の平均値を求める方法が挙げられる。
また、異方導電性部材１５のＴＴＶ（Total Thickness Variation）は、異方導電性部材１５をダイシングで支持体４７ごと切断し、異方導電性部材１５の断面形状を観察して求めた値である。
ここで、異方導電性部材１５の厚みｈは、厚みｈに相当する領域について１０点測定した平均値のことである。
異方導電性部材１５の厚みｈの好ましい測定方法としては、電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、異方導電性部材１５の輪郭形状を取得し、輪郭形状において異方導電性部材１５を厚みｈに相当する領域を１０点測定し、１０点の測定値の平均値を求める方法が挙げられる。
また、異方導電性部材１５のＴＴＶ（Total Thickness Variation）は、異方導電性部材１５をダイシングで支持体４７ごと切断し、異方導電性部材１５の断面形状を観察して求めた値である。
異方導電性部材１５は、移送、搬送および運搬ならびに保管等のために図１５に示すように支持体４７の上に設けられる。支持体４７と異方導電性部材１５の間に剥離層４４が設けられている。支持体４７と異方導電性部材１５は剥離層４４により、分離可能に接着されている。上述のように異方導電性部材１５が支持体４７の上に剥離層４４を介して設けられたものを異方導電材４９という。
支持体４７は、異方導電性部材１５を支持するものであり、例えば、シリコン基板で構成されている。支持体４７としては、シリコン基板以外に、例えば、ＳｉＣ、ＳｉＮ、ＧａＮおよびアルミナ（Ａｌ２Ｏ３）等のセラミックス基板、ガラス基板、繊維強化プラスチック基板、ならびに金属基板を用いることができる。繊維強化プラスチック基板には、プリント配線基板であるＦＲ−４（Flame Retardant Type 4）基板等も含まれる。
支持体４７は、異方導電性部材１５を支持するものであり、例えば、シリコン基板で構成されている。支持体４７としては、シリコン基板以外に、例えば、ＳｉＣ、ＳｉＮ、ＧａＮおよびアルミナ（Ａｌ２Ｏ３）等のセラミックス基板、ガラス基板、繊維強化プラスチック基板、ならびに金属基板を用いることができる。繊維強化プラスチック基板には、プリント配線基板であるＦＲ−４（Flame Retardant Type 4）基板等も含まれる。
また、支持体４７としては、可撓性を有し、かつ透明であるものを用いることもできる。可撓性を有し、かつ透明な支持体４７としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ポリシクロオレフィン、ポリカーボネート、アクリル樹脂、ＰＥＮ（ポリエチレンナフタレート）、ＰＥ（ポリエチレン）、ＰＰ（ポリプロピレン）、ポリスチレン、ポリ塩化ビニル、ポリ塩化ビニリデンおよびＴＡＣ（トリアセチルセルロース）等のプラスチックフィルムが挙げられる。
ここで、透明とは、位置合せに使用する波長の光で透過率が８０%以上であることをいう。このため、波長４００〜８００ｎｍの可視光全域で透過率が低くてもよいが、波長４００〜８００ｎｍの可視光全域で透過率が８０％以上であることが好ましい。透過率は、分光光度計により測定される。
ここで、透明とは、位置合せに使用する波長の光で透過率が８０%以上であることをいう。このため、波長４００〜８００ｎｍの可視光全域で透過率が低くてもよいが、波長４００〜８００ｎｍの可視光全域で透過率が８０％以上であることが好ましい。透過率は、分光光度計により測定される。
剥離層４４は、支持層４５と剥離剤４６が積層されたものであることが好ましい。剥離剤４６が異方導電性部材１５に接しており、剥離層４４を起点にして、支持体４７と異方導電性部材１５が分離する。例えば、予め定められた温度に加熱することで、剥離剤４６の接着力が弱まり、異方導電性部材１５から支持体４７が取り除かれる。
剥離剤４６には、例えば、日東電工社製リバアルファ（登録商標）、およびソマール株式会社製ソマタック（登録商標）等を用いることができる。
剥離剤４６には、例えば、日東電工社製リバアルファ（登録商標）、およびソマール株式会社製ソマタック（登録商標）等を用いることができる。
以下、異方導電性部材１５についてより具体的に説明する。
〔絶縁性基材〕
絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率（１０14Ω・ｃｍ程度）を有するものであれば特に限定されない。
なお、「無機材料からなり」とは、後述する樹脂層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分（５０質量％以上）とする規定である。
〔絶縁性基材〕
絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率（１０14Ω・ｃｍ程度）を有するものであれば特に限定されない。
なお、「無機材料からなり」とは、後述する樹脂層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分（５０質量％以上）とする規定である。
絶縁性基材としては、例えば、金属酸化物基材、金属窒化物基材、ガラス基材、シリコンカーバイド、シリコンナイトライド等のセラミックス基材、ダイヤモンドライクカーボン等のカーボン基材、ポリイミド基材、これらの複合材料等が挙げられる。絶縁性基材としては、これ以外に、例えば、貫通孔を有する有機素材上に、セラミックス材料またはカーボン材料を５０質量％以上含む無機材料で成膜したものであってもよい。
絶縁性基材としては、所望の平均開口径を有するマイクロポアが貫通孔として形成され、後述する導通路を形成しやすいという理由から、金属酸化物基材であることが好ましく、バルブ金属の陽極酸化膜であることがより好ましい。
ここで、バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜（基材）であることが好ましい。
ここで、バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜（基材）であることが好ましい。
絶縁性基材における各導通路の間隔は、５ｎｍ〜８００ｎｍであることが好ましく、１０ｎｍ〜２００ｎｍであることがより好ましく、５０ｎｍ〜１４０ｎｍであることがさらに好ましい。絶縁性基材における各導通路の間隔がこの範囲であると、絶縁性基材が絶縁性の隔壁として十分に機能する。
ここで、各導通路の間隔とは、隣接する導通路間の幅ｗをいい、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、隣接する導通路間の幅を１０点で測定した平均値をいう。
ここで、各導通路の間隔とは、隣接する導通路間の幅ｗをいい、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、隣接する導通路間の幅を１０点で測定した平均値をいう。
〔導通路〕
複数の導通路は、導電材からなる。
＜導電材＞
導通路を構成する導電材は、電気抵抗率が１０3Ω・ｃｍ以下の材料であれば特に限定されず、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）、インジウムがドープされたスズ酸化物（ＩＴＯ）等が好適に例示される。
中でも、電気伝導性の観点から、銅、金、アルミニウム、およびニッケルが好ましく、銅および金がより好ましい。
複数の導通路は、導電材からなる。
＜導電材＞
導通路を構成する導電材は、電気抵抗率が１０3Ω・ｃｍ以下の材料であれば特に限定されず、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）、インジウムがドープされたスズ酸化物（ＩＴＯ）等が好適に例示される。
中でも、電気伝導性の観点から、銅、金、アルミニウム、およびニッケルが好ましく、銅および金がより好ましい。
＜突出部分＞
異方導電性部材と電極とを圧着等の手法により電気的接続、または物理的に接合する際に、突出部分が潰れた場合の面方向の絶縁性を十分に確保できる理由から、導通路の突出部分のアスペクト比（突出部分の高さ／突出部分の直径）が０．５以上５０未満であることが好ましく、０．８〜２０であることがより好ましく、１〜１０であることがさらに好ましい。
異方導電性部材と電極とを圧着等の手法により電気的接続、または物理的に接合する際に、突出部分が潰れた場合の面方向の絶縁性を十分に確保できる理由から、導通路の突出部分のアスペクト比（突出部分の高さ／突出部分の直径）が０．５以上５０未満であることが好ましく、０．８〜２０であることがより好ましく、１〜１０であることがさらに好ましい。
また、接続対象の半導体部材の表面形状に追従する観点から、導通路の突出部分の高さは、上述のように２０ｎｍ以上であることが好ましく、より好ましくは１００ｎｍ〜５００ｎｍである。
導通路の突出部分の高さは、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２万倍の倍率で観察し、導通路の突出部分の高さを１０点で測定した平均値をいう。
導通路の突出部分の直径は、異方導電性部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を１０点で測定した平均値をいう。
導通路の突出部分の高さは、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２万倍の倍率で観察し、導通路の突出部分の高さを１０点で測定した平均値をいう。
導通路の突出部分の直径は、異方導電性部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を１０点で測定した平均値をいう。
＜他の形状＞
導通路は柱状であり、導通路の直径ｄは、突出部分の直径と同様、５ｎｍ超１０μｍ以下であることが好ましく、２０ｎｍ〜１０００ｎｍであることがより好ましく、１００ｎｍ以下であることがさらに好ましい。
導通路は柱状であり、導通路の直径ｄは、突出部分の直径と同様、５ｎｍ超１０μｍ以下であることが好ましく、２０ｎｍ〜１０００ｎｍであることがより好ましく、１００ｎｍ以下であることがさらに好ましい。
また、導通路は絶縁性基材によって互いに電気的に絶縁された状態で存在するものであるが、その密度は、２万個／ｍｍ2以上であることが好ましく、２００万個／ｍｍ2以上であることがより好ましく、１０００万個／ｍｍ2以上であることがさらに好ましく、５０００万個／ｍｍ2以上であることが特に好ましく、１億個／ｍｍ2以上であることが最も好ましい。
さらに、隣接する各導通路の中心間距離ｐは、２０ｎｍ〜５００ｎｍであることが好ましく、４０ｎｍ〜２００ｎｍであることがより好ましく、５０ｎｍ〜１４０ｎｍであることがさらに好ましい。
〔樹脂層〕
樹脂層は、例えば、絶縁性基材の表面および裏面に設けられ、上述の導通路を埋設してもよい。樹脂層は、後述のＮＣＰ（Non Conductive Paste）と同じものを用いることができる。また、樹脂層は接合する機能を有する部材であってもよい。
＜形状＞
導通路を保護する理由から、樹脂層の厚みは、導通路の突出部の高さより大きく、１μｍ〜５μｍであることが好ましい。
樹脂層は、例えば、絶縁性基材の表面および裏面に設けられ、上述の導通路を埋設してもよい。樹脂層は、後述のＮＣＰ（Non Conductive Paste）と同じものを用いることができる。また、樹脂層は接合する機能を有する部材であってもよい。
＜形状＞
導通路を保護する理由から、樹脂層の厚みは、導通路の突出部の高さより大きく、１μｍ〜５μｍであることが好ましい。
［積層デバイスの他の製造方法］
次に、積層デバイスの製造方法として、チップオンウエハによる製造方法について説明する。
チップオンウエハによる製造方法では、導電部材として、半導体素子と半導体ウエハを用いる。まず、半導体素子と半導体ウエハについて説明する。
図１６は本発明の実施形態の接合体に用いられる半導体素子のアライメントマークの一例を示す模式的斜視図である。
図１６に示すように半導体素子１４には、表面１４ａに、例えば、素子領域５０と、素子領域５０のそれぞれの角にアライメントマーク５２が設けられている。半導体素子１４には、表面１４ａに４つのアライメントマーク５２が設けられている。また、表面１４ａには、図３に示す端子３０が設けられている。表面１４ａが第１の半導体ウエハ６０（図１７参照）の表面６０ａ（図１７参照）と対向する。
なお、アライメントマーク５２は、少なくとも２つ設けられていればよい。後述のように、例えば、素子領域５０に異方導電性部材１５を設けた場合、アライメントマーク５２の識別を容易にするためにアライメントマーク５２は素子領域５０の外に設けることが好ましい。
次に、積層デバイスの製造方法として、チップオンウエハによる製造方法について説明する。
チップオンウエハによる製造方法では、導電部材として、半導体素子と半導体ウエハを用いる。まず、半導体素子と半導体ウエハについて説明する。
図１６は本発明の実施形態の接合体に用いられる半導体素子のアライメントマークの一例を示す模式的斜視図である。
図１６に示すように半導体素子１４には、表面１４ａに、例えば、素子領域５０と、素子領域５０のそれぞれの角にアライメントマーク５２が設けられている。半導体素子１４には、表面１４ａに４つのアライメントマーク５２が設けられている。また、表面１４ａには、図３に示す端子３０が設けられている。表面１４ａが第１の半導体ウエハ６０（図１７参照）の表面６０ａ（図１７参照）と対向する。
なお、アライメントマーク５２は、少なくとも２つ設けられていればよい。後述のように、例えば、素子領域５０に異方導電性部材１５を設けた場合、アライメントマーク５２の識別を容易にするためにアライメントマーク５２は素子領域５０の外に設けることが好ましい。
図１７は本発明の実施形態の接合体に用いられる第１の半導体ウエハのアライメントマークの一例を示す模式図である。
図１７に示すように第１の半導体ウエハ６０は、複数の素子領域６２を備える。素子領域６２は、四隅にそれぞれアライメントマーク６４が設けられている。素子領域６２には、合計４つのアライメントマーク６４が設けられている。素子領域６２は、半導体素子１４が接合される領域である。素子領域６２に半導体素子１４の素子領域５０が接合されて積層デバイス１０が構成される。なお、アライメントマーク６４は、上述のアライメントマーク５２と同じ構成である。アライメントマーク６４は、少なくとも２つ設けられていればよい。
図１７に示すように第１の半導体ウエハ６０は、複数の素子領域６２を備える。素子領域６２は、四隅にそれぞれアライメントマーク６４が設けられている。素子領域６２には、合計４つのアライメントマーク６４が設けられている。素子領域６２は、半導体素子１４が接合される領域である。素子領域６２に半導体素子１４の素子領域５０が接合されて積層デバイス１０が構成される。なお、アライメントマーク６４は、上述のアライメントマーク５２と同じ構成である。アライメントマーク６４は、少なくとも２つ設けられていればよい。
図１８〜図２１は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第３の例を工程順に示す模式図である。図１８〜図２１において、図１〜図６に示す積層デバイス１０および半導体素子１２、１４と同一構成物には同一符号を付してその詳細な説明は省略する。
第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）と、半導体素子１４のアライメントマーク５２（図１６参照）とを用いて第１の半導体ウエハ６０と半導体素子１４との位置合せを行う。
アライメントマークを用いた位置合せは、例えば、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）と、半導体素子１４のアライメントマーク５２（図１６参照）とを同時に撮像し、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）の画像と、半導体素子１４のアライメントマーク５２（図１６参照）の画像を基に、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）の位置情報と、半導体素子１４のアライメントマーク５２（図１６参照）の位置情報とを求め位置合せを行う。
なお、位置合せについては、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）の画像または反射像と、半導体素子１４のアライメントマーク５２（図１６参照）の画像または反射像について、デジタル画像データを得ることができれば、その構成は特に限定されるものではなく、公知の撮像装置を適宜利用可能である。
第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）と、半導体素子１４のアライメントマーク５２（図１６参照）とを用いて第１の半導体ウエハ６０と半導体素子１４との位置合せを行う。
アライメントマークを用いた位置合せは、例えば、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）と、半導体素子１４のアライメントマーク５２（図１６参照）とを同時に撮像し、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）の画像と、半導体素子１４のアライメントマーク５２（図１６参照）の画像を基に、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）の位置情報と、半導体素子１４のアライメントマーク５２（図１６参照）の位置情報とを求め位置合せを行う。
なお、位置合せについては、第１の半導体ウエハ６０のアライメントマーク６４（図１７参照）の画像または反射像と、半導体素子１４のアライメントマーク５２（図１６参照）の画像または反射像について、デジタル画像データを得ることができれば、その構成は特に限定されるものではなく、公知の撮像装置を適宜利用可能である。
図１８に示すように、第１の半導体ウエハ６０と半導体素子１４とを位置合せした後、第１の半導体ウエハ６０と半導体素子１４との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を設ける。
仮固定部材１３は、半導体素子１４毎に設けてもよいが、これに限定されるものではなく、例えば、第１の半導体ウエハ６０の表面６０ａの全面に仮固定部材１３を設けてもよい。
仮固定部材１３は、半導体素子１４毎に設けてもよいが、これに限定されるものではなく、例えば、第１の半導体ウエハ６０の表面６０ａの全面に仮固定部材１３を設けてもよい。
図１９に示すように、第１の半導体ウエハ６０の表面６０ａに半導体素子１４を近づけて接触させて、全ての半導体素子１４について、第１の半導体ウエハ６０と半導体素子１４とを位置合せした状態で仮固定部材１３を用いて仮固定する。この仮固定の状態のものが積層体１９である。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。
次に、仮固定部材１３がなく、仮固定の状態で、例えば、予め定められた接合条件にて、全ての半導体素子１４を一括して第１の半導体ウエハ６０に接合する。これにより、半導体素子１４の素子領域５０（図１６参照）と第１の半導体ウエハ６０の素子領域（図示せず）とが接合され、半導体素子１４と第１の半導体ウエハ６０とが互いに電気的導通が確保された状態となり、図２０に示すように半導体素子１４と第１の半導体ウエハ６０の接合体１７が構成される。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。
次に、仮固定部材１３がなく、仮固定の状態で、例えば、予め定められた接合条件にて、全ての半導体素子１４を一括して第１の半導体ウエハ６０に接合する。これにより、半導体素子１４の素子領域５０（図１６参照）と第１の半導体ウエハ６０の素子領域（図示せず）とが接合され、半導体素子１４と第１の半導体ウエハ６０とが互いに電気的導通が確保された状態となり、図２０に示すように半導体素子１４と第１の半導体ウエハ６０の接合体１７が構成される。
次に、図２０に示す半導体素子１４が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図２１に示すように個片化する。これにより、半導体素子１２と半導体素子１４が接合された積層デバイス１０を得ることができる。
なお、個片化については、ダイシングに限定されるものではなく、レーザースクライビングを用いてもよい。
また、半導体素子１２を第１の半導体ウエハ６０に接合する工程では、複数の半導体素子１４を仮固定した後、全て一括して接合したが、これに限定されるものではなく、半導体素子１４を第１の半導体ウエハ６０に１つずつ接合してもよい。
上述の半導体素子１４および第１の半導体ウエハ６０の搬送およびピッキング等、ならびに仮固定および本接合については、公知の半導体製造装置を用いることにより実現できる。
なお、個片化については、ダイシングに限定されるものではなく、レーザースクライビングを用いてもよい。
また、半導体素子１２を第１の半導体ウエハ６０に接合する工程では、複数の半導体素子１４を仮固定した後、全て一括して接合したが、これに限定されるものではなく、半導体素子１４を第１の半導体ウエハ６０に１つずつ接合してもよい。
上述の半導体素子１４および第１の半導体ウエハ６０の搬送およびピッキング等、ならびに仮固定および本接合については、公知の半導体製造装置を用いることにより実現できる。
なお、接合は、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
接合方法は、上述の方法に特に限定されるものではなく、ＤＢＩ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ）およびＳＡＢ（Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｅｄ Ｂｏｎｄ）を用いることができる。
上述のＤＢＩは、半導体素子１４および第１の半導体ウエハ６０に、シリコン酸化膜を積層し、化学的機械研磨を施す。その後、プラズマ処理によってシリコン酸化膜界面を活性化させ、半導体素子１４および第１の半導体ウエハ６０を接触させることにより両者を接合する。
上述のＳＡＢは、半導体素子１４および第１の半導体ウエハ６０の各接合面を真空中で表面処理し活性化する。この状態で、半導体素子１４および第１の半導体ウエハ６０を、常温環境で接触させることにより両者を接合する。表面処理には、アルゴン等の不活性ガスのイオン照射、または中性原子ビーム照射が用いられる。
仮固定に際し、第１の半導体ウエハ６０と半導体素子１４を検査して良品と不良品を予め分かるようにして、半導体素子１４の良品のみを、第１の半導体ウエハ６０内の良品部分に接合することで、製造ロスを低減することができる。品質保証された良品の半導体素子のことをＫＧＤ（Known Good Die）という。
接合方法は、上述の方法に特に限定されるものではなく、ＤＢＩ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ）およびＳＡＢ（Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｅｄ Ｂｏｎｄ）を用いることができる。
上述のＤＢＩは、半導体素子１４および第１の半導体ウエハ６０に、シリコン酸化膜を積層し、化学的機械研磨を施す。その後、プラズマ処理によってシリコン酸化膜界面を活性化させ、半導体素子１４および第１の半導体ウエハ６０を接触させることにより両者を接合する。
上述のＳＡＢは、半導体素子１４および第１の半導体ウエハ６０の各接合面を真空中で表面処理し活性化する。この状態で、半導体素子１４および第１の半導体ウエハ６０を、常温環境で接触させることにより両者を接合する。表面処理には、アルゴン等の不活性ガスのイオン照射、または中性原子ビーム照射が用いられる。
仮固定に際し、第１の半導体ウエハ６０と半導体素子１４を検査して良品と不良品を予め分かるようにして、半導体素子１４の良品のみを、第１の半導体ウエハ６０内の良品部分に接合することで、製造ロスを低減することができる。品質保証された良品の半導体素子のことをＫＧＤ（Known Good Die）という。
なお、仮固定部材１３を設けるタイミングは、第１の半導体ウエハ６０と半導体素子１４との位置合せの後として説明したが、仮固定部材１３がアライメントマークの検出を妨げることがなければ、位置合せの前に仮固定部材１３を設けてもよい。以下に説明する積層デバイス１０の製造方法においても、仮固定部材１３を設けるタイミングは、位置合せの前後を問わない。
また、仮固定部材１３を設ける方法としては、所定の位置に仮固定部材１３を設けることができれば、その方法は、特に限定されるものではない。例えば、仮固定部材１３が液体または固定であれば、大気雰囲気で所定の場所に仮固定部材１３を供給する。生産性を高くするために、仮固定部材１３の供給の容易性を考慮すれば、仮固定部材１３は温度２３℃で液体であることが好ましい。
また、仮固定部材１３を設ける方法としては、所定の位置に仮固定部材１３を設けることができれば、その方法は、特に限定されるものではない。例えば、仮固定部材１３が液体または固定であれば、大気雰囲気で所定の場所に仮固定部材１３を供給する。生産性を高くするために、仮固定部材１３の供給の容易性を考慮すれば、仮固定部材１３は温度２３℃で液体であることが好ましい。
なお、積層デバイス１０は、上述のように３つの半導体素子１２、１４、１６を有する構成がある。この場合、半導体素子１４を、裏面１４ｂに端子（図示せず）とアライメントマーク（図示せず）とを有する構成とする。また、半導体素子１４に接合する半導体素子１６を、表面１６ａに素子領域（図示せず）と、アライメントマーク（図示せず）とを有する構成とする。
図２２〜図２５は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第４の例を工程順に示す模式図である。図２２〜図２５において、図１８〜図２１と同一構成物には同一符号を付してその詳細な説明は省略する。
図２２〜図２５は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第４の例を工程順に示す模式図である。図２２〜図２５において、図１８〜図２１と同一構成物には同一符号を付してその詳細な説明は省略する。
図１９に示すように全ての半導体素子１４が第１の半導体ウエハ６０の素子領域に仮固定された状態で、図２２に示すように半導体素子１４の裏面１４ｂのアライメントマーク（図示せず）と、半導体素子１６のアライメントマーク（図示せず）とを用いて、半導体素子１４に対して半導体素子１６の位置合せを行う。そして、半導体素子１４と半導体素子１６との間、例えば、半導体素子１４の裏面１４ｂに仮固定部材１３を配置する。半導体素子１６を半導体素子１４に近づけて接触させて、半導体素子１４と半導体素子１６を仮固定部材１３により仮固定する。これにより、第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とが位置合せされた状態で仮固定部材１３により仮固定される。この仮固定の状態のものが積層体（図示せず）である。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。なお、仮固定部材１３を用いた仮固定は、図１９に示す状態に対してすることに限定されるものではない。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。なお、仮固定部材１３を用いた仮固定は、図１９に示す状態に対してすることに限定されるものではない。
例えば、第１の半導体ウエハ６０、半導体素子１４、および半導体素子１６を用意し、図２３に示すように第１の半導体ウエハ６０と半導体素子１４と半導体素子１６との位置合せを、アライメントマークを用いて行う。位置合せした後、第１の半導体ウエハ６０と半導体素子１４との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を設ける。半導体素子１４と半導体素子１６との間、例えば、半導体素子１４の裏面１４ｂに仮固定部材１３を設ける。
例えば、第１の半導体ウエハ６０に、半導体素子１４と半導体素子１６とを近づけて接触させて、第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とが位置合せされた状態で、仮固定部材１３により仮固定する。
例えば、第１の半導体ウエハ６０に、半導体素子１４と半導体素子１６とを近づけて接触させて、第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とが位置合せされた状態で、仮固定部材１３により仮固定する。
上述のように、仮固定部材１３を除去した後、第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とが位置合せされて仮固定された状態で接合する。これにより、第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とが互いに電気的導通が確保された状態となり、図２４に示すように第１の半導体ウエハ６０と半導体素子１４と半導体素子１６との接合体１７が構成される。
次に、図２４に示す半導体素子１４および半導体素子１６が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図２５に示すように個片化する。これにより、半導体素子１２と半導体素子１４が接合された積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
次に、図２４に示す半導体素子１４および半導体素子１６が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図２５に示すように個片化する。これにより、半導体素子１２と半導体素子１４が接合された積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
次に、チップオンウエハによる異方導電性部材１５を用いた積層デバイス１０の製造方法について説明する。
異方導電性部材１５を用いた積層デバイス１０の製造方法は、例えば、図２６に示す半導体素子１４を用いる。
図２６は本発明の実施形態の接合体に用いられる半導体素子のアライメントマークの他の例を示す模式的斜視図である。
図２６に示す半導体素子１４は、表面１４ａの素子領域（図示せず）上に異方導電性部材１５が設けられている。図１６に示す半導体素子１４と同様に、半導体素子１４には、表面１４ａに四隅にアライメントマーク５２が設けられており、合計４つのアライメントマーク５２が設けられている。アライメントマーク５２は少なくとも２つ設けられていればよい。また、表面１４ａには、図３に示す端子３０が設けられている。
異方導電性部材１５を用いた積層デバイス１０の製造方法は、例えば、図２６に示す半導体素子１４を用いる。
図２６は本発明の実施形態の接合体に用いられる半導体素子のアライメントマークの他の例を示す模式的斜視図である。
図２６に示す半導体素子１４は、表面１４ａの素子領域（図示せず）上に異方導電性部材１５が設けられている。図１６に示す半導体素子１４と同様に、半導体素子１４には、表面１４ａに四隅にアライメントマーク５２が設けられており、合計４つのアライメントマーク５２が設けられている。アライメントマーク５２は少なくとも２つ設けられていればよい。また、表面１４ａには、図３に示す端子３０が設けられている。
ここで、図２７〜図３０は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第５の例を工程順に示す模式図である。図２７〜図３０において、図１８〜図２１と同一構成物には同一符号を付してその詳細な説明は省略する。
異方導電性部材１５を用いた積層デバイス１０の製造方法の第５の例は、上述の図１８〜図２１に示す積層デバイス１０の製造方法の第３の例に比して、半導体素子１４に異方導電性部材１５が設けられている点が異なり、それ以外の工程は、異方導電性部材１５を用いた積層デバイス１０の製造方法と同じである。
異方導電性部材１５を用いた積層デバイス１０の製造方法の第５の例は、上述の図１８〜図２１に示す積層デバイス１０の製造方法の第３の例に比して、半導体素子１４に異方導電性部材１５が設けられている点が異なり、それ以外の工程は、異方導電性部材１５を用いた積層デバイス１０の製造方法と同じである。
図２７に示すように、第１の半導体ウエハ６０の表面６０ａに、異方導電性部材１５を向けて半導体素子１４を配置し、アライメントマークを用いて位置合せをし、この状態で、仮固定部材１３を第１の半導体ウエハ６０の表面６０ａに設ける。仮固定部材１３は、上述のように第１の半導体ウエハ６０の表面６０ａ全面に設けてもよい。
次に、図２８に示すように第１の半導体ウエハ６０と、異方導電性部材１５が設けられた半導体素子１４とを位置合せした状態で、仮固定部材１３により仮固定する。この仮固定の状態のものが積層体（図示せず）である。
次に、図２８に示すように第１の半導体ウエハ６０と、異方導電性部材１５が設けられた半導体素子１４とを位置合せした状態で、仮固定部材１３により仮固定する。この仮固定の状態のものが積層体（図示せず）である。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。
次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４とを異方導電性部材１５を介して接合する。これにより、半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０とが互いに電気的導通が確保された状態となり、図２９に示すように半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。この場合、仮固定部材１３がない状態で接合するため、導電を阻害するものがなく電気抵抗が小さくなる。
次に、図２９に示す半導体素子１４と異方導電性部材１５が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図３０に示すように個片化する。これにより、半導体素子１２と異方導電性部材１５と半導体素子１４とが接合された積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４とを異方導電性部材１５を介して接合する。これにより、半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０とが互いに電気的導通が確保された状態となり、図２９に示すように半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。この場合、仮固定部材１３がない状態で接合するため、導電を阻害するものがなく電気抵抗が小さくなる。
次に、図２９に示す半導体素子１４と異方導電性部材１５が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図３０に示すように個片化する。これにより、半導体素子１２と異方導電性部材１５と半導体素子１４とが接合された積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
なお、半導体素子１２を素子領域に接合する工程では、複数の半導体素子１４を仮固定した後、全て一括して接合したが、これに限定されるものではなく、半導体素子１４を第１の半導体ウエハ６０の素子領域に１つずつ接合してもよい。接合は、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
また、図２７に示すように、異方導電性部材１５が設けられた半導体素子１４と、第１の半導体ウエハ６０とを用い、第１の半導体ウエハ６０と異方導電性部材１５との間に仮固定部材１３を設けることに限定されるものではなく、半導体素子１４は異方導電性部材１５が設けられていない構成でもよい。
図３１は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第５の例の第１の変形例の一工程を示す模式図であり、図３２は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第５の例の第２の変形例の一工程を示す模式図である。図３１および図３２において、図２６〜図３０に示す仮固定部材１３、半導体素子１４、異方導電性部材１５および第１の半導体ウエハ６０と同一構成物には同一符号を付してその詳細な説明は省略する。
図３１は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第５の例の第１の変形例の一工程を示す模式図であり、図３２は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第５の例の第２の変形例の一工程を示す模式図である。図３１および図３２において、図２６〜図３０に示す仮固定部材１３、半導体素子１４、異方導電性部材１５および第１の半導体ウエハ６０と同一構成物には同一符号を付してその詳細な説明は省略する。
図３１に示すように、半導体素子１４と異方導電性部材１５とが別体である。異方導電性部材１５を挟んで、半導体素子１４と第１の半導体ウエハ６０とを対向して配置する。半導体素子１４と異方導電性部材１５との間に仮固定部材１３を配置し、異方導電性部材１５と第１の半導体ウエハ６０との間に仮固定部材１３を配置する。このとき、半導体素子１４、異方導電性部材１５および第１の半導体ウエハ６０は位置合せされている。
この場合、次に、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４とを、位置合せした状態で仮固定部材１３により仮固定する。この仮固定の状態のものが積層体（図示せず）である。上述のように、仮固定部材１３を除去する。次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４とを異方導電性部材１５を介して接合する。上述の図２９に示すように半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。次に、図３０に示すように個片化することにより、半導体素子１２と異方導電性部材１５と半導体素子１４とが接合された積層デバイス１０を得ることができる。
この場合、次に、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４とを、位置合せした状態で仮固定部材１３により仮固定する。この仮固定の状態のものが積層体（図示せず）である。上述のように、仮固定部材１３を除去する。次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４とを異方導電性部材１５を介して接合する。上述の図２９に示すように半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。次に、図３０に示すように個片化することにより、半導体素子１２と異方導電性部材１５と半導体素子１４とが接合された積層デバイス１０を得ることができる。
異方導電性部材１５を挟んで、半導体素子１４と第１の半導体ウエハ６０とを対向して配置し、位置合せした後、半導体素子１４と異方導電性部材１５との間に仮固定部材１３を配置し、異方導電性部材１５と第１の半導体ウエハ６０との間に仮固定部材１３を配置する。このとき、図３２に示すように、第１の半導体ウエハ６０の表面６０ａの全面に仮固定部材１３を設けてもよい。この場合でも、上述のように、位置合せした状態で仮固定部材１３により仮固定した後、仮固定部材１３を除去する。次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４とを異方導電性部材１５を介して接合する。上述の図２９に示すように半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。次に、図３０に示すように個片化することにより、半導体素子１２と異方導電性部材１５と半導体素子１４とが接合された積層デバイス１０を得ることができる。
上述のように３つの半導体素子１２、１４、１６を有する構成の積層デバイス１０を製造する場合、上述のように半導体素子１４を、裏面１４ｂに端子（図示せず）とアライメントマーク（図示せず）とを有する構成とする。また、半導体素子１４に接合する半導体素子１６を、表面１６ａに素子領域（図示せず）と、アライメントマーク（図示せず）とを有する構成とする。半導体素子１６には、半導体素子１４と同様に予め異方導電性部材１５が設けられている。
ここで、図３３〜図３６は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第６の例を工程順に示す模式図である。図３３〜図３６において、図２２〜図２５と同一構成物には同一符号を付してその詳細な説明は省略する。
ここで、図３３〜図３６は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第６の例を工程順に示す模式図である。図３３〜図３６において、図２２〜図２５と同一構成物には同一符号を付してその詳細な説明は省略する。
図２８に示すように全ての半導体素子１４が第１の半導体ウエハ６０の素子領域に仮固定された状態で、図３３に示すように半導体素子１４の裏面１４ｂのアライメントマーク（図示せず）と、半導体素子１６のアライメントマーク（図示せず）とを用いて、半導体素子１４に対して半導体素子１６の位置合せを行う。そして、半導体素子１４の裏面１４ｂに仮固定部材１３を配置する。半導体素子１６を半導体素子１４に近づけて接触させて、半導体素子１４と異方導電性部材１５が設けられた半導体素子１６とを仮固定部材１３により仮固定する。これにより、第１の半導体ウエハ６０と、異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６とが位置合せされた状態で仮固定部材１３により仮固定される。この仮固定の状態のものが積層体（図示せず）である。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。なお、仮固定部材１３を用いた仮固定は、図２９に示す状態に対してすることに限定されるものではない。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は、後述する。なお、仮固定部材１３を用いた仮固定は、図２９に示す状態に対してすることに限定されるものではない。
例えば、第１の半導体ウエハ６０、異方導電性部材１５が設けられた半導体素子１４、および異方導電性部材１５が設けられた半導体素子１６を用意し、図３４に示すように第１の半導体ウエハ６０と、半導体素子１４と、半導体素子１６との位置合せを、アライメントマークを用いて行う。位置合せした後、第１の半導体ウエハ６０と異方導電性部材１５が設けられた半導体素子１４との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を設ける。異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６との間、例えば、半導体素子１４の裏面１４ｂに仮固定部材１３を設ける。
例えば、第１の半導体ウエハ６０に、異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６とを近づけて接触させて、第１の半導体ウエハ６０と、異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６とが位置合せされた状態で仮固定部材１３により仮固定する。
例えば、第１の半導体ウエハ６０に、異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６とを近づけて接触させて、第１の半導体ウエハ６０と、異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６とが位置合せされた状態で仮固定部材１３により仮固定する。
上述のように、仮固定部材１３を除去した後、第１の半導体ウエハ６０と、異方導電性部材１５が設けられた半導体素子１４と、異方導電性部材１５が設けられた半導体素子１６とが位置合せされて仮固定された状態で接合する。これにより、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とが互いに電気的導通が確保された状態となり、図３５に示すように第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６との接合体１７が構成される。
次に、図３５に示す半導体素子１４および半導体素子１６が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図３６に示すように個片化する。これにより、半導体素子１２と半導体素子１４が接合された積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
次に、図３５に示す半導体素子１４および半導体素子１６が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により、図３６に示すように個片化する。これにより、半導体素子１２と半導体素子１４が接合された積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
また、図３４に示すように、異方導電性部材１５が設けられた半導体素子１４と、第１の半導体ウエハ６０とを用い、異方導電性部材１５と半導体素子１４との間に仮固定部材１３を設け、第１の半導体ウエハ６０と異方導電性部材１５との間に仮固定部材１３を設けることに限定されるものではなく、半導体素子１４は異方導電性部材１５が設けられていない構成でもよい。
図３７は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第６の例の第１の変形例の一工程を示す模式図であり、図３８は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第６の例の第２の変形例の一工程を示す模式図である。図３７および図３８において、図３１〜図３６に示す仮固定部材１３、半導体素子１４、異方導電性部材１５、半導体素子１６および第１の半導体ウエハ６０と同一構成物には同一符号を付してその詳細な説明は省略する。
図３７は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第６の例の第１の変形例の一工程を示す模式図であり、図３８は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第６の例の第２の変形例の一工程を示す模式図である。図３７および図３８において、図３１〜図３６に示す仮固定部材１３、半導体素子１４、異方導電性部材１５、半導体素子１６および第１の半導体ウエハ６０と同一構成物には同一符号を付してその詳細な説明は省略する。
図３７に示すように、半導体素子１４と異方導電性部材１５とが別体である。異方導電性部材１５を挟んで半導体素子１４と第１の半導体ウエハ６０とを対向して配置し、異方導電性部材１５を挟んで半導体素子１４と半導体素子１６とを対向して配置する。
半導体素子１６と異方導電性部材１５との間、半導体素子１４と異方導電性部材１５との間、異方導電性部材１５と第１の半導体ウエハ６０との間に、それぞれ仮固定部材１３を配置する。このとき、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とは位置合せされている。
この場合、次に、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とが位置合せされた状態で仮固定部材１３により仮固定する。この仮固定の状態のものが積層体（図示せず）である。上述のように、仮固定部材１３を除去する。次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とを異方導電性部材１５を介して接合する。上述の図３５に示すように半導体素子１６と異方導電性部材１５と半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。次に、図３６に示すように個片化することにより、半導体素子１２と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とが接合された積層デバイス１０を得ることができる。
半導体素子１６と異方導電性部材１５との間、半導体素子１４と異方導電性部材１５との間、異方導電性部材１５と第１の半導体ウエハ６０との間に、それぞれ仮固定部材１３を配置する。このとき、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とは位置合せされている。
この場合、次に、第１の半導体ウエハ６０と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とが位置合せされた状態で仮固定部材１３により仮固定する。この仮固定の状態のものが積層体（図示せず）である。上述のように、仮固定部材１３を除去する。次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とを異方導電性部材１５を介して接合する。上述の図３５に示すように半導体素子１６と異方導電性部材１５と半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。次に、図３６に示すように個片化することにより、半導体素子１２と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とが接合された積層デバイス１０を得ることができる。
異方導電性部材１５を挟んで半導体素子１４と第１の半導体ウエハ６０とを対向して配置し、異方導電性部材１５を挟んで半導体素子１４と半導体素子１６とを対向して配置して位置合せする。次に、半導体素子１６と異方導電性部材１５との間、半導体素子１４と異方導電性部材１５との間、異方導電性部材１５と第１の半導体ウエハ６０との間に、それぞれ仮固定部材１３を配置する。このとき、図３８に示すように、第１の半導体ウエハ６０の表面６０ａの全面に仮固定部材１３を設けてもよい。この場合でも、上述のように、位置合せした状態で仮固定部材１３により仮固定した後、仮固定部材１３を除去する。次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と半導体素子１４と半導体素子１６とを異方導電性部材１５を介して接合する。上述の図３５に示すように半導体素子１６と異方導電性部材１５と半導体素子１４と異方導電性部材１５と第１の半導体ウエハ６０との接合体１７が構成される。次に、図３６に示すように個片化することにより、半導体素子１２と異方導電性部材１５と半導体素子１４と異方導電性部材１５と半導体素子１６とが接合された積層デバイス１０を得ることができる。
次に、ウエハオンウエハによる積層デバイス１０の製造方法について説明する。
図３９〜図４１は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第７の例を工程順に示す模式図である。図３９〜図４１において、図１８〜図２１と同一構成物には同一符号を付してその詳細な説明は省略する。
図３９〜図４１は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第７の例を工程順に示す模式図である。図３９〜図４１において、図１８〜図２１と同一構成物には同一符号を付してその詳細な説明は省略する。
積層デバイスの製造方法の第７の例は図１に示す積層デバイス１０の製造方法である。
積層デバイス１０の製造方法の第７の例は、半導体素子１４に代えて第２の半導体ウエハ７０を用いる点以外は、図１８〜図２１に示す積層デバイス１０の製造方法の第３の例と同じである。このため、積層デバイスの製造方法の第１の例と共通する製造方法についての詳細な説明は省略する。
積層デバイス１０の製造方法の第７の例は、半導体素子１４に代えて第２の半導体ウエハ７０を用いる点以外は、図１８〜図２１に示す積層デバイス１０の製造方法の第３の例と同じである。このため、積層デバイスの製造方法の第１の例と共通する製造方法についての詳細な説明は省略する。
まず、第１の半導体ウエハ６０と、複数の素子領域（図示せず）およびアライメントマーク（図示せず）を備える第２の半導体ウエハ７０とを用意する。素子領域は第２の半導体ウエハ７０の表面７０ａに設けられている。
次に、図３９に示すように、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ７０の表面７０ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ７０のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ７０の位置合せを行う。
次に、第１の半導体ウエハ６０と第２の半導体ウエハ７０との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を配置する。
次に、第１の半導体ウエハ６０と第２の半導体ウエハ７０とを位置合せした状態で仮固定部材１３により仮固定する。
次に、図３９に示すように、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ７０の表面７０ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ７０のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ７０の位置合せを行う。
次に、第１の半導体ウエハ６０と第２の半導体ウエハ７０との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を配置する。
次に、第１の半導体ウエハ６０と第２の半導体ウエハ７０とを位置合せした状態で仮固定部材１３により仮固定する。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は後述する。
次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と第２の半導体ウエハ７０とを接合する。これにより、第１の半導体ウエハ６０と第２の半導体ウエハ７０とが互いに電気的導通が確保された状態となり、図４０に示す第１の半導体ウエハ６０と第２の半導体ウエハ７０との接合体１７が構成される。この場合、仮固定部材１３がない状態で接合するため、導電を阻害するものがなく電気抵抗が小さくなる。
次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と第２の半導体ウエハ７０とを接合する。これにより、第１の半導体ウエハ６０と第２の半導体ウエハ７０とが互いに電気的導通が確保された状態となり、図４０に示す第１の半導体ウエハ６０と第２の半導体ウエハ７０との接合体１７が構成される。この場合、仮固定部材１３がない状態で接合するため、導電を阻害するものがなく電気抵抗が小さくなる。
次に、図４０に示すように第１の半導体ウエハ６０と第２の半導体ウエハ７０が接合された状態で、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、図４１に示すように半導体素子１２と半導体素子１４とが接合された積層デバイス１０を得ることができる。このように、ウエハオンウエハを用いても積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
また、図４０に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ７０が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ７０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により薄くすることができる。
また、図４０に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ７０が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ７０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により薄くすることができる。
積層デバイスの製造方法の第７の例では、半導体素子１２と半導体素子１４を積層した２層構造を例にして説明したが、これに限定されるものではなく、３層以上でもよいことはもちろんである。この場合、第２の半導体ウエハ７０の裏面７０ｂに、アライメントマーク（図示せず）と、素子領域（図示せず）とを設ける。裏面７０ｂの端子（図示せず）は、表面７０ａの素子領域に電気的に接続されている。第２の半導体ウエハ７０を上述の構成とすることにより、第３の半導体ウエハ（図示せず）を位置合わせした後、第２の半導体ウエハ７０と第３の半導体ウエハとの間、例えば、第２の半導体ウエハ７０の裏面７０ｂに仮固定部材１３を設け、仮固定部材１３を用いて仮固定する。そして、仮固定部材１３を除去して第３の半導体ウエハを接合することにより、３層以上の積層デバイス１０を得ることができる。
次に、ウエハオンウエハによる、異方導電性部材１５を有する積層デバイス１０の製造方法について説明する。
図４２〜図４４は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第８の例を工程順に示す模式図である。図４２〜図４４において、図３９〜図４１と同一構成物には同一符号を付してその詳細な説明は省略する。
積層デバイスの製造方法の第８の例は図８に示す積層デバイス１０の製造方法である。
積層デバイスの製造方法の第８の例は、図３９〜図４１に示す積層デバイス１０の製造方法の第７の例に比して、異方導電性部材１５を介して第１の半導体ウエハ６０と第２の半導体ウエハ７０とを接合する点以外は、積層デバイスの製造方法の第７の例と同じである。このため、積層デバイスの製造方法の第３の例と共通する製造方法についての詳細な説明は省略する。また、異方導電性部材１５についても、上述の説明のとおりであるため、その詳細な説明は省略する。
図４２〜図４４は本発明の実施形態の接合体の一例の積層デバイスの製造方法の第８の例を工程順に示す模式図である。図４２〜図４４において、図３９〜図４１と同一構成物には同一符号を付してその詳細な説明は省略する。
積層デバイスの製造方法の第８の例は図８に示す積層デバイス１０の製造方法である。
積層デバイスの製造方法の第８の例は、図３９〜図４１に示す積層デバイス１０の製造方法の第７の例に比して、異方導電性部材１５を介して第１の半導体ウエハ６０と第２の半導体ウエハ７０とを接合する点以外は、積層デバイスの製造方法の第７の例と同じである。このため、積層デバイスの製造方法の第３の例と共通する製造方法についての詳細な説明は省略する。また、異方導電性部材１５についても、上述の説明のとおりであるため、その詳細な説明は省略する。
まず、積層デバイス１０の製造方法の第７の例と同様に、第１の半導体ウエハ６０と、複数の素子領域（図示せず）およびアライメントマーク（図示せず）を備える第２の半導体ウエハ７０とを用意する。第１の半導体ウエハ６０の表面６０ａ、または第２の半導体ウエハ７０の表面７０ａのいずれかに異方導電性部材１５を設ければよいが、図４２では第２の半導体ウエハ７０の表面７０ａに異方導電性部材１５が設けられている。
次に、図４２に示すように、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ７０の表面７０ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ７０のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ７０の位置合せを行う。
次に、第１の半導体ウエハ６０と第２の半導体ウエハ７０との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を配置する。
次に、第１の半導体ウエハ６０と、異方導電性部材１５が設けられた第２の半導体ウエハ７０とを位置合した状態で仮固定部材１３により仮固定する。
次に、図４２に示すように、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ７０の表面７０ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ７０のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ７０の位置合せを行う。
次に、第１の半導体ウエハ６０と第２の半導体ウエハ７０との間、例えば、第１の半導体ウエハ６０の表面６０ａに仮固定部材１３を配置する。
次に、第１の半導体ウエハ６０と、異方導電性部材１５が設けられた第２の半導体ウエハ７０とを位置合した状態で仮固定部材１３により仮固定する。
次に、仮固定部材１３を除去する。仮固定部材１３の除去方法は後述する。
次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と異方導電性部材１５と第２の半導体ウエハ７０とを接合する。これにより、第１の半導体ウエハ６０と異方導電性部材１５と第２の半導体ウエハ７０とが互いに電気的導通が確保された状態となり、図４３に示す第１の半導体ウエハ６０と、異方導電性部材１５と第２の半導体ウエハ７０との接合体１７が構成される。この場合、仮固定部材１３がない状態で接合するため、導電を阻害するものがなく電気抵抗が小さくなる。
次に、仮固定部材１３がない状態で、予め定められた接合条件にて第１の半導体ウエハ６０と異方導電性部材１５と第２の半導体ウエハ７０とを接合する。これにより、第１の半導体ウエハ６０と異方導電性部材１５と第２の半導体ウエハ７０とが互いに電気的導通が確保された状態となり、図４３に示す第１の半導体ウエハ６０と、異方導電性部材１５と第２の半導体ウエハ７０との接合体１７が構成される。この場合、仮固定部材１３がない状態で接合するため、導電を阻害するものがなく電気抵抗が小さくなる。
次に、図４４に示すように第１の半導体ウエハ６０と、異方導電性部材１５が設けられた第２の半導体ウエハ７０とが接合された状態で、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、図４４示す異方導電性部材１５を介して半導体素子１２と半導体素子１４とが接合された積層デバイス１０を得ることができる。このように、ウエハオンウエハを用いても積層デバイス１０を得ることができる。なお、個片化は、上述のものを利用することができる。
また、図４４に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ７０が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ７０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
また、図４４に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ７０が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ７０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
積層デバイスの製造方法の第８の例では、半導体素子１２と半導体素子１４を積層した２層構造を例にして説明したが、これに限定されるものではなく、上述のように３層以上でもよいことはもちろんである。この場合、第２の半導体ウエハ７０の裏面７０ｂに、アライメントマーク（図示せず）と、素子領域（図示せず）とを設ける。裏面７０ｂの端子（図示せず）は、表面７０ａの素子領域に電気的に接続されている。第２の半導体ウエハ７０を上述の構成とすることにより、第３の半導体ウエハ（図示せず）を位置合わせした後、第２の半導体ウエハ７０と第３の半導体ウエハとの間、例えば、第２の半導体ウエハ７０の裏面７０ｂに仮固定部材１３を設け、仮固定部材１３を用いて仮固定する。そして、仮固定部材１３を除去して第３の半導体ウエハを接合することにより、３層以上の積層デバイス１０を得ることができる。
上述のように、最終的に除去される仮固定部材１３を用いて仮固定することにより、仮固定部材１３による接合不良を防止することができる。
さらには、上述のように、積層デバイス１０において異方導電性部材１５を設ける構成とすることにより、半導体素子に凹凸があっても、凹凸を突出部分４２ａおよび突出部分４２ｂを緩衝層として利用することで吸収することができる。突出部分４２ａおよび突出部分４２ｂが緩衝層として機能するため、半導体素子において素子領域がある面については、高い表面品質を不要とすることができる。このため、研磨等の平滑化処理が不要であり、生産コストが抑えることができ、また生産時間も短くすることができる。
また、チップオンウエハを用いて積層デバイス１０を製造することができるため、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、得率を維持し、製造ロスを低減することができる。
さらには、上述のように、積層デバイス１０において異方導電性部材１５を設ける構成とすることにより、半導体素子に凹凸があっても、凹凸を突出部分４２ａおよび突出部分４２ｂを緩衝層として利用することで吸収することができる。突出部分４２ａおよび突出部分４２ｂが緩衝層として機能するため、半導体素子において素子領域がある面については、高い表面品質を不要とすることができる。このため、研磨等の平滑化処理が不要であり、生産コストが抑えることができ、また生産時間も短くすることができる。
また、チップオンウエハを用いて積層デバイス１０を製造することができるため、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、得率を維持し、製造ロスを低減することができる。
次に、異方導電性部材１５が設けられた半導体素子１４について説明する。
上述の異方導電性部材１５が設けられた半導体素子１４は、図１５に示す異方導電材４９の異方導電性部材１５と、複数の素子領域（図示せず）を備える半導体ウエハとを用いて形成することができる。素子領域には、上述のように位置合せのためのアライメントマーク（図示せず）と端子（図示せず）とが設けられている。異方導電材４９では、異方導電性部材１５が、素子領域に合わせたパターンに形成されている。
上述の異方導電性部材１５が設けられた半導体素子１４は、図１５に示す異方導電材４９の異方導電性部材１５と、複数の素子領域（図示せず）を備える半導体ウエハとを用いて形成することができる。素子領域には、上述のように位置合せのためのアライメントマーク（図示せず）と端子（図示せず）とが設けられている。異方導電材４９では、異方導電性部材１５が、素子領域に合わせたパターンに形成されている。
まず、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して異方導電材４９の異方導電性部材１５を、半導体ウエハの素子領域に接合する。
次に、異方導電材４９の支持体４７を取り除き、異方導電性部材１５だけを半導体ウエハに接合させる。この場合、異方導電材４９に、予め定められた温度に加熱し、剥離層４４の剥離剤４６の接着力を低下させて、異方導電材４９の剥離層４４を起点にして支持体４７を取り除く。次に、半導体ウエハについて、素子領域毎に個片化し、複数の半導体素子１４を得る。
なお、異方導電性部材１５が設けられた半導体素子１４を例にして説明したが、異方導電性部材１５が設けられた半導体素子１６も、異方導電性部材１５が設けられた第２の半導体ウエハ７０についても、異方導電性部材１５が設けられた半導体素子１４と同様にして、異方導電性部材１５を設けることができる。
予め異方導電性部材１５が設けられた半導体素子１４、予め異方導電性部材１５が設けられた第１の半導体ウエハ６０および予め異方導電性部材１５が設けられた第２の半導体ウエハ７０を用いたが、これに限定されるものではなく、異方導電性部材１５単独で配置して、積層デバイス１０を製造することもできる。
次に、異方導電材４９の支持体４７を取り除き、異方導電性部材１５だけを半導体ウエハに接合させる。この場合、異方導電材４９に、予め定められた温度に加熱し、剥離層４４の剥離剤４６の接着力を低下させて、異方導電材４９の剥離層４４を起点にして支持体４７を取り除く。次に、半導体ウエハについて、素子領域毎に個片化し、複数の半導体素子１４を得る。
なお、異方導電性部材１５が設けられた半導体素子１４を例にして説明したが、異方導電性部材１５が設けられた半導体素子１６も、異方導電性部材１５が設けられた第２の半導体ウエハ７０についても、異方導電性部材１５が設けられた半導体素子１４と同様にして、異方導電性部材１５を設けることができる。
予め異方導電性部材１５が設けられた半導体素子１４、予め異方導電性部材１５が設けられた第１の半導体ウエハ６０および予め異方導電性部材１５が設けられた第２の半導体ウエハ７０を用いたが、これに限定されるものではなく、異方導電性部材１５単独で配置して、積層デバイス１０を製造することもできる。
以下、接合体の製造方法についてより具体的に説明する。
〔仮固定工程〕
仮固定工程の仮固定とは、接合する対象物に対して位置合せした状態で、接合する対象物上に固定することをいう。仮固定は、位置合せした状態が保たれているが、永久に固定された状態ではない。仮固定には、仮固定部材を用い、仮固定部材の表面張力を利用して、少なくとも２つの導電部材を互いに仮固定する。
仮固定工程では、少なくとも２つの導電性部材を近づけて接触させることにより実施する。この場合、導電性部材の加圧条件は、特に限定されるものではないが、１０ＭＰａ以下であることが好ましく、５ＭＰａ以下であることがより好ましく、１ＭＰａ以下であることが特に好ましい。
同様に、仮固定工程における温度条件は、特に限定されるものではないが、０℃〜３００℃であることが好ましく、１０℃〜２００℃であることがより好ましく、常温（２３℃）〜１００℃であることが特に好ましい。なお、仮固定部材の沸点がよりも仮固定工程の温度が高い場合、仮固定工程において、仮固定部材が除去され、仮固定工程と除去工程とが同時に実施される。
上述の半導体素子１４、半導体素子１６および第１の半導体ウエハ６０を含め、個々の半導体素子同士を仮に固定するような仮固定工程には、東レエンジニアリング、渋谷工業株式会社、株式会社新川、およびヤマハ発動機株式会社等の各社の装置を用いることができる。
〔仮固定工程〕
仮固定工程の仮固定とは、接合する対象物に対して位置合せした状態で、接合する対象物上に固定することをいう。仮固定は、位置合せした状態が保たれているが、永久に固定された状態ではない。仮固定には、仮固定部材を用い、仮固定部材の表面張力を利用して、少なくとも２つの導電部材を互いに仮固定する。
仮固定工程では、少なくとも２つの導電性部材を近づけて接触させることにより実施する。この場合、導電性部材の加圧条件は、特に限定されるものではないが、１０ＭＰａ以下であることが好ましく、５ＭＰａ以下であることがより好ましく、１ＭＰａ以下であることが特に好ましい。
同様に、仮固定工程における温度条件は、特に限定されるものではないが、０℃〜３００℃であることが好ましく、１０℃〜２００℃であることがより好ましく、常温（２３℃）〜１００℃であることが特に好ましい。なお、仮固定部材の沸点がよりも仮固定工程の温度が高い場合、仮固定工程において、仮固定部材が除去され、仮固定工程と除去工程とが同時に実施される。
上述の半導体素子１４、半導体素子１６および第１の半導体ウエハ６０を含め、個々の半導体素子同士を仮に固定するような仮固定工程には、東レエンジニアリング、渋谷工業株式会社、株式会社新川、およびヤマハ発動機株式会社等の各社の装置を用いることができる。
〔仮固定部材〕
仮固定部材は、表面張力を利用して、少なくとも２つの導電部材を互いに仮固定するものであり、最終的には除去されるものである。このため、接合体、例えば、積層デバイス１０には仮固定部材１３はない。このように仮固定部材は、最終的に除去されるものであるため、例えば、気化させて除去する場合、成分が残留しないものであることが好ましい。
仮固定部材は、温度２３℃で液体であることが好ましく、この場合、液体の沸点が５０℃以上２５０℃以下であることが好ましい。仮固定部材が液体または固体の場合、単一組成に限定されるものではなく、混合物であってもよい。
なお、温度２３℃で液体とは、物性データによるものである。
仮固定部材が温度２３℃で液体であれば、大気圧下で、仮固定部材を予め定められた場所に供給しやすいため好ましい。しかも、仮固定部材を供給する設備としても液滴を供給する公知のものを利用することができ、例えば、インクジェット法を用いて仮固定部材を供給することができる。マルチヘッドのインクジェットを利用することにより、ウエハオンチップの場合、半導体ウエハの表面の素子領域に、効率良く仮固定部材を配置することができる。
仮固定部材は、表面張力を利用して、少なくとも２つの導電部材を互いに仮固定するものであり、最終的には除去されるものである。このため、接合体、例えば、積層デバイス１０には仮固定部材１３はない。このように仮固定部材は、最終的に除去されるものであるため、例えば、気化させて除去する場合、成分が残留しないものであることが好ましい。
仮固定部材は、温度２３℃で液体であることが好ましく、この場合、液体の沸点が５０℃以上２５０℃以下であることが好ましい。仮固定部材が液体または固体の場合、単一組成に限定されるものではなく、混合物であってもよい。
なお、温度２３℃で液体とは、物性データによるものである。
仮固定部材が温度２３℃で液体であれば、大気圧下で、仮固定部材を予め定められた場所に供給しやすいため好ましい。しかも、仮固定部材を供給する設備としても液滴を供給する公知のものを利用することができ、例えば、インクジェット法を用いて仮固定部材を供給することができる。マルチヘッドのインクジェットを利用することにより、ウエハオンチップの場合、半導体ウエハの表面の素子領域に、効率良く仮固定部材を配置することができる。
仮固定部材が温度２３℃において液体であると、接合後の電気的導電性を示す電気抵抗が小さくなる。一方、仮固定部材が温度２３℃において固体であると、接合後の電気的導電性を示す電気抵抗が大きくなる。
また、液体の沸点が５０℃未満では、仮固定部材の除去が除去工程以外でも進行する虞がある。液体の沸点が２５０℃を超えると、仮固定部材を気化して除去するために高い温度が必要になるため、接合条件によっては、接合工程と除去工程を同時に行うことができなくなることがある。また、沸点が高いと仮固定部材が残存しやすくなり、接合後の電気的導電性を示す電気抵抗が大きくなる。仮固定部材については、接合工程と除去工程を同時に行うこと、接合後の電気的導電性から、液体の沸点としては温度６０℃以上１８０℃以下であることが好ましい。
また、液体の沸点が５０℃未満では、仮固定部材の除去が除去工程以外でも進行する虞がある。液体の沸点が２５０℃を超えると、仮固定部材を気化して除去するために高い温度が必要になるため、接合条件によっては、接合工程と除去工程を同時に行うことができなくなることがある。また、沸点が高いと仮固定部材が残存しやすくなり、接合後の電気的導電性を示す電気抵抗が大きくなる。仮固定部材については、接合工程と除去工程を同時に行うこと、接合後の電気的導電性から、液体の沸点としては温度６０℃以上１８０℃以下であることが好ましい。
仮固定部材としては、例えば、アセトン（沸点５６℃）、イソプロパノール（沸点８２℃）、乳酸エチル（沸点１５４℃）、エタノール（沸点７８℃）、水（沸点１００℃）、プロピレングリコールモノメチルエーテルアセテート（沸点１４６℃）、エチレングリコール（沸点１９７℃）、ジエチレングリコールモノブチルエーテルアセテート（沸点２４５℃）、ジエチレングリコールジブチルエーテル（沸点２５６℃）およびｔ−ブチルアルコール（沸点８２℃）を用いることができる。
上述の仮固定部材の例のうち、ｔ−ブチルアルコールは温度２３℃で固体であるが、それ以外は、温度２３℃で液体である。
また、温度２３℃で液体のもののうち、ジエチレングリコールジブチルエーテル（沸点２５６℃）以外は、沸点は２５０℃以下である。なお、沸点は、いずれもカタログ値である。
上述の仮固定部材の例のうち、ｔ−ブチルアルコールは温度２３℃で固体であるが、それ以外は、温度２３℃で液体である。
また、温度２３℃で液体のもののうち、ジエチレングリコールジブチルエーテル（沸点２５６℃）以外は、沸点は２５０℃以下である。なお、沸点は、いずれもカタログ値である。
〔除去工程〕
仮固定部材は、例えば、上述のように温度２３℃で液体であることが好ましく、液体の沸点は５０℃以上２５０℃以下であることが好ましい。
仮固定部材１３が液体であれば、仮固定部材１３の除去方法としては、仮固定部材１３を気化させる方法が挙げられる。
仮固定部材を気化させる場合、例えば、半導体素子１２と半導体素子１４とが仮固定部材１３で仮固定された状態で、仮固定部材１３が蒸発する温度雰囲気に配置するか、または減圧雰囲気に配置する。
仮固定部材が蒸発する温度雰囲気に配置する場合、後工程の接合工程が、仮固定部材が蒸発する温度雰囲気で実施される場合には、接合工程を実施する過程で、仮固定部材が除去される。この場合、除去工程と接合工程とを同時に実施される。
また、減圧雰囲気に配置する場合、後工程の接合工程が減圧雰囲気で実施される場合には、接合工程を実施する過程で、仮固定部材が除去される。この場合、除去工程と接合工程とが同時に実施される。このように、除去工程と接合工程とを同時に実施するとは、１つの工程の実施で、除去工程および接合工程の２つの工程が実施されることをいう。
除去工程と接合工程とを同時に実施することにより、位置ずれをより抑制することができ、導電性部材の位置合せ、例えば、半導体素子１２と半導体素子１４との位置合せの精度をより高くできる。
また、除去工程と接合工程とを同時に実施することにより、製造方法を簡素化でき、製造設備を簡素化でき、さらにはタクトタイムを低減できる。
仮固定部材は、例えば、上述のように温度２３℃で液体であることが好ましく、液体の沸点は５０℃以上２５０℃以下であることが好ましい。
仮固定部材１３が液体であれば、仮固定部材１３の除去方法としては、仮固定部材１３を気化させる方法が挙げられる。
仮固定部材を気化させる場合、例えば、半導体素子１２と半導体素子１４とが仮固定部材１３で仮固定された状態で、仮固定部材１３が蒸発する温度雰囲気に配置するか、または減圧雰囲気に配置する。
仮固定部材が蒸発する温度雰囲気に配置する場合、後工程の接合工程が、仮固定部材が蒸発する温度雰囲気で実施される場合には、接合工程を実施する過程で、仮固定部材が除去される。この場合、除去工程と接合工程とを同時に実施される。
また、減圧雰囲気に配置する場合、後工程の接合工程が減圧雰囲気で実施される場合には、接合工程を実施する過程で、仮固定部材が除去される。この場合、除去工程と接合工程とが同時に実施される。このように、除去工程と接合工程とを同時に実施するとは、１つの工程の実施で、除去工程および接合工程の２つの工程が実施されることをいう。
除去工程と接合工程とを同時に実施することにより、位置ずれをより抑制することができ、導電性部材の位置合せ、例えば、半導体素子１２と半導体素子１４との位置合せの精度をより高くできる。
また、除去工程と接合工程とを同時に実施することにより、製造方法を簡素化でき、製造設備を簡素化でき、さらにはタクトタイムを低減できる。
仮固定部材１３の除去方法としては他に、仮固定部材を気体または充填剤で置換することが挙げられる。仮固定部材を気体で置換する場合、例えば、半導体素子１２と半導体素子１４とが仮固定部材１３で仮固定された状態で、減圧雰囲気に配置し、仮固定部材を排出させる。これにより、仮固定部材は、減圧雰囲気内の気体に置換される。減圧雰囲気内の気体が空気であれば、仮固定部材は空気に置換され、減圧雰囲気内の気体が、アルゴンガスおよび窒素ガス等の不活性ガスであれば、仮固定部材は不活性ガスに置換される。
仮固定部材１３を充填剤で置換する場合、仮固定部材１３を排出させる際、仮固定部材の代わりに充填剤を充填することにより、仮固定部材を充填剤に置換することができる。
仮固定部材の除去工程としては、仮固定部材の気化工程、および仮固定部材を気体で置換する置換工程または充填剤で置換する置換工程のうち、少なくとも一方の工程を含むものであればよい。
仮固定部材１３を置換する気体は、例えば、空気、またはアルゴンガスおよび窒素ガス等の不活性ガスである。
仮固定部材１３を置換する充填剤は、例えば、ＮＣＰ（Non Conductive Paste）、またはアンダーフィル剤である。以下、充填剤について詳細に説明する。
仮固定部材１３を充填剤で置換する場合、仮固定部材１３を排出させる際、仮固定部材の代わりに充填剤を充填することにより、仮固定部材を充填剤に置換することができる。
仮固定部材の除去工程としては、仮固定部材の気化工程、および仮固定部材を気体で置換する置換工程または充填剤で置換する置換工程のうち、少なくとも一方の工程を含むものであればよい。
仮固定部材１３を置換する気体は、例えば、空気、またはアルゴンガスおよび窒素ガス等の不活性ガスである。
仮固定部材１３を置換する充填剤は、例えば、ＮＣＰ（Non Conductive Paste）、またはアンダーフィル剤である。以下、充填剤について詳細に説明する。
充填剤としては高分子材料、硬化剤、無機フィラーを含有するものを用いることができる。
高分子材料としては、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、脂環式エポキシ樹脂、シロキサン型エポキシ樹脂、ビフェニル型エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂、およびナフタレン環含有エポキシ樹脂が挙げられる。エポキシ樹脂組成物において、ここで例示した化合物は単独で用いられてもよいし、２つ以上のものが混合して用いられてもよい。（Ａ）成分は、エポキシ樹脂組成物の全重量に対し５〜３０質量％含まれることが好ましく、１２〜２６質量％含まれることがさらに好ましい。
硬化剤としては、例えば、鎖状脂肪族アミン、環状脂肪族アミン、脂肪芳香族アミン、芳香族アミンが挙げられる。エポキシ樹脂組成物において、ここで例示した化合物は単独で用いられてもよいし、２つ以上のものが混合して用いられてもよい。（Ｂ）成分は、そのアミノ基が（Ａ）成分のエポキシ基１当量に対し０．７〜１．５当量の割合で含まれることが好ましく、０．８〜１．２当量の割合で含まれることがさらに好ましい。
高分子材料としては、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、脂環式エポキシ樹脂、シロキサン型エポキシ樹脂、ビフェニル型エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂、およびナフタレン環含有エポキシ樹脂が挙げられる。エポキシ樹脂組成物において、ここで例示した化合物は単独で用いられてもよいし、２つ以上のものが混合して用いられてもよい。（Ａ）成分は、エポキシ樹脂組成物の全重量に対し５〜３０質量％含まれることが好ましく、１２〜２６質量％含まれることがさらに好ましい。
硬化剤としては、例えば、鎖状脂肪族アミン、環状脂肪族アミン、脂肪芳香族アミン、芳香族アミンが挙げられる。エポキシ樹脂組成物において、ここで例示した化合物は単独で用いられてもよいし、２つ以上のものが混合して用いられてもよい。（Ｂ）成分は、そのアミノ基が（Ａ）成分のエポキシ基１当量に対し０．７〜１．５当量の割合で含まれることが好ましく、０．８〜１．２当量の割合で含まれることがさらに好ましい。
無機フィラーとしては、例えば、シリカ（二酸化ケイ素）、アルミナ（酸化アルミニウム）、窒化アルミニウム、酸化マグネシウム、窒化ケイ素、酸化亜鉛、窒化ホウ素が挙げられる。このうち、シリカ、アルミナ、窒化アルミニウムが好ましい。エポキシ樹脂組成物において、ここで例示した化合物は単独で用いられてもよいし、２つ以上のものが混合して用いられてもよい。（Ｃ）成分は、エポキシ樹脂組成物の全重量に対し４０〜８５質量％含まれることが好ましく、６０〜８０質量％含まれることがさらに好ましい。（Ｃ）成分の材料および含有量は、所望の熱伝導率（例えば、０．３Ｗ／ｍ℃以上、好ましくは１．０Ｗ／ｍ℃以上、さらに好ましくは１．５Ｗ／℃以上）が得られるように調整される。
充填剤は、更に添加剤としてアミンアルキレンオキサイド付加物、シランカップリング剤等を含んでもよい。
充填剤は、更に添加剤としてアミンアルキレンオキサイド付加物、シランカップリング剤等を含んでもよい。
＜ＮＣＰ＞
ＮＣＰは、仮固定部材１３を置換する充填剤の一例である。
ＮＣＰは、例えば、５０℃〜２００℃の温度範囲で流動性を示し、２００℃以上で硬化するものであることが好ましい。
以下、ＮＣＰの組成について説明する。ＮＣＰは、高分子材料を含有するものである。ＮＣＰは酸化防止材料を含有してもよい。
ＮＣＰは、仮固定部材１３を置換する充填剤の一例である。
ＮＣＰは、例えば、５０℃〜２００℃の温度範囲で流動性を示し、２００℃以上で硬化するものであることが好ましい。
以下、ＮＣＰの組成について説明する。ＮＣＰは、高分子材料を含有するものである。ＮＣＰは酸化防止材料を含有してもよい。
＜＜高分子材料＞＞
ＮＣＰに含まれる高分子材料としては特に限定されないが、半導体素子、異方導電性部材等の導電部材の隙間を効率よく埋めることができ、導電部材同士の密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂等が挙げられる。
なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および／またはエポキシ樹脂を用いるのが好ましい。
ＮＣＰに含まれる高分子材料としては特に限定されないが、半導体素子、異方導電性部材等の導電部材の隙間を効率よく埋めることができ、導電部材同士の密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂等が挙げられる。
なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および／またはエポキシ樹脂を用いるのが好ましい。
＜＜酸化防止材料＞＞
ＮＣＰに含まれる酸化防止材料としては、具体的には、例えば、１，２，３，４−テトラゾール、５−アミノ−１，２，３，４−テトラゾール、５−メチル−１，２，３，４−テトラゾール、１Ｈ−テトラゾール−５−酢酸、１Ｈ−テトラゾール−５−コハク酸、１，２，３−トリアゾール、４−アミノ−１，２，３−トリアゾール、４，５−ジアミノ−１，２，３−トリアゾール、４−カルボキシ−１Ｈ−１，２，３−トリアゾール、４，５−ジカルボキシ−１Ｈ−１，２，３−トリアゾール、１Ｈ−１，２，３−トリアゾール−４−酢酸、４−カルボキシ−５−カルボキシメチル−１Ｈ−１，２，３−トリアゾール、１，２，４−トリアゾール、３−アミノ−１，２，４−トリアゾール、３，５−ジアミノ−１，２，４−トリアゾール、３−カルボキシ−１，２，４−トリアゾール、３，５−ジカルボキシ−１，２，４−トリアゾール、１，２，４−トリアゾール−３−酢酸、１Ｈ−ベンゾトリアゾール、１Ｈ−ベンゾトリアゾール−５−カルボン酸、ベンゾフロキサン、２，１，３−ベンゾチアゾール、ｏ−フェニレンジアミン、ｍ−フェニレンジアミン、カテコール、ｏ−アミノフェノール、２−メルカプトベンゾチアゾール、２−メルカプトベンゾイミダゾール、２−メルカプトベンゾオキサゾール、メラミン、およびこれらの誘導体が挙げられる。
これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基（例えば、メトキシ基、エトキシ基等）、アミノ基、ニトロ基、アルキル基（例えば、メチル基、エチル基、ブチル基等）、ハロゲン原子（例えば、フッ素、塩素、臭素、ヨウ素等）等を有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾール等も挙げることができる。
ＮＣＰに含まれる酸化防止材料としては、具体的には、例えば、１，２，３，４−テトラゾール、５−アミノ−１，２，３，４−テトラゾール、５−メチル−１，２，３，４−テトラゾール、１Ｈ−テトラゾール−５−酢酸、１Ｈ−テトラゾール−５−コハク酸、１，２，３−トリアゾール、４−アミノ−１，２，３−トリアゾール、４，５−ジアミノ−１，２，３−トリアゾール、４−カルボキシ−１Ｈ−１，２，３−トリアゾール、４，５−ジカルボキシ−１Ｈ−１，２，３−トリアゾール、１Ｈ−１，２，３−トリアゾール−４−酢酸、４−カルボキシ−５−カルボキシメチル−１Ｈ−１，２，３−トリアゾール、１，２，４−トリアゾール、３−アミノ−１，２，４−トリアゾール、３，５−ジアミノ−１，２，４−トリアゾール、３−カルボキシ−１，２，４−トリアゾール、３，５−ジカルボキシ−１，２，４−トリアゾール、１，２，４−トリアゾール−３−酢酸、１Ｈ−ベンゾトリアゾール、１Ｈ−ベンゾトリアゾール−５−カルボン酸、ベンゾフロキサン、２，１，３−ベンゾチアゾール、ｏ−フェニレンジアミン、ｍ−フェニレンジアミン、カテコール、ｏ−アミノフェノール、２−メルカプトベンゾチアゾール、２−メルカプトベンゾイミダゾール、２−メルカプトベンゾオキサゾール、メラミン、およびこれらの誘導体が挙げられる。
これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基（例えば、メトキシ基、エトキシ基等）、アミノ基、ニトロ基、アルキル基（例えば、メチル基、エチル基、ブチル基等）、ハロゲン原子（例えば、フッ素、塩素、臭素、ヨウ素等）等を有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾール等も挙げることができる。
また、ＮＣＰに含まれる酸化防止材料の他の例としては、一般的な酸化防止剤である、高級脂肪酸、高級脂肪酸銅、フェノール化合物、アルカノールアミン、ハイドロキノン類、銅キレート剤、有機アミン、有機アンモニウム塩等が挙げられる。
ＮＣＰに含まれる酸化防止材料の含有量は特に限定されないが、防食効果の観点から、ＮＣＰの全質量に対して０．０００１質量％以上が好ましく、０．００１質量％以上がより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、５．０質量％以下が好ましく、２．５質量％以下がより好ましい。
＜＜マイグレーション防止材料＞＞
ＮＣＰは、ＮＣＰに含有し得る金属イオン、ハロゲンイオン、ならびに半導体素子および半導体ウエハに由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。
ＮＣＰは、ＮＣＰに含有し得る金属イオン、ハロゲンイオン、ならびに半導体素子および半導体ウエハに由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。
マイグレーション防止材料としては、例えば、イオン交換体、具体的には、陽イオン交換体と陰イオン交換体との混合物、または、陽イオン交換体のみを使用することができる。
ここで、陽イオン交換体および陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。
ここで、陽イオン交換体および陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。
（（無機イオン交換体））
無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマス等が知られている。
これらの中でジルコニウム系のものは、陽イオンのＣｕ2+、Ａｌ3+について交換能を有している。また、鉄系のものについても、Ａｇ+、Ｃｕ2+について交換能を有している。
同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
一方、ビスマス系のものは、陰イオンのＣｌ-について交換能を有している。
また、ジルコニウム系のものは条件に製造条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物等の合成物が知られている。
これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「ＩＸＥ」における各種のグレードが知られている。
なお、合成品のほか、天然物のゼオライト、またはモンモリロン石のような無機イオン交換体の粉末も使用可能である。
無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマス等が知られている。
これらの中でジルコニウム系のものは、陽イオンのＣｕ2+、Ａｌ3+について交換能を有している。また、鉄系のものについても、Ａｇ+、Ｃｕ2+について交換能を有している。
同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
一方、ビスマス系のものは、陰イオンのＣｌ-について交換能を有している。
また、ジルコニウム系のものは条件に製造条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物等の合成物が知られている。
これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「ＩＸＥ」における各種のグレードが知られている。
なお、合成品のほか、天然物のゼオライト、またはモンモリロン石のような無機イオン交換体の粉末も使用可能である。
（（有機イオン交換体））
有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基またはホスフィン酸基を有するものも挙げられる。
また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基または三級スルホニウム基を有する架橋ポリスチレンが挙げられる。
有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基またはホスフィン酸基を有するものも挙げられる。
また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基または三級スルホニウム基を有する架橋ポリスチレンが挙げられる。
これらの無機イオン交換体および有機イオン交換体は、捕捉したい陽イオン、陰イオンの種類、そのイオンについての交換容量を考慮して適宜選択すればよい。勿論、無機イオン交換体と有機イオン交換体とを混合して使用してもよいことはいうまでもない。
電子素子の製造工程では加熱するプロセスを含むため、無機イオン交換体が好ましい。
電子素子の製造工程では加熱するプロセスを含むため、無機イオン交換体が好ましい。
また、マイグレーション防止材料と上述した高分子材料との混合比は、例えば、機械的強度の観点から、マイグレーション防止材料を１０質量％以下とすることが好ましく、マイグレーション防止材料を５質量％以下とすることがより好ましく、さらにマイグレーション防止材料を２．５質量％以下とすることがさらに好ましい。また、半導体素子または半導体ウエハと異方導電性部材とを接合した際のマイグレーションを抑制する観点から、マイグレーション防止材料を０．０１質量％以上とすることが好ましい。
＜＜無機充填剤＞＞
ＮＣＰは、無機充填剤を含有しているのが好ましい。
無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素等が挙げられる。
ＮＣＰは、無機充填剤を含有しているのが好ましい。
無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素等が挙げられる。
接合の際に導通路間に無機充填剤が入ることを防ぎ、導通信頼性がより向上する理由から、無機充填剤の平均粒子径が、各導通路の間隔よりも大きいことが好ましい。
無機充填剤の平均粒子径は、３０ｎｍ〜１０μｍであることが好ましく、８０ｎｍ〜１μｍであることがより好ましい。
ここで、平均粒子径は、レーザー回折散乱式粒子径測定装置(日機装（株）製マイクロトラックＭＴ３３００)で測定される、一次粒子径を平均粒子径とする。
無機充填剤の平均粒子径は、３０ｎｍ〜１０μｍであることが好ましく、８０ｎｍ〜１μｍであることがより好ましい。
ここで、平均粒子径は、レーザー回折散乱式粒子径測定装置(日機装（株）製マイクロトラックＭＴ３３００)で測定される、一次粒子径を平均粒子径とする。
＜＜硬化剤＞＞
ＮＣＰは、硬化剤を含有していてもよい。
硬化剤を含有する場合、接続対象の異方導電性部材の表面形状との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
ここで、「常温で固体」とは、２５℃で固体であることをいい、例えば、融点が２５℃より高い温度である物質をいう。
ＮＣＰは、硬化剤を含有していてもよい。
硬化剤を含有する場合、接続対象の異方導電性部材の表面形状との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
ここで、「常温で固体」とは、２５℃で固体であることをいい、例えば、融点が２５℃より高い温度である物質をいう。
硬化剤としては、具体的には、例えば、ジアミノジフェニルメタン、ジアミノジフェニルスルホンのような芳香族アミン、脂肪族アミン、４−メチルイミダゾール等のイミダゾール誘導体、ジシアンジアミド、テトラメチルグアニジン、チオ尿素付加アミン、メチルヘキサヒドロフタル酸無水物等のカルボン酸無水物、カルボン酸ヒドラジド、カルボン酸アミド、ポリフェノール化合物、ノボラック樹脂、ポリメルカプタン等が挙げられ、これらの硬化剤から、２５℃で液体のものを適宜選択して用いることができる。なお、硬化剤は１種単独で用いてもよく、２種以上を併用してもよい。
ＮＣＰには、その特性を損なわない範囲内で、広く一般に半導体パッケージの樹脂絶縁膜に添加されている分散剤、緩衝剤、粘度調整剤等の種々の添加剤を含有させてもよい。
〔接合工程〕
上述のように接合工程の接合を本接合ともいう。本接合に際して、本接合時の雰囲気、加熱温度、加圧力（荷重）、および処理時間が制御因子として挙げられるが用いる半導体素子等のデバイスに適合した条件を選ぶことができる。
本接合における温度条件は、特に限定されるものではないが、仮固定の温度よりも高い温度であることが好ましく、具体的には、１５０℃〜３５０℃であることがより好ましく、２００℃〜３００℃であることが特に好ましい。
また、本接合における加圧条件は、特に限定されるものではないが、３０ＭＰａ以下であることが好ましく、０．１ＭＰａ〜２０ＭＰａであることがより好ましい。
また、本接合の時間は特に限定されるものではないが、１秒〜６０分であることが好ましく、５秒〜１０分であることがより好ましい。
また、上述の本接合に用いる装置としては、例えば、三菱重工工作機械、ボンドテック、株式会社ＰＭＴ、アユミ工業、東京エレクトロン（ＴＥＬ）、ＥＶＧ、ズースマイクロテック株式会社（ＳＵＳＳ）、ムサシノエンジニアリング等各社のウエハ接合装置を用いることができる。
本接合時の雰囲気としては、大気下を始め、窒素雰囲気等の不活性雰囲気、および真空雰囲気を含む減圧雰囲気から選ぶことができる。
加熱温度は、上述のものに特に限定されるものではなく、温度１００℃〜４００℃まで種々選択可能であり、かつ昇温速度に関しても１０℃／分〜１０℃／秒まで加熱ステージの性能、または加熱方式に従って選択することができる。冷却に関しても同様である。またステップ状に加熱することも可能であり、数段に分け、順次加熱温度を上げて接合することも可能である。
圧力（荷重）に関しても、上述のものに特に限定されるものではなく、接合対象の強度等の物理特性等に応じて急速に加圧したり、ステップ状に加圧したりすることを選択できる。
上述のように接合工程の接合を本接合ともいう。本接合に際して、本接合時の雰囲気、加熱温度、加圧力（荷重）、および処理時間が制御因子として挙げられるが用いる半導体素子等のデバイスに適合した条件を選ぶことができる。
本接合における温度条件は、特に限定されるものではないが、仮固定の温度よりも高い温度であることが好ましく、具体的には、１５０℃〜３５０℃であることがより好ましく、２００℃〜３００℃であることが特に好ましい。
また、本接合における加圧条件は、特に限定されるものではないが、３０ＭＰａ以下であることが好ましく、０．１ＭＰａ〜２０ＭＰａであることがより好ましい。
また、本接合の時間は特に限定されるものではないが、１秒〜６０分であることが好ましく、５秒〜１０分であることがより好ましい。
また、上述の本接合に用いる装置としては、例えば、三菱重工工作機械、ボンドテック、株式会社ＰＭＴ、アユミ工業、東京エレクトロン（ＴＥＬ）、ＥＶＧ、ズースマイクロテック株式会社（ＳＵＳＳ）、ムサシノエンジニアリング等各社のウエハ接合装置を用いることができる。
本接合時の雰囲気としては、大気下を始め、窒素雰囲気等の不活性雰囲気、および真空雰囲気を含む減圧雰囲気から選ぶことができる。
加熱温度は、上述のものに特に限定されるものではなく、温度１００℃〜４００℃まで種々選択可能であり、かつ昇温速度に関しても１０℃／分〜１０℃／秒まで加熱ステージの性能、または加熱方式に従って選択することができる。冷却に関しても同様である。またステップ状に加熱することも可能であり、数段に分け、順次加熱温度を上げて接合することも可能である。
圧力（荷重）に関しても、上述のものに特に限定されるものではなく、接合対象の強度等の物理特性等に応じて急速に加圧したり、ステップ状に加圧したりすることを選択できる。
本接合時の雰囲気、加熱および加圧それぞれの保持時間、および変更時間は適宜設定することができる。また、その順序についても適宜変更することができる。例えば、真空状態になったのち第１段の加圧を行い、その後加熱して昇温したところで第２段の加圧を行って一定時間保持し、除荷すると同時に冷却を行い一定温度以下になった段階で大気下に戻すといった手順を組むことができる。
このような手順は、様々に組み替えることができ、大気下で加圧後、真空状態にして加熱してもよいし、真空化、加圧、加熱を一気に行ってもよい。これらの組合せの例を図４５〜図５１に示す。
また、面内の加圧分布、加熱分布を接合時に個別に制御する機構を利用すれば接合の歩留まり向上につなげられる。
仮固定に関しても同じように変更可能で、例えば、不活性雰囲気で行うことにより、半導体素子の電極表面の酸化を抑制できる。さらに超音波を付加しながら接合を行うことも可能である。
このような手順は、様々に組み替えることができ、大気下で加圧後、真空状態にして加熱してもよいし、真空化、加圧、加熱を一気に行ってもよい。これらの組合せの例を図４５〜図５１に示す。
また、面内の加圧分布、加熱分布を接合時に個別に制御する機構を利用すれば接合の歩留まり向上につなげられる。
仮固定に関しても同じように変更可能で、例えば、不活性雰囲気で行うことにより、半導体素子の電極表面の酸化を抑制できる。さらに超音波を付加しながら接合を行うことも可能である。
図４５〜図５１は実施形態の接合体の本接合条件の第１の例〜第７の例を示すグラフである。図４５〜図５１は、接合時の雰囲気、加熱温度、加圧力（荷重）、および処理時間を示しており、符号Ｖは真空度を示し、符号Ｌは荷重を示し、符号Ｔは温度を示す。図４５〜図５１において真空度が高いとは、圧力が低くなることを示す。
接合時の雰囲気、加熱温度、および荷重については、例えば、図４５〜図４７に示すように、圧力を減圧した状態で荷重をかけた後に、温度を上昇させてもよい。また、図４８、図５０および図５１に示すように、荷重を加えるタイミングと温度を上げるタイミングとを合わせてもよい。図４９に示すように温度を上昇させた後、荷重を加えるようにしてもよい。また、図４８および図４９に示すように、圧力の減圧のタイミングと温度を上げるタイミングとを合わせてもよい。
温度の上昇も、図４５、図４６および図５０に示すように、ステップ状に上昇させてもよいし、図５１に示すように２段階で加熱してもよい。荷重も図４７および図５０に示すようにステップ状に加えてもよい。
また、圧力を減圧するタイミングは、図４５、図４７、図４９、図５０および図５１に示すように減圧してから荷重を加えてもよく、図４６および図４８に示すように減圧のタイミングと荷重を加えるタイミングとを合わせてもよい。この場合、減圧と接合を同時並行する。
接合時の雰囲気、加熱温度、および荷重については、例えば、図４５〜図４７に示すように、圧力を減圧した状態で荷重をかけた後に、温度を上昇させてもよい。また、図４８、図５０および図５１に示すように、荷重を加えるタイミングと温度を上げるタイミングとを合わせてもよい。図４９に示すように温度を上昇させた後、荷重を加えるようにしてもよい。また、図４８および図４９に示すように、圧力の減圧のタイミングと温度を上げるタイミングとを合わせてもよい。
温度の上昇も、図４５、図４６および図５０に示すように、ステップ状に上昇させてもよいし、図５１に示すように２段階で加熱してもよい。荷重も図４７および図５０に示すようにステップ状に加えてもよい。
また、圧力を減圧するタイミングは、図４５、図４７、図４９、図５０および図５１に示すように減圧してから荷重を加えてもよく、図４６および図４８に示すように減圧のタイミングと荷重を加えるタイミングとを合わせてもよい。この場合、減圧と接合を同時並行する。
（積層デバイス）
以下、本発明の実施形態の接合体の一例である積層デバイスのうち、異方導電性部材を有する積層デバイスについて更に説明する。
図５２は本発明の実施形態の接合体の一例の積層デバイスの第５の例を示す模式図であり、図５３は本発明の実施形態の接合体の一例の積層デバイスの第６の例を示す模式図である。
なお、接合体は、積層デバイス、および積層デバイスの一部を構成するものである。後述の半導体素子が、例えば、接合体の導電領域を有し異方導電性部材に接合した部材である。導電領域は半導体素子の導電を担う端子等に該当する。
以下、本発明の実施形態の接合体の一例である積層デバイスのうち、異方導電性部材を有する積層デバイスについて更に説明する。
図５２は本発明の実施形態の接合体の一例の積層デバイスの第５の例を示す模式図であり、図５３は本発明の実施形態の接合体の一例の積層デバイスの第６の例を示す模式図である。
なお、接合体は、積層デバイス、および積層デバイスの一部を構成するものである。後述の半導体素子が、例えば、接合体の導電領域を有し異方導電性部材に接合した部材である。導電領域は半導体素子の導電を担う端子等に該当する。
積層デバイス１０は、上述の構成に限定されるものではなく、図５２に示す積層デバイス８０のように、インターポーザー８７と異方導電性部材８２を用いて、半導体素子８４と半導体素子８６と半導体素子８８を積層方向Ｄｓに積層して接合し、かつ電気的に接続した構成としてもよい。なお、異方導電性部材８２は、例えば、上述の異方導電性部材１５と同じ構成である。
また、図５３に示す積層デバイス８０のように光学センサーとして機能するものでもよい。図５３に示す積層デバイス８０は、半導体素子１１０とセンサチップ１１２とが異方導電性部材８２を介して積層方向Ｄｓに積層されている。また、センサチップ１１２にはレンズ１１４が設けられている。
半導体素子１１０は、ロジック回路が形成されたものであり、センサチップ１１２で得られる信号を処理することができれば、その構成は特に限定されるものではない。
センサチップ１１２は、光を検出する光センサーを有するものである。光センサーは、光を検出することができれば、特に限定されるものではなく、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサーまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーが用いられる。
レンズ１１４は、センサチップ１１２に光を集光することができれば、その構成は特に限定されるものではなく、例えば、マイクロレンズと呼ばれるものが用いられる。
また、図５３に示す積層デバイス８０のように光学センサーとして機能するものでもよい。図５３に示す積層デバイス８０は、半導体素子１１０とセンサチップ１１２とが異方導電性部材８２を介して積層方向Ｄｓに積層されている。また、センサチップ１１２にはレンズ１１４が設けられている。
半導体素子１１０は、ロジック回路が形成されたものであり、センサチップ１１２で得られる信号を処理することができれば、その構成は特に限定されるものではない。
センサチップ１１２は、光を検出する光センサーを有するものである。光センサーは、光を検出することができれば、特に限定されるものではなく、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサーまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーが用いられる。
レンズ１１４は、センサチップ１１２に光を集光することができれば、その構成は特に限定されるものではなく、例えば、マイクロレンズと呼ばれるものが用いられる。
なお、上述の半導体素子８４、半導体素子８６および半導体素子８８は、素子領域（図示せず）を有する。上述の半導体素子１２、１４、１６、第１の半導体ウエハ６０、第２の半導体ウエハ７０および第３の半導体ウエハを含め、素子領域とは、電子素子として機能するための、コンデンサ、抵抗およびコイル等の各種の素子構成回路等が形成された領域である。素子領域には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびＦＰＧＡ（field-programmable gate array）等のような論理回路が形成された領域、無線タグ等の通信モジュールならびに配線が形成された領域がある。素子領域には、これ以外に、発信回路、またはＭＥＭＳ（Micro Electro Mechanical Systems）が形成されてもよい。ＭＥＭＳとは、例えば、センサー、アクチュエーターおよびアンテナ等である。センサーには、例えば、加速度、音および光等の各種のセンサーが含まれる。
上述のように、素子領域は素子構成回路等が形成されており、半導体素子には、例えば、再配線層（図示せず）が設けられている。
積層デバイスでは、例えば、論理回路を有する半導体素子と、メモリ回路を有する半導体素子の組合せとすることができる。また、半導体素子を全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、積層デバイス８０における半導体素子の組合せとしては、センサー、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよく、積層デバイス８０の用途等に応じて適宜決定されるものである。
積層デバイスでは、例えば、論理回路を有する半導体素子と、メモリ回路を有する半導体素子の組合せとすることができる。また、半導体素子を全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、積層デバイス８０における半導体素子の組合せとしては、センサー、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよく、積層デバイス８０の用途等に応じて適宜決定されるものである。
〔半導体素子〕
半導体素子は、上述の半導体パッケージおよび積層デバイスに用いられるものである。半導体素子としては、特に限定されず、上述のもの以外に、例えば、ロジックＬＳＩ（Large Scale Integration）（例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＳＰ（Application Specific Standard Product）等）、マイクロプロセッサ（例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）等）、メモリ（例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＨＭＣ（Hybrid Memory Cube）、ＭＲＡＭ（MagneticRAM：磁気メモリ）とＰＣＭ（Phase-Change Memory：相変化メモリ）、ＲｅＲＡＭ（Resistive RAM：抵抗変化型メモリ）、ＦｅＲＡＭ（Ferroelectric RAM：強誘電体メモリ）、フラッシュメモリ（ＮＡＮＤ（Not AND）フラッシュ）等）、ＬＥＤ（Light Emitting Diode）
、（例えば、携帯端末のマイクロフラッシュ、車載用、プロジェクタ光源、ＬＣＤバックライト、一般照明等）、パワー・デバイス、アナログＩＣ（Integrated Circuit）、（例えば、ＤＣ（Direct Current）−ＤＣ（Direct Current）コンバータ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）、ＭＥＭＳ（Micro Electro Mechanical Systems）、（例えば、加速度センサー、圧力センサー、振動子、ジャイロセンサ等）、ワイヤレス（例えば、ＧＰＳ（Global Positioning System）、ＦＭ（Frequency Modulation）、ＮＦＣ（Nearfieldcommunication）、ＲＦＥＭ（RF Expansion Module）、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、ＷＬＡＮ（WirelessLocalAreaNetwork）等）、ディスクリート素子、ＢＳＩ（Back Side Illumination）、ＣＩＳ（Contact Image Sensor）、カメラモジュール、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、Passiveデバイス、ＳＡＷ（Surface Acoustic Wave）フィルタ、ＲＦ（Radio Frequency）フィルタ、ＲＦＩＰＤ（Radio Frequency Integrated Passive Devices）、ＢＢ（Broadband）等が挙げられる。
半導体素子は、例えば、１つで完結したものであり、半導体素子単体で、回路またはセンサー等の特定の機能を発揮するものである。
半導体素子は、上述の半導体パッケージおよび積層デバイスに用いられるものである。半導体素子としては、特に限定されず、上述のもの以外に、例えば、ロジックＬＳＩ（Large Scale Integration）（例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＳＰ（Application Specific Standard Product）等）、マイクロプロセッサ（例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）等）、メモリ（例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＨＭＣ（Hybrid Memory Cube）、ＭＲＡＭ（MagneticRAM：磁気メモリ）とＰＣＭ（Phase-Change Memory：相変化メモリ）、ＲｅＲＡＭ（Resistive RAM：抵抗変化型メモリ）、ＦｅＲＡＭ（Ferroelectric RAM：強誘電体メモリ）、フラッシュメモリ（ＮＡＮＤ（Not AND）フラッシュ）等）、ＬＥＤ（Light Emitting Diode）
、（例えば、携帯端末のマイクロフラッシュ、車載用、プロジェクタ光源、ＬＣＤバックライト、一般照明等）、パワー・デバイス、アナログＩＣ（Integrated Circuit）、（例えば、ＤＣ（Direct Current）−ＤＣ（Direct Current）コンバータ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）、ＭＥＭＳ（Micro Electro Mechanical Systems）、（例えば、加速度センサー、圧力センサー、振動子、ジャイロセンサ等）、ワイヤレス（例えば、ＧＰＳ（Global Positioning System）、ＦＭ（Frequency Modulation）、ＮＦＣ（Nearfieldcommunication）、ＲＦＥＭ（RF Expansion Module）、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、ＷＬＡＮ（WirelessLocalAreaNetwork）等）、ディスクリート素子、ＢＳＩ（Back Side Illumination）、ＣＩＳ（Contact Image Sensor）、カメラモジュール、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、Passiveデバイス、ＳＡＷ（Surface Acoustic Wave）フィルタ、ＲＦ（Radio Frequency）フィルタ、ＲＦＩＰＤ（Radio Frequency Integrated Passive Devices）、ＢＢ（Broadband）等が挙げられる。
半導体素子は、例えば、１つで完結したものであり、半導体素子単体で、回路またはセンサー等の特定の機能を発揮するものである。
積層デバイスとしては、１つの半導体素子に複数の半導体素子を接合する形態である１対複数の形態に限定されるものではなく、複数の半導体素子と複数の半導体素子とを接合する形態である複数対複数の形態でもよい。
図５４は本発明の実施形態の接合体の一例の積層デバイスの第７の例を示す模式図であり、図５５は本発明の実施形態の接合体の一例の積層デバイスの第８の例を示す模式図であり、図５６は本発明の実施形態の接合体の一例の積層デバイスの第９の例を示す模式図であり、図５７は本発明の実施形態の接合体の一例の積層デバイスの第１０の例を示す模式図である。
図５４は本発明の実施形態の接合体の一例の積層デバイスの第７の例を示す模式図であり、図５５は本発明の実施形態の接合体の一例の積層デバイスの第８の例を示す模式図であり、図５６は本発明の実施形態の接合体の一例の積層デバイスの第９の例を示す模式図であり、図５７は本発明の実施形態の接合体の一例の積層デバイスの第１０の例を示す模式図である。
複数対複数の形態としては、例えば、図５４に示すように、１つの半導体素子８４に対して、異方導電性部材８２を用いて半導体素子８６と半導体素子８８とが接合され、かつ電気的に接続された形態の積層デバイス８０ａが例示される。半導体素子８４は、インターポーザー機能を有するものであってもよい。
また、例えば、インターポーザー機能を有するデバイス上に、論理回路を有する論理チップ、およびメモリーチップ等の複数のデバイスを積層することも可能である。また、この場合、それぞれのデバイスごとに電極サイズが異なっていても接合することができる。
図５５に示す積層デバイス８０ｂでは、電極１１８の大きさは同じではなく、大きさが異なるものが混在しているが、１つの半導体素子８４に対して、異方導電性部材８２を用いて半導体素子８６と半導体素子８８とが接合され、かつ電気的に接続されている。さらに半導体素子８６に半導体素子１１６が異方導電性部材８２を用いて接合され、かつ電気的に接続されている。半導体素子８６と半導体素子８８とに跨って半導体素子１１７が異方導電性部材８２を用いて接合され、かつ電気的に接続されている。
また、例えば、インターポーザー機能を有するデバイス上に、論理回路を有する論理チップ、およびメモリーチップ等の複数のデバイスを積層することも可能である。また、この場合、それぞれのデバイスごとに電極サイズが異なっていても接合することができる。
図５５に示す積層デバイス８０ｂでは、電極１１８の大きさは同じではなく、大きさが異なるものが混在しているが、１つの半導体素子８４に対して、異方導電性部材８２を用いて半導体素子８６と半導体素子８８とが接合され、かつ電気的に接続されている。さらに半導体素子８６に半導体素子１１６が異方導電性部材８２を用いて接合され、かつ電気的に接続されている。半導体素子８６と半導体素子８８とに跨って半導体素子１１７が異方導電性部材８２を用いて接合され、かつ電気的に接続されている。
また、図５６に示す積層デバイス８０ｃのように、１つの半導体素子８４に対して、異方導電性部材８２を用いて半導体素子８６と半導体素子８８とが接合され、かつ電気的に接続されている。さらに半導体素子８６に半導体素子１１６と半導体素子１１７とが異方導電性部材８２を用いて接合され、半導体素子８８に半導体素子１２１が異方導電性部材８２を用いて接合され、かつ電気的に接続されている構成とすることもできる。
上述のような構成の場合に、光導波路を含むようなデバイス表面にＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）のような発光素子、およびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーのような受光素子を積層することで高周波を想定したシリコンフォトニクスへの対応も可能となる。
例えば、図５７に示す積層デバイス８０ｄのように、１つの半導体素子８４に対して、異方導電性部材８２を用いて半導体素子８６と半導体素子８８とが接合され、かつ電気的に接続されている。さらに半導体素子８６に半導体素子１１６と半導体素子１１７とが異方導電性部材８２を用いて接合され、半導体素子８８に半導体素子１２１が異方導電性部材８２を用いて接合され、かつ電気的に接続されている。半導体素子８４には光導波路１２３が設けられている。半導体素子８８には発光素子１２５が設けられ、半導体素子８６には受光素子１２６が設けられている。半導体素子８８の発光素子１２５から出力された光Ｌｏは、半導体素子８４の光導波路１２３を通過し、半導体素子８６の受光素子１２６に出射光Ｌｄとして出射される。これにより、上述のシリコンフォトニクスに対応することができる。
なお、異方導電性部材８２には、光Ｌｏおよび出射光Ｌｄの光路に相当する箇所に穴１２２が形成されている。
例えば、図５７に示す積層デバイス８０ｄのように、１つの半導体素子８４に対して、異方導電性部材８２を用いて半導体素子８６と半導体素子８８とが接合され、かつ電気的に接続されている。さらに半導体素子８６に半導体素子１１６と半導体素子１１７とが異方導電性部材８２を用いて接合され、半導体素子８８に半導体素子１２１が異方導電性部材８２を用いて接合され、かつ電気的に接続されている。半導体素子８４には光導波路１２３が設けられている。半導体素子８８には発光素子１２５が設けられ、半導体素子８６には受光素子１２６が設けられている。半導体素子８８の発光素子１２５から出力された光Ｌｏは、半導体素子８４の光導波路１２３を通過し、半導体素子８６の受光素子１２６に出射光Ｌｄとして出射される。これにより、上述のシリコンフォトニクスに対応することができる。
なお、異方導電性部材８２には、光Ｌｏおよび出射光Ｌｄの光路に相当する箇所に穴１２２が形成されている。
本発明は、基本的に以上のように構成されるものである。以上、本発明の接合体の製造方法、仮固定部材、および積層体について詳細に説明したが、本発明は上述の実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。
以下に実施例を挙げて本発明の特徴をさらに具体的に説明する。以下の実施例に示す材料、試薬、物質量とその割合、および、操作等は本発明の趣旨から逸脱しない限り適宜変更することができる。従って、本発明の範囲は以下の実施例に限定されるものではない。
本実施例では、導電性部材として、以下に示す異方導電性部材と半導体部材とを接合し、以下に示す実施例１〜実施例１１ならびに比較例１および比較例２の接合体を作製し、電気抵抗および位置ずれを評価した。電気抵抗および位置ずれの結果を下記表１に示す。
本実施例では、導電性部材として、以下に示す異方導電性部材と半導体部材とを接合し、以下に示す実施例１〜実施例１１ならびに比較例１および比較例２の接合体を作製し、電気抵抗および位置ずれを評価した。電気抵抗および位置ずれの結果を下記表１に示す。
以下、評価項目である電気抵抗について説明する。
電気抵抗は、導通抵抗を用いて評価した。導通抵抗について説明する。
＜抵抗の評価＞
インターポーザーのデイジーチェインパターン部分の引出し配線パッドにプローブを接触させ、大気中で導通評価を行った。測定装置としてケースレー社ソースメーターを用い、抵抗値の測定を行った。
抵抗値の結果に基づき、以下に示す評価基準にて評価した。評価結果を下記表１の抵抗の欄に示す。
「Ａ」：抵抗値が設計抵抗の１０倍未満
「Ｂ」：抵抗値が設計抵抗の１０倍以上１００倍未満
「Ｃ」：抵抗値が設計抵抗の１００倍以上１０００倍未満
「Ｄ」：抵抗値が設計抵抗の１０００倍以上
電気抵抗は、導通抵抗を用いて評価した。導通抵抗について説明する。
＜抵抗の評価＞
インターポーザーのデイジーチェインパターン部分の引出し配線パッドにプローブを接触させ、大気中で導通評価を行った。測定装置としてケースレー社ソースメーターを用い、抵抗値の測定を行った。
抵抗値の結果に基づき、以下に示す評価基準にて評価した。評価結果を下記表１の抵抗の欄に示す。
「Ａ」：抵抗値が設計抵抗の１０倍未満
「Ｂ」：抵抗値が設計抵抗の１０倍以上１００倍未満
「Ｃ」：抵抗値が設計抵抗の１００倍以上１０００倍未満
「Ｄ」：抵抗値が設計抵抗の１０００倍以上
以下、評価項目である位置ずれについて説明する。
位置ずれは、アライメントマークのずれをＩＲ顕微鏡（infrared microscope）による観察により評価した。
＜位置ずれ＞
チップ、およびインターポーザーの両方にあるアライメントマークの四方にある目盛り線でどの程度ずれているかをＩＲ顕微鏡を用いて評価した。顕微鏡観察の結果に基づき、以下に示す基準にて評価した。評価結果を下記表１の位置ずれの欄に示す。
「Ａ」:位置ずれが５μｍ未満
「Ｂ」:位置ずれが５μｍ以上１０μｍ未満
「Ｃ」:位置ずれが１０μｍ以上
位置ずれは、アライメントマークのずれをＩＲ顕微鏡（infrared microscope）による観察により評価した。
＜位置ずれ＞
チップ、およびインターポーザーの両方にあるアライメントマークの四方にある目盛り線でどの程度ずれているかをＩＲ顕微鏡を用いて評価した。顕微鏡観察の結果に基づき、以下に示す基準にて評価した。評価結果を下記表１の位置ずれの欄に示す。
「Ａ」:位置ずれが５μｍ未満
「Ｂ」:位置ずれが５μｍ以上１０μｍ未満
「Ｃ」:位置ずれが１０μｍ以上
半導体部材には、ＴＥＧチップ（Test Element Group chip）を用いた。
＜ＴＥＧチップ＞
Ｃｕパッドを有するＴＥＧチップとインターポーザーを用意した。これらの内部には、導通抵抗を測定するデイジーチェインパターンと絶縁抵抗を測定する櫛歯パターンを含む。これらの、絶縁層はＳｉＮからなる。ＴＥＧチップは、チップサイズが８ｍｍ四方であり、チップ面積に対する電極面積（銅ポスト）の比率が２５％のチップを用意した。電極は直径５μｍ、高さ７μｍとし、電極間に存在する絶縁層の厚みを２μｍとした。ＴＥＧチップが半導体部材に相当する。インターポーザーは周囲に取出し配線を含むためチップサイズは１０ｍｍ四方のものを用意した。
なお、接合に際しては、ＴＥＧチップ、異方導電性部材およびインターポーザーをこの順で積層して、チップボンダー（ＤＢ２５０、澁谷工業株式会社製）を用いて温度２７０℃、１０分の接合条件で接合した。この際ＴＥＧチップとインターポーザーのＣｕパッドの位置がズレないよう予めチップの角に形成したアライメントマークにより位置を合わせて接合した。なお、接合の前に、後述のように仮固定部材を用いた仮固定も実施するケースもあった。
＜ＴＥＧチップ＞
Ｃｕパッドを有するＴＥＧチップとインターポーザーを用意した。これらの内部には、導通抵抗を測定するデイジーチェインパターンと絶縁抵抗を測定する櫛歯パターンを含む。これらの、絶縁層はＳｉＮからなる。ＴＥＧチップは、チップサイズが８ｍｍ四方であり、チップ面積に対する電極面積（銅ポスト）の比率が２５％のチップを用意した。電極は直径５μｍ、高さ７μｍとし、電極間に存在する絶縁層の厚みを２μｍとした。ＴＥＧチップが半導体部材に相当する。インターポーザーは周囲に取出し配線を含むためチップサイズは１０ｍｍ四方のものを用意した。
なお、接合に際しては、ＴＥＧチップ、異方導電性部材およびインターポーザーをこの順で積層して、チップボンダー（ＤＢ２５０、澁谷工業株式会社製）を用いて温度２７０℃、１０分の接合条件で接合した。この際ＴＥＧチップとインターポーザーのＣｕパッドの位置がズレないよう予めチップの角に形成したアライメントマークにより位置を合わせて接合した。なお、接合の前に、後述のように仮固定部材を用いた仮固定も実施するケースもあった。
以下、異方導電性部材について説明する。
［異方導電性部材］
＜アルミニウム基板の作製＞
Ｓｉ：０．０６質量％、Ｆｅ：０．３０質量％、Ｃｕ：０．００５質量％、Ｍｎ：０．００１質量％、Ｍｇ：０．００１質量％、Ｚｎ：０．００１質量％、Ｔｉ：０．０３質量％を含有し、残部はＡｌと不可避不純物のアルミニウム合金を用いて溶湯を調製した。次いで、溶湯処理およびろ過を行い、厚さ５００ｍｍ、幅１２００ｍｍの鋳塊をＤＣ（Direct Chill）鋳造法で作製した。
次いで、鋳塊表面を平均１０ｍｍの厚さで面削機により削り取った後、５５０℃で、約５時間均熱保持し、温度４００℃に下がったところで、熱間圧延機を用いて厚さ２．７ｍｍの圧延板とした。
さらに、連続焼鈍機を用いて熱処理を５００℃で行った後、冷間圧延で、厚さ１．０ｍｍに仕上げ、ＪＩＳ（日本工業規格） １０５０材のアルミニウム基板を得た。
アルミニウム基板を、直径２００ｍｍ（８インチ）のウエハ状に形成した後、以下に示す各処理を施した。
［異方導電性部材］
＜アルミニウム基板の作製＞
Ｓｉ：０．０６質量％、Ｆｅ：０．３０質量％、Ｃｕ：０．００５質量％、Ｍｎ：０．００１質量％、Ｍｇ：０．００１質量％、Ｚｎ：０．００１質量％、Ｔｉ：０．０３質量％を含有し、残部はＡｌと不可避不純物のアルミニウム合金を用いて溶湯を調製した。次いで、溶湯処理およびろ過を行い、厚さ５００ｍｍ、幅１２００ｍｍの鋳塊をＤＣ（Direct Chill）鋳造法で作製した。
次いで、鋳塊表面を平均１０ｍｍの厚さで面削機により削り取った後、５５０℃で、約５時間均熱保持し、温度４００℃に下がったところで、熱間圧延機を用いて厚さ２．７ｍｍの圧延板とした。
さらに、連続焼鈍機を用いて熱処理を５００℃で行った後、冷間圧延で、厚さ１．０ｍｍに仕上げ、ＪＩＳ（日本工業規格） １０５０材のアルミニウム基板を得た。
アルミニウム基板を、直径２００ｍｍ（８インチ）のウエハ状に形成した後、以下に示す各処理を施した。
＜電解研磨処理＞
上述のアルミニウム基板に対して、以下組成の電解研磨液を用いて、電圧２５Ｖ、液温度６５℃、液流速３．０ｍ／分の条件で電解研磨処理を施した。
陰極はカーボン電極とし、電源は、ＧＰ０１１０−３０Ｒ（株式会社高砂製作所社製）を用いた。また、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（アズワン株式会社製）を用いて計測した。
（電解研磨液組成）
・８５質量％リン酸（和光純薬社製試薬） ６６０ｍＬ
・純水 １６０ｍＬ
・硫酸 １５０ｍＬ
・エチレングリコール ３０ｍＬ
上述のアルミニウム基板に対して、以下組成の電解研磨液を用いて、電圧２５Ｖ、液温度６５℃、液流速３．０ｍ／分の条件で電解研磨処理を施した。
陰極はカーボン電極とし、電源は、ＧＰ０１１０−３０Ｒ（株式会社高砂製作所社製）を用いた。また、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（アズワン株式会社製）を用いて計測した。
（電解研磨液組成）
・８５質量％リン酸（和光純薬社製試薬） ６６０ｍＬ
・純水 １６０ｍＬ
・硫酸 １５０ｍＬ
・エチレングリコール ３０ｍＬ
＜陽極酸化処理工程＞
次いで、電解研磨処理後のアルミニウム基板に、特開２００７−２０４８０２号公報に記載の手順にしたがって自己規則化法による陽極酸化処理を施した。
電解研磨処理後のアルミニウム基板に、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／分の条件で、５時間のプレ陽極酸化処理を施した。
その後、プレ陽極酸化処理後のアルミニウム基板を、０．２ｍｏｌ／Ｌ無水クロム酸、０．６ｍｏｌ／Ｌリン酸の混合水溶液（液温：５０℃）に１２時間浸漬させる脱膜処理を施した。
その後、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／分の条件で、３時間４５分の再陽極酸化処理を施し、膜厚３０μｍの陽極酸化膜を得た。
なお、プレ陽極酸化処理および再陽極酸化処理は、いずれも陰極はステンレス電極とし、電源はＧＰ０１１０−３０Ｒ（株式会社高砂製作所製）を用いた。また、冷却装置にはＮｅｏＣｏｏｌ ＢＤ３６（ヤマト科学株式会社製）、かくはん加温装置にはペアスターラー ＰＳ−１００（ＥＹＥＬＡ東京理化器械株式会社製）を用いた。さらに、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（アズワン株式会社製）を用いて計測した。
次いで、電解研磨処理後のアルミニウム基板に、特開２００７−２０４８０２号公報に記載の手順にしたがって自己規則化法による陽極酸化処理を施した。
電解研磨処理後のアルミニウム基板に、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／分の条件で、５時間のプレ陽極酸化処理を施した。
その後、プレ陽極酸化処理後のアルミニウム基板を、０．２ｍｏｌ／Ｌ無水クロム酸、０．６ｍｏｌ／Ｌリン酸の混合水溶液（液温：５０℃）に１２時間浸漬させる脱膜処理を施した。
その後、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／分の条件で、３時間４５分の再陽極酸化処理を施し、膜厚３０μｍの陽極酸化膜を得た。
なお、プレ陽極酸化処理および再陽極酸化処理は、いずれも陰極はステンレス電極とし、電源はＧＰ０１１０−３０Ｒ（株式会社高砂製作所製）を用いた。また、冷却装置にはＮｅｏＣｏｏｌ ＢＤ３６（ヤマト科学株式会社製）、かくはん加温装置にはペアスターラー ＰＳ−１００（ＥＹＥＬＡ東京理化器械株式会社製）を用いた。さらに、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（アズワン株式会社製）を用いて計測した。
＜バリア層除去工程＞
次いで、上述の陽極酸化処理と同様の処理液および処理条件で、電圧を４０Ｖから０Ｖまで連続的に電圧降下速度０．２Ｖ／ｓｅｃで降下させながら電解処理（電解除去処理）を施した。
その後、５質量％リン酸に３０℃、３０分間浸漬させるエッチング処理（エッチング除去処理）を施し、陽極酸化膜のマイクロポアの底部にあるバリア層を除去し、マイクロポアを介してアルミニウムを露出させた。
次いで、上述の陽極酸化処理と同様の処理液および処理条件で、電圧を４０Ｖから０Ｖまで連続的に電圧降下速度０．２Ｖ／ｓｅｃで降下させながら電解処理（電解除去処理）を施した。
その後、５質量％リン酸に３０℃、３０分間浸漬させるエッチング処理（エッチング除去処理）を施し、陽極酸化膜のマイクロポアの底部にあるバリア層を除去し、マイクロポアを介してアルミニウムを露出させた。
ここで、バリア層除去工程後の陽極酸化膜に存在するマイクロポアの平均開口径は６０ｎｍであった。なお、平均開口径は、ＦＥ−ＳＥＭ（Field emission - Scanning Electron Microscope）により表面写真（倍率５００００倍）を撮影し、５０点測定した平均値として算出した。
また、バリア層除去工程後の陽極酸化膜の平均厚みは８０μｍであった。なお、平均厚みは、陽極酸化膜を厚さ方向に対してＦＩＢ（Focused Ion Beam）で切削加工し、その断面をＦＥ−ＳＥＭにより表面写真（倍率５００００倍）を撮影し、１０点測定した平均値として算出した。
また、陽極酸化膜に存在するマイクロポアの密度は、約１億個／ｍｍ2であった。なお、マイクロポアの密度は、特開２００８−２７０１５８号公報の＜０１６８＞および＜０１６９＞段落に記載された方法で測定し、算出した。
また、陽極酸化膜に存在するマイクロポアの規則化度は、９２％であった。なお、規則化度は、ＦＥ−ＳＥＭにより表面写真（倍率２００００倍）を撮影し、特開２００８−２７０１５８号公報の＜００２４＞〜＜００２７＞段落に記載された方法で測定し、算出した。
また、バリア層除去工程後の陽極酸化膜の平均厚みは８０μｍであった。なお、平均厚みは、陽極酸化膜を厚さ方向に対してＦＩＢ（Focused Ion Beam）で切削加工し、その断面をＦＥ−ＳＥＭにより表面写真（倍率５００００倍）を撮影し、１０点測定した平均値として算出した。
また、陽極酸化膜に存在するマイクロポアの密度は、約１億個／ｍｍ2であった。なお、マイクロポアの密度は、特開２００８−２７０１５８号公報の＜０１６８＞および＜０１６９＞段落に記載された方法で測定し、算出した。
また、陽極酸化膜に存在するマイクロポアの規則化度は、９２％であった。なお、規則化度は、ＦＥ−ＳＥＭにより表面写真（倍率２００００倍）を撮影し、特開２００８−２７０１５８号公報の＜００２４＞〜＜００２７＞段落に記載された方法で測定し、算出した。
＜金属充填工程＞
次いで、アルミニウム基板を陰極にし、白金を正極にして電解めっき処理を施した。
具体的には、以下に示す組成の銅めっき液を使用し、定電流電解を施すことにより、マイクロポアの内部に銅が充填された金属充填微細構造体を作製した。
ここで、定電流電解は、株式会社山本鍍金試験器社製のめっき装置を用い、北斗電工株式会社製の電源（ＨＺ−３０００）を用い、めっき液中でサイクリックボルタンメトリを行って析出電位を確認した後に、以下に示す条件で処理を施した。
（銅めっき液組成および条件）
・硫酸銅 １００ｇ／Ｌ
・硫酸 ５０ｇ／Ｌ
・塩酸 １５ｇ／Ｌ
・温度 ２５℃
・電流密度 １０Ａ／ｄｍ2
次いで、アルミニウム基板を陰極にし、白金を正極にして電解めっき処理を施した。
具体的には、以下に示す組成の銅めっき液を使用し、定電流電解を施すことにより、マイクロポアの内部に銅が充填された金属充填微細構造体を作製した。
ここで、定電流電解は、株式会社山本鍍金試験器社製のめっき装置を用い、北斗電工株式会社製の電源（ＨＺ−３０００）を用い、めっき液中でサイクリックボルタンメトリを行って析出電位を確認した後に、以下に示す条件で処理を施した。
（銅めっき液組成および条件）
・硫酸銅 １００ｇ／Ｌ
・硫酸 ５０ｇ／Ｌ
・塩酸 １５ｇ／Ｌ
・温度 ２５℃
・電流密度 １０Ａ／ｄｍ2
マイクロポアに金属を充填した後の陽極酸化膜の表面をＦＥ−ＳＥＭで観察し、１０００個のマイクロポアにおける金属による封孔の有無を観察して封孔率（封孔マイクロポアの個数／１０００個）を算出したところ、９６％であった。
また、マイクロポアに金属を充填した後の陽極酸化膜を厚さ方向に対してＦＩＢで切削加工し、その断面をＦＥ−ＳＥＭにより表面写真（倍率５００００倍）を撮影し、マイクロポアの内部を確認したところ、封孔されたマイクロポアにおいては、その内部が金属で完全に充填されていることが分かった。
また、マイクロポアに金属を充填した後の陽極酸化膜を厚さ方向に対してＦＩＢで切削加工し、その断面をＦＥ−ＳＥＭにより表面写真（倍率５００００倍）を撮影し、マイクロポアの内部を確認したところ、封孔されたマイクロポアにおいては、その内部が金属で完全に充填されていることが分かった。
＜基板除去工程＞
次いで、２０質量％塩化水銀水溶液（昇汞）に２０℃、３時間浸漬させることによりアルミニウム基板を溶解して除去することにより、金属充填微細構造体を作製した。
次いで、２０質量％塩化水銀水溶液（昇汞）に２０℃、３時間浸漬させることによりアルミニウム基板を溶解して除去することにより、金属充填微細構造体を作製した。
＜トリミング工程＞
基板除去工程後の金属充填微細構造体を、水酸化ナトリウム水溶液（濃度：５質量％、液温度：２０℃）に浸漬させ、突出部分の高さが５００ｎｍとなるように浸漬時間を調整してアルミニウムの陽極酸化膜の表面を選択的に溶解し、次いで、水洗し、乾燥して、導通路である銅の円柱を突出させた異方導電性部材を作製した。
基板除去工程後の金属充填微細構造体を、水酸化ナトリウム水溶液（濃度：５質量％、液温度：２０℃）に浸漬させ、突出部分の高さが５００ｎｍとなるように浸漬時間を調整してアルミニウムの陽極酸化膜の表面を選択的に溶解し、次いで、水洗し、乾燥して、導通路である銅の円柱を突出させた異方導電性部材を作製した。
（実施例１）
実施例１は、上述のインターポーザーと異方導電性部材とＴＥＧチップとを位置合せした後に、インターポーザーと異方導電性部材との間、異方導電性部材とＴＥＧチップとの間に、仮固定部材としてイソプロパノール（沸点８２℃）を配置し、イソプロパノールにより仮固定した後、イソプロパノールの除去と接合とを同時に実施して接合体を作製した。また、実施例１では、接合時に仮固定部材が気体で置換されている。
実施例１では、仮固定部材にイソプロパノールを用いており、温度５０℃、１分の条件で仮固定した後に温度２７０℃、１０分の接合条件で接合したため、接合時に沸点８２℃のイソプロパノールが気化して除去された。
実施例１は、上述のインターポーザーと異方導電性部材とＴＥＧチップとを位置合せした後に、インターポーザーと異方導電性部材との間、異方導電性部材とＴＥＧチップとの間に、仮固定部材としてイソプロパノール（沸点８２℃）を配置し、イソプロパノールにより仮固定した後、イソプロパノールの除去と接合とを同時に実施して接合体を作製した。また、実施例１では、接合時に仮固定部材が気体で置換されている。
実施例１では、仮固定部材にイソプロパノールを用いており、温度５０℃、１分の条件で仮固定した後に温度２７０℃、１０分の接合条件で接合したため、接合時に沸点８２℃のイソプロパノールが気化して除去された。
（実施例２）
実施例２は、実施例１に比して、仮固定部材の除去工程と接合工程とを同時に実施していない点、および仮固定部材の除去工程が仮固定部材を気体に置換する工程である点が異なり、それ以外は実施例１と同じとした。
実施例２では、仮固定時に温度１５０℃、１分の条件で仮固定し、イソプロパノールを気化させて除去した後に、接合した。
（実施例３）
実施例３は、実施例１に比して、仮固定部材の除去工程と接合工程とを同時に実施していない点、および仮固定部材の除去工程が気化工程である点が異なり、それ以外は実施例１と同じとした。
実施例３では、仮固定時に温度１００℃、１分の条件で仮固定し、イソプロパノールを気化させて除去した後に充填剤を充填した後に、接合した。
充填剤は、ナミックス社製Ｕ８４１０−７３ＣＦ３（品番）を用いて、１０ｇの充填剤を、ディスペンサーに入れ、圧力１３０Ｐａ、温度１００℃に設定した東レエンジニアリング製真空ディスペンサー（型番：ＦＳ２５００）中で、ディスペンスを行った。
実施例２は、実施例１に比して、仮固定部材の除去工程と接合工程とを同時に実施していない点、および仮固定部材の除去工程が仮固定部材を気体に置換する工程である点が異なり、それ以外は実施例１と同じとした。
実施例２では、仮固定時に温度１５０℃、１分の条件で仮固定し、イソプロパノールを気化させて除去した後に、接合した。
（実施例３）
実施例３は、実施例１に比して、仮固定部材の除去工程と接合工程とを同時に実施していない点、および仮固定部材の除去工程が気化工程である点が異なり、それ以外は実施例１と同じとした。
実施例３では、仮固定時に温度１００℃、１分の条件で仮固定し、イソプロパノールを気化させて除去した後に充填剤を充填した後に、接合した。
充填剤は、ナミックス社製Ｕ８４１０−７３ＣＦ３（品番）を用いて、１０ｇの充填剤を、ディスペンサーに入れ、圧力１３０Ｐａ、温度１００℃に設定した東レエンジニアリング製真空ディスペンサー（型番：ＦＳ２５００）中で、ディスペンスを行った。
（実施例４）
実施例４は、実施例１に比して、仮固定部材の除去工程と接合工程とを同時に実施していない点、および仮固定部材の除去工程が仮固定部材を充填剤に置換する工程である点が異なり、それ以外は実施例１と同じとした。
充填剤は、ナミックス社製Ｕ８４４３−１４（品番）を用いて、１０ｇの充填剤を、ディスペンサーに入れ、圧力１３０Ｐａ、温度５０℃に設定した東レエンジニアリング製真空ディスペンサー（型番：ＦＳ２５００）中で、ディスペンスを行った。
（実施例５）
実施例５は、実施例１に比して、仮固定部材に、ｔ−ブチルアルコール（沸点８２℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、ｔ−ブチルアルコールは温度２３℃で固体である。
（実施例６）
実施例６は、実施例１に比して、仮固定部材に、ジエチレングリコールジブチルエーテル（沸点２５６℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、ジエチレングリコールジブチルエーテルは温度２３℃で液体である。
実施例４は、実施例１に比して、仮固定部材の除去工程と接合工程とを同時に実施していない点、および仮固定部材の除去工程が仮固定部材を充填剤に置換する工程である点が異なり、それ以外は実施例１と同じとした。
充填剤は、ナミックス社製Ｕ８４４３−１４（品番）を用いて、１０ｇの充填剤を、ディスペンサーに入れ、圧力１３０Ｐａ、温度５０℃に設定した東レエンジニアリング製真空ディスペンサー（型番：ＦＳ２５００）中で、ディスペンスを行った。
（実施例５）
実施例５は、実施例１に比して、仮固定部材に、ｔ−ブチルアルコール（沸点８２℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、ｔ−ブチルアルコールは温度２３℃で固体である。
（実施例６）
実施例６は、実施例１に比して、仮固定部材に、ジエチレングリコールジブチルエーテル（沸点２５６℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、ジエチレングリコールジブチルエーテルは温度２３℃で液体である。
（実施例７）
実施例７は、実施例１に比して、仮固定部材に、アセトン（沸点５６℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、アセトンは温度２３℃で液体である。（実施例８）
（実施例８）
実施例８は、実施例１に比して、仮固定部材に、乳酸エチル（沸点１５４℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、乳酸エチルは温度２３℃で液体である。
（実施例９）
実施例９は、実施例１に比して、仮固定部材に、プロピレングリコールモノメチルエーテルアセテート（沸点１４６℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、プロピレングリコールモノメチルエーテルアセテートは温度２３℃で液体である。
実施例７は、実施例１に比して、仮固定部材に、アセトン（沸点５６℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、アセトンは温度２３℃で液体である。（実施例８）
（実施例８）
実施例８は、実施例１に比して、仮固定部材に、乳酸エチル（沸点１５４℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、乳酸エチルは温度２３℃で液体である。
（実施例９）
実施例９は、実施例１に比して、仮固定部材に、プロピレングリコールモノメチルエーテルアセテート（沸点１４６℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、プロピレングリコールモノメチルエーテルアセテートは温度２３℃で液体である。
（実施例１０）
実施例１０は、実施例１に比して、仮固定部材に、エチレングリコール（沸点１９７℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、エチレングリコールは温度２３℃で液体である。
（実施例１１）
実施例１１は、実施例１に比して、仮固定部材に、ジエチレングリコールモノブチルエーテルアセテート（沸点２４５℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、ジエチレングリコールモノブチルエーテルアセテートは温度２３℃で液体である。
実施例１０は、実施例１に比して、仮固定部材に、エチレングリコール（沸点１９７℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、エチレングリコールは温度２３℃で液体である。
（実施例１１）
実施例１１は、実施例１に比して、仮固定部材に、ジエチレングリコールモノブチルエーテルアセテート（沸点２４５℃）を用いた点が異なり、それ以外は実施例１と同じとした。なお、ジエチレングリコールモノブチルエーテルアセテートは温度２３℃で液体である。
（比較例１）
比較例１は、仮固定部材を用いることなく、ＴＥＧチップ、異方導電性部材およびインターポーザーを接合した。
（比較例２）
比較例２は、接合しているが、実施例１に比して、仮固定部材としてＮＣＰ（Non Conductive Paste）を用いた点、および仮固定部材を除去していない点が異なり、それ以外は実施例１と同じにした。
比較例１は、仮固定部材を用いることなく、ＴＥＧチップ、異方導電性部材およびインターポーザーを接合した。
（比較例２）
比較例２は、接合しているが、実施例１に比して、仮固定部材としてＮＣＰ（Non Conductive Paste）を用いた点、および仮固定部材を除去していない点が異なり、それ以外は実施例１と同じにした。
表１に示すように、実施例１〜実施例１１は、比較例１および比較例２に比して、電気抵抗の結果が良好であった。また、実施例１〜実施例１１は、仮固定部材を用いていない比較例１に比して、位置ずれが小さかった。
実施例１は、仮固定部材の除去工程と接合工程とを同時に実施しており、電気抵抗および位置ずれの評価が良かった。
実施例２は、仮固定部材を気体に置換しており、仮固定部材の除去工程と接合工程とを同時に実施していないため、電気抵抗の評価が実施例１に比して低かった。
実施例３は、仮固定部材を気化させて除去しており、仮固定部材の除去工程と接合工程とを同時に実施していないため、電気抵抗の評価が実施例１に比して若干低かった。
実施例４は、仮固定部材を充填剤に置換しており、仮固定部材の除去工程と接合工程とを同時に実施していないため、電気抵抗の評価が実施例１に比して若干低かった。
実施例１は、仮固定部材の除去工程と接合工程とを同時に実施しており、電気抵抗および位置ずれの評価が良かった。
実施例２は、仮固定部材を気体に置換しており、仮固定部材の除去工程と接合工程とを同時に実施していないため、電気抵抗の評価が実施例１に比して低かった。
実施例３は、仮固定部材を気化させて除去しており、仮固定部材の除去工程と接合工程とを同時に実施していないため、電気抵抗の評価が実施例１に比して若干低かった。
実施例４は、仮固定部材を充填剤に置換しており、仮固定部材の除去工程と接合工程とを同時に実施していないため、電気抵抗の評価が実施例１に比して若干低かった。
実施例５は、仮固定部材が温度２３℃で固体であるため、電気抵抗の評価が実施例１に比して低かった。
実施例６は、沸点が２５０℃を超える仮固定部材を用いたため、電気抵抗および位置ずれの評価が実施例１に比して低かった。
実施例７は、仮固定部材が温度２３℃で液体であるが、液体の沸点が５０℃に近く、電気抵抗の評価が実施例１に比して若干低かった。
実施例８および実施例９は、仮固定部材が温度２３℃で液体であり、かつ液体の沸点が１４０℃以上１６０℃以下であり、電気抵抗の評価が実施例１と同じであった。
実施例１０および実施例１１は、仮固定部材が温度２３℃で液体であるが、液体の沸点が１９０℃を超えており、電気抵抗の評価が実施例１に比して若干低かった。
実施例６、実施例８、実施例９〜実施例１１は仮固定部材の沸点が１４０℃を超えており、実施例１〜５、および実施例７の仮固定部材の沸点に比して高い。仮固定部材の沸点が高いと位置ずれの評価が若干低かった。
実施例６は、沸点が２５０℃を超える仮固定部材を用いたため、電気抵抗および位置ずれの評価が実施例１に比して低かった。
実施例７は、仮固定部材が温度２３℃で液体であるが、液体の沸点が５０℃に近く、電気抵抗の評価が実施例１に比して若干低かった。
実施例８および実施例９は、仮固定部材が温度２３℃で液体であり、かつ液体の沸点が１４０℃以上１６０℃以下であり、電気抵抗の評価が実施例１と同じであった。
実施例１０および実施例１１は、仮固定部材が温度２３℃で液体であるが、液体の沸点が１９０℃を超えており、電気抵抗の評価が実施例１に比して若干低かった。
実施例６、実施例８、実施例９〜実施例１１は仮固定部材の沸点が１４０℃を超えており、実施例１〜５、および実施例７の仮固定部材の沸点に比して高い。仮固定部材の沸点が高いと位置ずれの評価が若干低かった。
１０ 積層デバイス
１２、１４、１６ 半導体素子
１３ 仮固定部材
１４ａ、１６ａ、２２ａ、２４ａ、２５ａ、３２ａ、３４ａ、３６ａ、４０ａ 表面
１４ｂ、４０ｂ 裏面
１５ 異方導電性部材
１７ 接合体
１９ 積層体
２０ 半導体素子部
２１ インターポーザー基板
２２、２３ 電極
２４、２５ 絶縁層
３０、３０ａ、３０ｂ 端子
３０ｃ 端面
３２ 半導体層
３４ 再配線層
３６ パッシベーション層
３７ 配線
３８ パッド
３９ 樹脂層
４０ 絶縁性基材
４１ 貫通孔
４２ 導通路
４２ａ、４２ｂ 突出部分
４３ 樹脂層
４４ 剥離層
４５ 支持層
４６ 剥離剤
４７ 支持体
４９ 異方導電材
５０ 素子領域
５２ アライメントマーク
６０ 第１の半導体ウエハ
６０ａ、７０ａ 表面
６２ 素子領域
６４ アライメントマーク
７０ 第２の半導体ウエハ
７０ｂ 裏面
８０、８０ａ、８０ｂ、８０ｃ、８０ｄ 積層デバイス
８２ 異方導電性部材
８４、８６、８８ 半導体素子
８７ インターポーザー
１１０、１１６、１１７、１２１ 半導体素子
１１２ センサチップ
１１４ レンズ
１１８ 電極
１２２ 穴
１２３ 光導波路
１２５ 発光素子
１２６ 受光素子
Ｄ 厚み方向
Ｄｓ 積層方向
Ｌｄ 出射光
Ｌｏ 光
ｈ 厚み
Ｈｄ 高さ
ｐ 中心間距離
ｔ 厚み
ｗ 導電体間の幅
ｘ 方向
δ リセス量
１２、１４、１６ 半導体素子
１３ 仮固定部材
１４ａ、１６ａ、２２ａ、２４ａ、２５ａ、３２ａ、３４ａ、３６ａ、４０ａ 表面
１４ｂ、４０ｂ 裏面
１５ 異方導電性部材
１７ 接合体
１９ 積層体
２０ 半導体素子部
２１ インターポーザー基板
２２、２３ 電極
２４、２５ 絶縁層
３０、３０ａ、３０ｂ 端子
３０ｃ 端面
３２ 半導体層
３４ 再配線層
３６ パッシベーション層
３７ 配線
３８ パッド
３９ 樹脂層
４０ 絶縁性基材
４１ 貫通孔
４２ 導通路
４２ａ、４２ｂ 突出部分
４３ 樹脂層
４４ 剥離層
４５ 支持層
４６ 剥離剤
４７ 支持体
４９ 異方導電材
５０ 素子領域
５２ アライメントマーク
６０ 第１の半導体ウエハ
６０ａ、７０ａ 表面
６２ 素子領域
６４ アライメントマーク
７０ 第２の半導体ウエハ
７０ｂ 裏面
８０、８０ａ、８０ｂ、８０ｃ、８０ｄ 積層デバイス
８２ 異方導電性部材
８４、８６、８８ 半導体素子
８７ インターポーザー
１１０、１１６、１１７、１２１ 半導体素子
１１２ センサチップ
１１４ レンズ
１１８ 電極
１２２ 穴
１２３ 光導波路
１２５ 発光素子
１２６ 受光素子
Ｄ 厚み方向
Ｄｓ 積層方向
Ｌｄ 出射光
Ｌｏ 光
ｈ 厚み
Ｈｄ 高さ
ｐ 中心間距離
ｔ 厚み
ｗ 導電体間の幅
ｘ 方向
δ リセス量
Claims (9)
- 少なくとも２つの導電性を有する導電部材の間に、仮固定部材を設けることにより、前記少なくとも２つの導電部材を互いに仮固定する仮固定工程と、
前記仮固定部材を除去する除去工程と、
前記少なくとも２つの導電部材を接合する接合工程とを有する、接合体の製造方法。 - 前記除去工程と前記接合工程とを同時に実施する、請求項１に記載の接合体の製造方法。
- 前記除去工程は、前記仮固定部材の気化工程、および前記仮固定部材を気体または充填剤に置換する置換工程のうち、少なくとも一方の工程を含む、請求項１または２に記載の接合体の製造方法。
- 前記仮固定部材は、温度２３℃において液体である、請求項１〜３のいずれか１項に記載の接合体の製造方法。
- 前記液体の沸点が５０℃以上２５０℃以下である、請求項４に記載の接合体の製造方法。
- 前記導電部材は、電極を有する部材または異方導電性部材である、請求項１〜５のいずれか１項に記載の接合体の製造方法。
- 請求項１〜６のいずれか１項に記載の接合体の製造方法に用いられる、仮固定部材。
- 少なくとも２つの導電性を有する導電部材の間に、請求項７に記載の仮固定部材が設けられて積層された、積層体。
- 前記導電部材は、電極を有する部材または異方導電性部材である、請求項８に記載の積層体。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018030979 | 2018-02-23 | ||
| JP2018030979 | 2018-02-23 | ||
| JP2018082193 | 2018-04-23 | ||
| JP2018082193 | 2018-04-23 | ||
| PCT/JP2019/004765 WO2019163575A1 (ja) | 2018-02-23 | 2019-02-12 | 接合体の製造方法、仮固定部材、および積層体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2019163575A1 true JPWO2019163575A1 (ja) | 2021-01-14 |
Family
ID=67688316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020501684A Pending JPWO2019163575A1 (ja) | 2018-02-23 | 2019-02-12 | 接合体の製造方法、仮固定部材、および積層体 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPWO2019163575A1 (ja) |
| CN (1) | CN111615745A (ja) |
| TW (1) | TW201939689A (ja) |
| WO (1) | WO2019163575A1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326449A (ja) * | 1993-05-12 | 1994-11-25 | Hitachi Ltd | 電子部品の固定方法 |
| WO2010007715A1 (ja) * | 2008-07-17 | 2010-01-21 | 株式会社 村田製作所 | 部品内蔵モジュールの製造方法 |
| WO2014136241A1 (ja) * | 2013-03-07 | 2014-09-12 | 東北マイクロテック株式会社 | 積層体及びその製造方法 |
| JP2017069459A (ja) * | 2015-09-30 | 2017-04-06 | オリジン電気株式会社 | 半田付け製品の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016035832A (ja) * | 2014-08-01 | 2016-03-17 | 旭硝子株式会社 | 電子デバイスの製造方法、ガラス積層体の製造方法 |
-
2019
- 2019-02-12 CN CN201980008551.3A patent/CN111615745A/zh active Pending
- 2019-02-12 WO PCT/JP2019/004765 patent/WO2019163575A1/ja active Application Filing
- 2019-02-12 JP JP2020501684A patent/JPWO2019163575A1/ja active Pending
- 2019-02-21 TW TW108105850A patent/TW201939689A/zh unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326449A (ja) * | 1993-05-12 | 1994-11-25 | Hitachi Ltd | 電子部品の固定方法 |
| WO2010007715A1 (ja) * | 2008-07-17 | 2010-01-21 | 株式会社 村田製作所 | 部品内蔵モジュールの製造方法 |
| WO2014136241A1 (ja) * | 2013-03-07 | 2014-09-12 | 東北マイクロテック株式会社 | 積層体及びその製造方法 |
| JP2017069459A (ja) * | 2015-09-30 | 2017-04-06 | オリジン電気株式会社 | 半田付け製品の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111615745A (zh) | 2020-09-01 |
| WO2019163575A1 (ja) | 2019-08-29 |
| TW201939689A (zh) | 2019-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6808815B2 (ja) | 積層デバイス、積層体および積層デバイスの製造方法 | |
| CN113423872B (zh) | 阳极氧化处理方法及各向异性导电性部件的制造方法 | |
| JP6887396B2 (ja) | 異方導電性部材の製造方法 | |
| JP6663487B2 (ja) | 電子素子、半導体素子を含む構造体 | |
| JP6773884B2 (ja) | 半導体デバイス、積層体ならびに半導体デバイスの製造方法および積層体の製造方法 | |
| US12002713B2 (en) | Method for manufacturing structure | |
| JP7305770B2 (ja) | 構造体の製造方法および接合体の製造方法 | |
| JP7493039B2 (ja) | 構造体、構造体の製造方法、接合体の製造方法及びデバイスの製造方法 | |
| WO2021153112A1 (ja) | 金属充填微細構造体の製造方法 | |
| JPWO2019163575A1 (ja) | 接合体の製造方法、仮固定部材、および積層体 | |
| TWI765092B (zh) | 金屬填充微細結構體的製造方法及絕緣性基材 | |
| TWI774841B (zh) | 半導體元件的製造方法及接合構件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210621 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20210720 |