JPWO2019146723A1 - 光検出装置 - Google Patents

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Abstract

光検出装置１は、化合物半導体からなるアバランシェフォトダイオードアレイ基板１０を備える。回路基板５０は、複数の時間計測回路４０と、クロックドライバ３５とを有する。各時間計測回路４０は、ディレイライン部を有し、ディレイライン４７の動作結果から、対応するアバランシェフォトダイオード２０からパルス信号が入力されたタイミングを示す時間情報を取得する。ディレイライン部は、パルス信号が該時間計測回路４０に入力されたことに応じてディレイライン４７の動作を開始し、クロックドライバ３５からのクロック信号が該時間計測回路４０に入力されたことに応じてディレイライン４７の動作を停止し、ディレイライン４７の動作によってクロック信号の周期よりも短い時間間隔を検出する。

Description

本発明は、光検出装置に関する。
複数のアバランシェフォトダイオードが２次元配列されている光検出装置が知られている（たとえば、非特許文献１）。複数のアバランシェフォトダイオードは、ガイガーモードで動作する。複数のアバランシェフォトダイオードにおけるパルス信号の発生は、複数の時間計測回路を用いて検出される。複数の時間計測回路は、クロックドライバから供給されたクロック信号に応じて動作する。この光検出装置では、複数のアバランシェフォトダイオードに対応して、複数の時間計測回路が２次元配列されている。
Brian F.Aull et al. 「Geiger-Mode Avalanche Photodiodes for Three-Dimensional Imaging」 LINCOLN LABORATORY JOURNAL VOLUME 13, NUMBER 2, 2002
複数の時間計測回路が２次元配列されている構成では、行ごと又は列ごとに各時間計測回路へクロック信号が供給される。この場合、同一行又は同一列に配列されている複数の時間計測回路について、クロックドライバから各時間計測回路までの配線距離は一定ではない。各時間計測回路に供給されるクロック信号の波形は、クロックドライバから当該時間計測回路までの配線長が長いほど崩れやすい。具体的には、クロックドライバから時間計測回路までの配線長が長いほど、当該時間計測回路においてクロック信号が下限値から上限値に達するまでの時間、および、上限値から下限値に達するまでの時間が長くなりやすい。クロック信号が下限値から上限値に達するまでの時間は、クロック信号の立ち上がり時間である。クロック信号が上限値から下限値に達するまでの時間は、クロック信号の立ち下がり時間である。
上記光検出装置では、各アバランシェフォトダイオードにおけるパルス信号の発生を検出する時間分解能を向上するために、比較的高い周波数（たとえば、５００ＭＨｚ）のクロック信号がクロックドライバから各時間計測回路に供給される。クロック信号の周波数が比較的高い、すなわち、クロック信号の周期が短いと、クロック信号の立ち上がりと立ち下がりとの間隔が狭い。この結果、上記波形の崩れによって当該時間計測回路に入力されるクロック信号の立ち上がり及び立ち下がりが、当該時間計測回路で適切に認識されないおそれがある。クロック信号の立ち上がり及び立ち下がりが時間計測回路で適切に認識されなければ、当該時間計測回路では、アバランシェフォトダイオードからのパルス信号が当該時間計測回路に入力されたタイミングを示す時間情報が適切に取得されない。各時間計測回路に上記パルス信号が入力されたタイミングを示す時間情報が適切に取得されなければ、対応するアバランシェフォトダイオードにおけるパルス信号の発生が適切に検出されない。
光検出装置の検出面の面積が大きいほど、クロックドライバから各時間計測回路までの配線距離の差も大きい。このため、クロック信号の周期が比較的短い場合には、光検出装置の検出面の面積が大きいほど、時間計測が適切になされない画素回路が増加するおそれがある。
光検出装置では、たとえば、近赤外（ＮＩＲ）又は短波長赤外（ＳＷＩＲ）の波長領域での感度特性を高めるために、アバランシェフォトダイオードが化合物半導体により構成されることがある。この場合、ガイガーモードで動作する複数のアバランシェフォトダイオードは、化合物半導体によって形成された半導体基板に配列される。アバランシェフォトダイオードが化合物半導体により構成されている光検出装置では、熱に応じてダークカウントレートが増加するおそれがある。クロックドライバが供給するクロック信号の周波数が高いほど、電力消費が大きく、当該クロックドライバから発生する熱量も増加する。このため、上記光検出装置では、ダークカウント増加により誤ったタイミングで時間計測が行われるおそれがある。
本発明の一態様は、ダークカウントの増加による計測時間の誤検出及び電力消費が抑制され得ると共に、計測時間の精度の向上と光検出面の大型化が両立され得る光検出装置を提供することを目的とする。
本発明の一態様に係る光検出装置は、アバランシェフォトダイオードアレイ基板と、回路基板と、を備えている。アバランシェフォトダイオードアレイ基板は、化合物半導体からなる。回路基板には、アバランシェフォトダイオードアレイ基板が実装されている。アバランシェフォトダイオードアレイ基板には、複数のアバランシェフォトダイオードが２次元配列されている。複数のアバランシェフォトダイオードは、ガイガーモードで動作する。各アバランシェフォトダイオードは、クエンチング回路に接続されている。回路基板は、複数の時間計測回路と、クロックドライバと、を有している。複数の時間計測回路は、複数のアバランシェフォトダイオードに対応して回路基板に２次元配列されている。クロックドライバは、複数の時間計測回路にクロック信号を供給する。各時間計測回路は、直列に接続した複数の遅延素子からなるディレイラインを含むディレイライン部を有する。各時間計測回路は、ディレイラインの動作結果から、時間情報を取得する。この取得された時間情報は、対応するアバランシェフォトダイオードからパルス信号が入力されたタイミングを示す時間情報である。ディレイライン部は、対応するアバランシェフォトダイオードから出力されたパルス信号が該時間計測回路に入力されたことに応じてディレイラインの動作を開始する。ディレイライン部は、クロックドライバからのクロック信号が該時間計測回路に入力されたことに応じてディレイラインの動作を停止する。ディレイライン部は、ディレイラインの動作によってクロック信号の周期よりも短い時間間隔を検出する。
本一態様では、ディレイラインの動作によってクロック信号の周期よりも短い時間間隔が検出される。このため、クロック信号の周期が長くとも上記パルス信号の発生を検出する時間分解能が、確保され得る。クロック信号の周期が長ければ、時間計測回路に供給されるクロック信号の立ち上がりと立ち下がり間隔が広い。したがって、クロックドライバから時間計測回路までの配線長が長く、該時間計測回路に供給される上記パルス信号の立ち上がり時間および立ち下がり時間が長くても、クロック信号の立ち上がり及び立ち下がりが時間計測回路で認識されやすい。この結果、当該光検出装置は、検出面の面積が大きくとも、時間分解能を確保しつつ、各アバランシェフォトダイオードにおいてパルス信号の発生を適切に検出し得る。クロックドライバが回路基板に設けられていれば、クロックドライバから時間計測回路までの配線長が削減され得る。
クロック信号の周波数が低減されれば、電力消費が抑えられると共に、当該クロックドライバから発生する熱量も低減され得る。この光検出装置では、クロックドライバは、アバランシェフォトダイオードアレイ基板とは別の回路基板に設けられていれる。このため、クロックドライバがアバランシェフォトダイオードと同一の基板に形成される場合よりも、クロックドライバと各アバランシェフォトダイオードとの間の距離が離れている。クロックドライバが回路基板に設けられていれるため、クロックドライバが形成される密度が緩和されている。したがって、クロックドライバで発生する熱が、アバランシェフォトダイオードに伝わり難い。このため、計測時間の誤検出が抑制され得る。
本一態様では、各時間計測回路は、クロック信号をカウントするカウンタを更に有してもよい。各時間計測回路は、カウンタの動作結果とディレイラインの動作結果とから、対応するアバランシェフォトダイオードからパルス信号が入力されたタイミングを示す時間情報を取得してもよい。この場合、ディレイラインのみで計測できる時間よりも長い時間の計測が実現される。
本一態様では、カウンタは、ディレイラインの動作が停止したことに応じて動作を開始し、クロックドライバからのクロック信号に同期して動作を停止してもよい。この場合、対応するアバランシェフォトダイオードからパルス信号が入力されなければ、ディレイラインが動作せずカウンタも動作しない。このため、電力の消費が低減され得る。
本一態様では、回路基板は、時間計測回路ごとに、メモリと、該時間計測回路を制御する制御回路とを有してもよい。制御回路は、当該制御回路にリセット信号が入力されたことに応じた対応する時間計測回路のリセットと、当該制御回路にストップ信号が入力されたことに応じたカウンタへのクロック信号の入力停止とを行ってもよい。リセット信号及びストップ信号は、クロック信号に同期していてもよい。ディレイライン部は、時間計測回路がリセットされた後に対応するアバランシェフォトダイオードから出力されたパルス信号が該時間計測回路に入力されてから、クロックドライバからのクロック信号が該時間計測回路に入力されるまでに動作した遅延素子の数をメモリに格納してもよい。カウンタは、ディレイラインの動作が停止してから、ストップ信号が入力されるまでにカウントしたクロック信号の数をメモリに格納してもよい。
本一態様では、アバランシェフォトダイオードアレイ基板の厚さ方向から見て、複数の時間計測回路は、複数のアバランシェフォトダイオードが２次元配列されている光検出領域と重なる領域に２次元配列され、クロックドライバは、光検出領域と重ならない領域に配置されていてもよい。この場合、クロックドライバで発生した熱が各アバランシェフォトダイオードに与える影響が、更に低減され得る。
本一態様では、クエンチング回路は、アクティブクエンチング回路であり、回路基板に形成されていてもよい。半導体基板が化合物半導体で構成されている場合は、半導体基板がシリコンから構成されている場合よりもダークカウント及びアフターパルスが多く発生するおそれがある。アクティブクエンチング回路が回路基板に形成されることで、クエンチングの時間が任意で実現されやすく、ダークカウント及びアフターパルスによるノイズが低減されやすい。
本一態様では、アバランシェフォトダイオードアレイ基板と回路基板とは、バンプ電極によって接続されていてもよい。この場合、アバランシェフォトダイオードアレイ基板と回路基板とがダイレクトボンディング等によって接続された場合に比べて、クロックドライバで発生した熱が各アバランシェフォトダイオードに与える影響が更に低減され得る。
回路基板は、シリコン基板を含んでもよい。この場合、上記時間計測回路及びクロックドライバを有する構成の製造工程が簡易になり得る。
本発明の一態様によれば、ダークカウントの増加による計測時間の誤検出及び電力消費が抑制され得ると共に、計測時間の精度の向上と光検出面の大型化が両立され得る光検出装置が提供される。
図１は、一実施形態に係る光検出装置の斜視図である。 図２は、光検出装置の断面構成を示す図である。 図３は、回路基板の平面図である。 図４は、アバランシェフォトダイオードアレイ基板の光検出領域の平面図である。 図５は、回路基板の構成を示す図である。 図６は、回路基板の実装領域の平面図である。 図７は、画素回路の構成を示す図である。 図８は、時間計測回路の動作を示すタイミングチャートである。 図９は、グローバルクロック信号が供給される時間計測回路を示す図である。 図１０は、各時間計測回路に供給されるグローバルクロック信号の波形の比較を示す図である。 図１１は、各時間計測回路に供給されるグローバルクロック信号の波形の比較を示す図である。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
まず、図１から図７を参照して、本実施形態に係る光検出装置の全体の構成について説明する。図１は、本実施形態に係る光検出装置の斜視図である。図２は、本実施形態に係る光検出装置の断面構成を示す図である。図２では、視認性を向上するため、ハッチングが省略されている。図３は、回路基板の平面図である。図４は、アバランシェフォトダイオードアレイ基板の一部を示す平面図である。図５は、回路基板の構成を示す図である。図６は、回路基板の一部を示す平面図である。図７は、画素回路の構成を示す図である。
光検出装置１は、図１に示されているように、アバランシェフォトダイオードアレイ基板１０と、回路基板５０を備えている。以下、「アバランシェフォトダイオード」を「ＡＰＤ」と称する。「アバランシェフォトダイオードアレイ基板」を「ＡＰＤアレイ基板」と称する。回路基板５０は、ＡＰＤアレイ基板１０に対向配置されている。ＡＰＤアレイ基板１０、回路基板５０は、いずれも平面視で矩形状を呈している。
ＡＰＤアレイ基板１０は、互いに対向する主面１０Ａと主面１０Ｂと側面１０Ｃを含んでいる。回路基板５０は、互いに対向する主面５０Ａと主面５０Ｂと側面５０Ｃを含む。ＡＰＤアレイ基板１０の主面１０Ｂは、回路基板５０の主面５０Ａと対向している。ＡＰＤアレイ基板１０、回路基板５０の各主面と平行な面がＸＹ軸平面であり、各主面に直交する方向がＺ軸方向である。
回路基板５０の側面５０Ｃは、ＡＰＤアレイ基板１０の側面１０ＣよりもＸＹ軸平面方向の外側に位置している。すなわち、平面視で、回路基板５０の面積は、ＡＰＤアレイ基板１０の面積よりも大きい。ＡＰＤアレイ基板１０の側面１０Ｃと回路基板５０の側面５０Ｃは、面一とされてもよい。この場合、平面視で、ＡＰＤアレイ基板１０の外縁と、回路基板５０の外縁とは、一致している。
ＡＰＤアレイ基板１０の主面１０Ａ上にガラス基板を配置してもよい。ガラス基板とＡＰＤアレイ基板１０とは、光学接着剤により光学的に接続される。ガラス基板は、ＡＰＤアレイ基板１０上に直接形成されていてもよい。ＡＰＤアレイ基板１０の側面１０Ｃとガラス基板の側面は、面一とされてもよい。この場合、平面視で、ＡＰＤアレイ基板１０の外縁と、ガラス基板の外縁とは、一致する。また、ＡＰＤアレイ基板１０の側面１０Ｃと回路基板５０の側面５０Ｃとガラス基板の側面は、面一とされてもよい。この場合、平面視で、ＡＰＤアレイ基板１０の外縁と、回路基板５０の外縁と、ガラス基板の外縁とは、一致する。
ＡＰＤアレイ基板１０は、化合物半導体からなるＮ型の半導体基板１１を有している。半導体基板１１は、主面１０Ａを形成するＩｎＰからなる基板１２を有する。基板１２上に、主面１０Ａ側から主面１０Ｂ側へ順に、ＩｎＰからなるバッファ層１３、ＩｎＧａＡｓＰからなる吸収層１４、ＩｎＧａＡｓＰからなる電界緩和層１５、ＩｎＰからなる増倍層１６が形成されている。吸収層１４は、ＩｎＧａＡｓからなってもよい。半導体基板１１は、ＧａＡｓ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＡｌＧａＡｓなどから形成されてもよい。
図２に示されているように、ＡＰＤアレイ基板１０は、回路基板５０に実装されている。ＡＰＤアレイ基板１０と回路基板５０とは、バンプ電極７０によって接続されている。具体的には、ＡＰＤアレイ基板１０は、ＡＰＤアレイ基板１０の厚さ方向から見て、図３に示されているように回路基板５０の中央に配置された実装領域α上においてバンプ電極７０で接続されている。本実施形態では、実装領域αは、矩形状を有している。
ＡＰＤアレイ基板１０は、ガイガーモードで動作する複数のＡＰＤ２０を有する。複数のＡＰＤ２０は、図４に示されているように、ＡＰＤアレイ基板１０の厚さ方向から見て当該半導体基板１１の光検出領域βに２次元配列されている。光検出領域βは、矩形状を有しており、ＡＰＤアレイ基板１０の厚さ方向から見て、回路基板５０の実装領域αと重なる。各ＡＰＤ２０は、ＡＰＤアレイ基板１０の厚さ方向から見て、絶縁部２１に囲まれている。各ＡＰＤ２０は、主面１０Ｂ側から増倍層１６に、不純物がドープされることによって形成されたＰ型のアクティブエリア２２を有している。ドープされる不純物は、たとえば、Ｚｎ（亜鉛）である。絶縁部２１は、たとえば、ウェットエッチング又はドライエッチングで形成されたトレンチ溝内に、ポリイミド膜を形成することで構成されている。アクティブエリア２２は、厚さ方向から見て円形状に形成されており、絶縁部２１は、アクティブエリア２２の縁に沿って円環状に形成されている。絶縁部２１は、ＡＰＤアレイ基板１０の厚さ方向において、半導体基板１１の主面１０Ｂ側から基板１２に達している。
ＡＰＤアレイ基板１０は、絶縁層２３及び複数の電極パッド２４を有している。絶縁層２３は、主面１０Ｂ側において半導体基板１１を覆っている。電極パッド２４は、ＡＰＤ２０ごとに主面１０Ｂ側において半導体基板１１上に形成されており、アクティブエリア２２に接している。電極パッド２４は、絶縁層２３から露出しており、バンプ電極７０を通して、回路基板５０と接続されている。
回路基板５０は、主面５０Ａと主面５０Ｂとを有しており、バンプ電極７０を通して、主面５０Ａ側でＡＰＤアレイ基板１０と接続されている。回路基板５０は、図５に示されているように、インターフェース回路３１、メモリ３２、ＰＬＬ（Phase Locked Loop）３３と、ロウランダムアクセスデコーダ３４と、クロックドライバ３５と、複数の画素回路３６と、カラムランダムアクセスデコーダ３７と、Ｉ/Ｏポート３８とを有する。
インターフェース回路３１は、たとえば、ＳＰＩ（Serial Peripheral Interface）バスに対応している。インターフェース回路３１は、外部から入力されたＳＣＬＫ(Serial Clock)、ＣＳ（Chip Select）、ＭＯＳＩ（Master Output / Slave Input）、ＭＩＳＯ（Master Input / Slave Output）などのデジタル信号を受信し、信号に含まれるレジスタの設定情報をメモリ３２に格納する。
ＰＬＬ３３は、外部から入力されたマスタークロック（ＭＣＬＫ：Master Clock）及びメモリ３２に格納されたデータに基づいてグローバルクロック信号を生成し、生成されたグローバルクロック信号をクロックドライバ３５へ送信する。ＰＬＬ３３は、プログラマブル分周器を含み、メモリ３２に格納されたデータを参照して分周数を設定する。すなわち、外部からインターフェース回路３１への入力に応じて、ＰＬＬ３３の分周数は任意の値に設定され得る。本実施形態では、外部から入力されたマスタークロックの周波数は１０ＭＨｚであり、ＰＬＬ３３で生成されたグローバルクロック信号の周波数は２００ＭＨｚである。ＰＬＬ３３は、グローバルクロック信号と共に各画素回路３６の時間計測回路４０を制御する制御バイアスを出力する。
クロックドライバ３５は、各画素回路３６にグローバルクロック信号を供給する。複数の画素回路３６は、それぞれ、バンプ電極７０を通して、対応するＡＰＤ２０に電気的に接続されている。各画素回路３６には、対応するＡＰＤ２０からのパルス信号が入力され、各画素回路３６は、入力された当該パルス信号を処理する。各画素回路３６で処理された信号は、ロウランダムアクセスデコーダ３４及びカラムランダムアクセスデコーダ３７からの信号に応じたタイミングで、Ｉ/Ｏポート３８へ出力される。
複数の画素回路３６は、ＡＰＤアレイ基板１０の厚さ方向から見て、光検出領域βと重なる実装領域αに各ＡＰＤ２０に対応して２次元配列されている。ＰＬＬ３３及びクロックドライバ３５は、図３に示されているように、ＡＰＤアレイ基板１０の厚さ方向から見て、光検出領域βと重ならない非実装領域γに配置されている。
回路基板５０は、図２に示されているように、実装領域αにおいて、シリコン基板５１と、シリコン基板５１上に積層された配線層５２とを有している。配線層５２は、各画素回路３６において、電極パッド５４、複数のビア５５、互いに異なる層に配置された複数のメタル層５６、ＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor）を形成する複数のゲート５７、複数の読み出しバス５８、及び絶縁層５９を有する。電極パッド５４は、主面５０Ａ側において、画素回路３６ごとに形成されており、バンプ電極７０を通してＡＰＤアレイ基板１０の電極パッド２４と接続されている。すなわち、電極パッド５４は、図６に示されているように、主面５０Ａ側で２次元配列されている。
読み出しバス５８は、Ｉ/Ｏポート３８に接続されている。読み出しバス５８は、主面５０Ｂよりも主面５０Ａの近くに配置されている。このため、この配置は、読み出しバス５８に発生する寄生容量を低減し得る。したがって、検出器の検出面が大きい場合でも、画素回路からの信号出力は、遅延を減らして読み出され得る。読み出しバス５８に発生する上記寄生容量は、シリコン基板５１及びその周辺に形成される回路の影響により、発生する。
複数のビア５５は、絶縁層５９を貫通して形成され、電極パッド５４と複数のメタル層５６と複数のゲート５７とを電気的に接続している。各ＡＰＤ２０は、電極パッド２４、バンプ電極７０、電極パッド５４、複数のビア５５、複数のメタル層５６を通って、対応する画素回路３６のゲート５７に接続されている。シリコン基板５１には、画素回路３６ごとに複数のウエル６０が形成されている。複数のウエル６０には、各ゲート５７に対応するソース６１とドレイン６２が形成されている。
各画素回路３６は、図７に示されているように、時間計測回路４０と、アクティブクエンチング回路４１と、制御回路４２と、読み取り可能なメモリ４３とを有している。すなわち、時間計測回路４０ごとに、アクティブクエンチング回路４１と、制御回路４２と、メモリ４３とが配置されている。複数の時間計測回路４０は、ＡＰＤアレイ基板１０の厚さ方向から見て、回路基板５０の実装領域αに２次元配列されている。少なくとも時間計測回路４０は、ゲート５７，ソース６１，及びドレイン６２によって構成されるＭＯＳＦＥＴによって構成されている。
アクティブクエンチング回路４１は、回路基板５０に形成されており、電極パッド２４、バンプ電極７０、及び電極パッド５４を通して、対応するＡＰＤ２０に接続されている。対応するＡＰＤ２０から出力されたパルス信号は、アクティブクエンチング回路４１を通って、制御回路４２に入力される。アクティブクエンチング回路４１には、不図示の配線からクエンチング時間を調整するバイアスも印加されている。
制御回路４２には、対応するＡＰＤ２０からのパルス信号と、クロックドライバ３５からの供給されたグローバルクロック信号と、リセット信号及びストップ信号とが入力される。リセット信号及びストップ信号は、たとえば、回路基板５０を制御する外部のボード上で生成される。制御回路４２は、時間計測回路４０に、対応するＡＰＤ２０からのパルス信号とクロックドライバ３５からのグローバルクロック信号を供給する。制御回路４２は、リセット信号を受けて対応する時間計測回路４０をリセットし、ＡＰＤ２０からのパルス信号を受けて該時間計測回路４０の動作の開始を指示する。リセット信号は、制御回路４２及び該時間計測回路４０をリセットして待機状態にする。制御回路４２は、回路基板５０の外部のボードから、対応する時間計測回路４０の動作の停止を指示するストップ信号が入力されたことに応じて、コースカウンタ部４５へのクロック信号の入力を停止させる。ストップ信号は、入力されたグローバルクロック信号に同期している。
メモリ４３には、時間計測回路４０から出力された信号が格納される。メモリ４３に格納されている信号は、ロウランダムアクセスデコーダ３４及びカラムランダムアクセスデコーダ３７からの信号に応じて、読み出しバス５８を通ってＩ/Ｏポート３８へ出力される。
各時間計測回路４０は、グローバルクロック信号の周期よりも短い時間間隔を検出するファイン部４４と、グローバルクロック信号をカウントするコースカウンタ部４５とを有する。ファイン部４４は、ディレイライン部に含まれる。コースカウンタ部４５は、カウンタに含まれる。各時間計測回路４０は、ファイン部４４の動作結果とクロックドライバ３５で生成されたグローバルクロック信号とに基づいて、対応するＡＰＤ２０からパルス信号が入力されたタイミングを示す時間情報を取得する。本実施形態では、各時間計測回路４０は、メモリ４３に格納されているファイン部４４の動作結果とコースカウンタ部４５の動作結果とによって、対応するＡＰＤ２０からパルス信号が入力されてからストップ信号が入力されるまでの時間を計測する。これにより、ストップ信号に対して、対応するＡＰＤ２０からパルス信号が入力されたタイミングを導出することができる。
ファイン部４４は、複数の遅延素子４６が直列に接続されたディレイライン４７と、エンコーダ４８とを含んでいる。本実施形態では、複数の遅延素子４６は、直列に接続された１６個のバッファである。各遅延素子４６は、同一の遅延量を有する。同一の遅延量には、時間計測回路４０において計測する時間に影響を与えない程度の誤差が含まれる。各遅延素子４６における遅延量は、グローバルクロック信号の周期よりも短い時間間隔である。各遅延素子４６は、ＰＬＬ３３から供給された制御バイアスによって制御される。エンコーダ４８は、ディレイライン４７で遅延した遅延量をメモリ４３に格納する。すなわち、ディレイライン４７の動作結果がメモリ４３に格納される。コースカウンタ部４５は、グローバルクロック信号をカウントし、カウントした結果をメモリ４３に格納する。すなわち、コースカウンタ部４５の動作結果がメモリ４３に格納される。
図８を参照して、時間計測回路４０の具体的な動作について説明する。制御回路４２は、リセット信号Resetの入力に応じて、グローバルクロック信号Global CLKの立ち上がりと同期してリセットされる（図８中、タイミングｔ１）。リセット信号Resetは、レーザーなどの光源の発光を示しており、回路基板５０を制御するボード上で生成される。ファイン部４４は、リセット信号Resetに応じて制御回路４２がリセットされた後、当該ファイン部４４に接続されているＡＰＤ２０から出力されたパルス信号SPADINが時間計測回路４０に入力されたことに応じて、ディレイライン４７の動作を開始する（図８中、タイミングｔ２）。ファイン部４４は、ディレイライン４７の動作を開始した後のグローバルクロック信号Global CLKが時間計測回路４０に入力されたことに応じて、ディレイライン４７の動作を停止する（図８中、タイミングｔ３）。
ファイン部４４は、ＡＰＤ２０から出力されたパルス信号が入力されてから、次のグローバルクロック信号の立ち上がりが入力されるまで、ディレイライン４７の動作を継続する。具体的には、ファイン部４４では、対応するＡＰＤ２０から出力されたパルス信号が時間計測回路４０に入力され、ディレイライン４７をパルスが伝搬する。伝搬するパルスがディレイライン４７の端に到達するより前に、グローバルクロックの立ち上がりが入力される。
エンコーダ４８は、ディレイライン４７からの信号（図８のDelay Lineで示す信号）に応じて変化する信号（図８のFine Encodeで示す信号）を生成し、ディレイライン４７の遅延素子４６が動作した段数をカウントしてバイナリの信号へ変換する。各遅延素子４６における遅延量は、グローバルクロック信号の周期よりも短い時間間隔であるため、ファイン部４４は、ディレイライン４７の動作によってグローバルクロック信号の周期よりも短い時間間隔を検出する。具体的には、エンコーダ４８は、対応する時間計測回路４０がリセットされた後に、対応するＡＰＤ２０から出力されたパルス信号が上記時間計測回路４０に入力されてから、グローバルクロック信号が上記時間計測回路４０に入力されるまでに動作した遅延素子の数をカウントする。図８に示されている例では、エンコーダ４８は、動作した遅延素子４６の数を４とする。
エンコーダ４８は、動作した遅延素子４６の数をメモリ４３に格納する。エンコーダ４８は、動作した遅延素子４６の数をバイナリで表す。すなわち、エンコーダ４８は、ディレイライン４７の動作が開始されてから停止されるまでの時間間隔をバイナリで表現し、ユーザーはそのバイナリ値と遅延素子４６の遅延量を掛けることで、計測時間を知ることができる。エンコーダ４８は、バイナリデータをメモリ４３に格納する。
コースカウンタ部４５は、ディレイライン４７の動作が停止すると動作を開始する。コースカウンタ部４５は、動作を開始すると、ストップ信号が制御回路４２に入力されるまで、グローバルクロック信号の立ち上がりをカウントする。具体的には、コースカウンタ部４５は、グローバルクロック信号の立ち上がりに応じて変化する信号Coarse Countを生成し、グローバルクロック信号のカウントを行う。
コースカウンタ部４５は、制御回路４２の制御によって、動作を停止する。換言すれば、制御回路４２は、回路基板５０の外部からストップ信号Stopが入力されると（図８中タイミングｔ４）、コースカウンタ部４５へのグローバルクロック信号の入力を停止する。すなわち、本実施形態では、コースカウンタ部４５は、ディレイライン４７の動作が停止したことに応じて動作を開始し、ストップ信号が制御回路４２に入力されたことに応じて動作を停止する。ストップ信号はグローバルクロック信号と同期しているため、コースカウンタ部４５は、グローバル信号に同期して動作を停止する。
図８に示されている例では、コースカウンタ部４５は、グローバルクロック信号の立ち上がりの数を５とする。コースカウンタ部４５は、カウントした数をメモリ４３に格納する。換言すれば、コースカウンタ部４５は、ディレイライン４７の動作が停止してから、ストップ信号が入力されるまでにカウントしたグローバルクロック信号の数をメモリ４３に格納する。コースカウンタ部４５でカウントされた数に、グローバルクロック信号の周期を掛けることで、ファイン部４４のディレイライン４７が停止してからストップ信号が入力されるまでの時間を演算できる。
以上のように、時間計測回路４０は、ファイン部４４において、ＡＰＤ２０からのパルス信号が入力されてからグローバルクロック信号の立ち上がりが入力されるまでの遅延量、すなわち時間間隔、をメモリ４３に格納している。時間計測回路４０は、コースカウンタ部４５において、ファイン部４４のディレイライン４７の動作が停止してからストップ信号が入力されるまでのグローバルクロック信号の立ち上がりの数をメモリ４３に格納している。すなわち、時間計測回路４０は、ファイン部４４におけるディレイラインの動作結果とコースカウンタ部４５の動作結果とから、対応するＡＰＤ２０からパルス信号が入力されてからストップ信号が入力されるまでの時間を計測している。したがって、時間計測回路４０は、ストップ信号に対してＡＰＤ２０からパルス信号が入力されたタイミングを示す時間情報を取得する。
次に、図９から図１１を参照して、光検出装置１の作用効果について説明する。図９は、グローバルクロック信号が供給される時間計測回路を示している。図１０及び図１１は、各時間計測回路に供給されるグローバルクロック信号の波形の比較を示している。
クロックドライバ３５は、実装領域αに２次元配列された複数の時間計測回路４０の行ごとにグローバルクロック信号を供給する。図９は、１００μｍのピッチで同じ行に配列されたＮ個の時間計測回路４０１〜４０Ｎとクロックドライバ３５との電気的な接続関係を示している。「Ｎ」は、任意の整数である。図９に示されているように、同じ行に配列された時間計測回路４０１〜４０Ｎは、クロックドライバ３５に接続された１つのラインによって互いに並列に接続されている。時間計測回路４０１は、Ｎ個の時間計測回路４０１〜４０Ｎの中で、クロックドライバ３５との配線距離が最も小さい。時間計測回路４０Ｎは、Ｎ個の時間計測回路４０１〜４０Ｎの中で、クロックドライバ３５との配線距離が最も大きい。
図１０及び図１１は、クロックドライバ３５から出力されるグローバルクロック信号の周期が５ｎｓ（周波数２００ＭＨｚ）である場合に、時間計測回路４０１と時間計測回路４０Ｎとに供給されるグローバルクロック信号の波形を示している。図１０で示したグラフにおいて、横軸の単位は位相（ｎｓ）であり、縦軸の単位は電圧（Ｖ）である。
図１０は、時間計測回路４０１と時間計測回路４０３２との比較を示している。図１１は、時間計測回路４０１と時間計測回路４０１２８との比較を示している。換言すれば、図１０は、同じ行に配列された時間計測回路４０のうち、クロックドライバ３５に最も近い時間計測回路４０に供給されるグローバルクロック信号の波形と、クロックドライバ３５から３２番目の時間計測回路４０に供給されるグローバルクロック信号の波形との比較を示している。図１１は、同じ行に配列された時間計測回路４０のうち、クロックドライバ３５に最も近い時間計測回路４０に供給されるグローバルクロック信号の波形と、クロックドライバ３５から１２８番目の時間計測回路４０に供給されるグローバルクロック信号の波形との比較を示している。
図１０及び図１１に示されているように、時間計測回路４０１と時間計測回路４０３２とにおいて供給されるグローバルクロック信号の波形の違いよりも、時間計測回路４０１と時間計測回路４０１２８とにおいて供給されるグローバルクロック信号の波形の違いの方が大きい。このように、クロックドライバ３５から時間計測回路４０までの距離が離れるほど、時間計測回路４０に供給されるグローバルクロック信号の波形の崩れが顕著に表れる。
グローバルクロック信号の周波数が２００ＭＨｚの場合、立ち上がりから立ち下がりまでの周期が２．５ｎｓである。時間計測回路４０１２８では、電圧が下限値から上限値に達するまでの時間、すなわち立ち上がり時間、及びに上限値から下限値に達するまでの時間、すなわち立ち下がり時間、が約２．５ｎｓである。したがって、グローバルクロック信号の周波数が２００Ｈｚよりも高く設定されると、立ち上がり時間及び立ち下がり時間よりも周期が短いために、グローバルクロック信号の立ち上がりが適切に時間計測回路４０又は制御回路４２で適切に認識されないおそれがある。すなわち、時間計測回路４０１２８では、波形の崩れの影響によって、ＡＰＤ２０からパルス信号が時間計測回路４０に入力された後にディレイライン４７が動作を停止してコースカウンタ部４５が動作を開始するタイミングが適切に検出されないおそれがある。換言すれば、１００μｍのピッチで時間計測回路４０が配列された場合、クロックドライバ３５から１２８番目以降の時間計測回路４０を有する画素では、ＡＰＤ２０におけるパルス信号の到達時刻が適切に記録されないおそれがある。
光検出装置１では、各時間計測回路４０が、ディレイライン４７の動作結果から、対応するＡＰＤ２０からパルス信号が該時間計測回路４０に入力されたタイミングを示す時間情報を取得する。ファイン部４４は、ディレイライン４７の動作によってグローバルクロック信号の周期よりも短い時間間隔を検出する。
このように、ディレイライン４７の動作によってグローバルクロック信号の周期よりも短い時間間隔が検出されるため、グローバルクロック信号の周期が長くとも、上記パルス信号の発生を検出する時間分解能が確保され得る。グローバルクロック信号の周期が長ければ、時間計測回路４０に供給されるグローバルクロック信号の立ち上がりと立ち下がり間隔が広い。このため、クロックドライバ３５から時間計測回路４０までの配線長が長く、それによって、該時間計測回路４０に供給される上記パルス信号の立ち上がり時間および立ち下がり時間が長くても、グローバルクロック信号の立ち上がり及び立ち下がりが時間計測回路４０で認識されやすい。すなわち、計測時間の精度の向上と光検出面の大型化とを両立することで、光検出精度が向上し得る。
たとえば、図１１に示した例では、グローバルクロック信号の周波数が２００ＭＨｚに抑えられれば、１００μｍのピッチで時間計測回路４０が配置されている場合にクロックドライバ３５から１２８番目までの時間計測回路４０は、波形の崩れによる影響を受け難い。したがって、当該光検出装置は、検出面の面積が大きくとも、時間分解能を確保しつつ、各ＡＰＤ２０においてパルス信号の発生を適切に検出し得る。クロックドライバ３５が回路基板５０に設けられていれば、クロックドライバ３５から時間計測回路４０までの配線長が削減され得る。
グローバルクロック信号の周波数が低減されれば、電力消費が抑えられると共に、当該クロックドライバ３５から発生する熱量も低減され得る。クロックドライバ３５はＡＰＤアレイ基板１０とは別の回路基板５０に設けられていれるため、クロックドライバ３５がＡＰＤ２０と同一の基板に形成される場合よりも、クロックドライバ３５と各ＡＰＤ２０との間の距離が離れている。クロックドライバ３５が回路基板５０に設けられていれるため、クロックドライバ３５を形成される密度が緩和されている。したがって、クロックドライバ３５で発生する熱が、ＡＰＤ２０に伝わり難い。このため、計測時間の誤検出が抑制され得る。
各時間計測回路４０は、グローバルクロック信号をカウントするコースカウンタ部４５を有する。各時間計測回路４０は、コースカウンタ部４５の動作結果とディレイライン４７の動作結果とから、対応するＡＰＤ２０からパルス信号が入力されたタイミングを示す時間情報を取得する。このため、ディレイラインのみで計測できる時間よりも長い時間の計測が実現される。
コースカウンタ部４５は、ディレイライン４７の動作が停止したことに応じて動作を開始し、クロックドライバ３５からのグローバルクロック信号に同期して動作を停止する。この場合、対応するＡＰＤ２０からパルス信号が入力されなければ、ディレイライン４７が動作せずコースカウンタ部４５も動作しないため、電力の消費が低減され得る。
ＡＰＤアレイ基板１０の厚さ方向から見て、複数の時間計測回路４０は、複数のＡＰＤ２０が２次元配列されている光検出領域βと重なる実装領域αに２次元配列され、クロックドライバ３５は、光検出領域βと重ならない非実装領域γに配置されている。このため、クロックドライバ３５で発生した熱が各ＡＰＤ２０に与える影響が、更に低減され得る。
ＡＰＤ２０に接続されるクエンチング回路は、アクティブクエンチング回路４１であり、回路基板５０に形成されている。半導体基板１１が化合物半導体で構成されている場合は、半導体基板１１がシリコンから構成されている場合よりもダークカウント及びアフターパルスが多く発生するおそれがある。アクティブクエンチング回路４１が回路基板５０に形成されることで、クエンチングの時間が任意で実現されやすく、ダークカウント及びアフターパルスによるノイズが低減されやすい。
ＡＰＤアレイ基板１０と回路基板５０とは、バンプ電極７０によって接続されている。このため、ＡＰＤアレイ基板１０と回路基板５０とがダイレクトボンディング等によって接続された場合に比べて、クロックドライバ３５で発生した熱が各ＡＰＤ２０に与える影響が更に低減され得る。
回路基板５０は、シリコン基板５１を含んでもいる。この場合、上記時間計測回路４０及びクロックドライバ３５を有する構成の製造工程が簡易になり得る。
以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
本実施形態では、コースカウンタ部４５は、ファイン部４４のディレイライン４７の動作が停止してからストップ信号が入力されるまでのグローバルクロック信号の立ち上がりの数をカウントした。しかし、コースカウンタ部４５は、制御回路４２にリセット信号が入力されてからディレイライン４７の動作が停止するまでのグローバルクロック信号の立ち上がりの数をカウントしてもよい。換言すれば、コースカウンタ部４５は、図８中のタイミングｔ１からタイミングｔ３までのグローバルクロック信号の立ち上がりの数をカウントしてもよい。この場合、当該カウントに基づいてＡＰＤ２０からのパルス信号が入力されてからグローバルクロック信号の立ち上がりが入力されるまでの時間間隔が、コースカウンタ部４５の動作結果から減算される。これによって、リセット信号が入力されてからＡＰＤ２０からのパルス信号が入力されるまでの時間間隔を演算できる。すなわち、リセット信号が入力されてからＡＰＤ２０からのパルス信号が入力されるまでの時間間隔は、ファイン部４４での動作結果をコースカウンタ部４５の動作結果から減算することで演算され得る。この場合、各時間計測回路４０は、リセット信号に対してＡＰＤ２０からのパルス信号が入力されたタイミングを示す時間情報を取得している。
時間計測回路４０は、コースカウンタ部４５を有していなくてもよい。この場合、ファイン部４４は、ＡＰＤ２０からのパルス信号が入力されてからストップ信号が入力されるまでの時間間隔を検出する。すなわち、この場合も、各時間計測回路４０は、ストップ信号に対してＡＰＤ２０からのパルス信号が入力されたタイミングを示す時間情報を取得している。この場合、時間計測回路の構成を簡易にすることができる。
本実施形態では、時間計測回路４０は、各パルス信号の立ち上がりに基づいて動作したが、立ち下がりに基づいて動作してもよい。
１…光検出装置、１０…ＡＰＤアレイ基板、２０…ＡＰＤ、３５…クロックドライバ、４０…時間計測回路、４４…ファイン部、４５…コースカウンタ部、５０…回路基板、７０…バンプ電極、α…実装領域、β…光検出領域、γ…非実装領域。

Claims (8)

  1. 光検出装置であって、
    クエンチング回路に接続されたガイガーモードで動作する複数のアバランシェフォトダイオードが２次元配列されている、化合物半導体からなるアバランシェフォトダイオードアレイ基板と、
    前記アバランシェフォトダイオードアレイ基板が実装されている回路基板と、を備え、
    前記回路基板は、前記複数のアバランシェフォトダイオードに対応して該回路基板に２次元配列されている複数の時間計測回路と、前記複数の時間計測回路にクロック信号を供給するクロックドライバと、を有し、
    各前記時間計測回路は、直列に接続した複数の遅延素子からなるディレイラインを含むディレイライン部を有し、前記ディレイラインの動作結果から、対応する前記アバランシェフォトダイオードからパルス信号が該時間計測回路に入力されたタイミングを示す時間情報を取得し、
    前記ディレイライン部は、
    前記対応するアバランシェフォトダイオードから出力された前記パルス信号が該時間計測回路に入力されたことに応じて前記ディレイラインの動作を開始し、前記クロックドライバからの前記クロック信号が該時間計測回路に入力されたことに応じて前記ディレイラインの動作を停止し、
    前記ディレイラインの動作によって前記クロック信号の周期よりも短い時間間隔を検出する。
  2. 請求項１に記載の光検出装置であって、
    各前記時間計測回路は、
    前記クロック信号をカウントするカウンタを更に有し、
    前記カウンタの動作結果と前記ディレイラインの動作結果とから、前記対応するアバランシェフォトダイオードからパルス信号が入力されたタイミングを示す時間情報を取得する。
  3. 請求項２に記載の光検出装置であって、
    前記カウンタは、前記ディレイラインの動作が停止したことに応じて動作を開始し、前記クロックドライバからの前記クロック信号に同期して動作を停止する。
  4. 請求項３に記載の光検出装置であって、
    前記回路基板は、前記時間計測回路ごとに、メモリと、該時間計測回路を制御する制御回路とを有し、
    前記制御回路は、当該制御回路にリセット信号が入力されたことに応じて対応する前記時間計測回路をリセットすると共に、当該制御回路にストップ信号が入力されたことに応じて前記カウンタへの前記クロック信号の入力を停止し、
    前記リセット信号及び前記ストップ信号は、前記クロック信号に同期しており、
    前記ディレイライン部は、前記対応する時間計測回路に前記リセット信号が入力された後に前記対応するアバランシェフォトダイオードから出力された前記パルス信号が該時間計測回路に入力されてから、前記クロックドライバからの前記クロック信号が該時間計測回路に入力されるまでに動作した前記遅延素子の数を前記メモリに格納し、
    前記カウンタは、前記ディレイラインの動作が停止してから、前記ストップ信号が入力されるまでにカウントした前記クロック信号の数を前記メモリに格納する。
  5. 請求項１〜４のいずれか一項に記載の光検出装置であって、
    前記アバランシェフォトダイオードアレイ基板の厚さ方向から見て、
    前記複数の時間計測回路は、前記複数のアバランシェフォトダイオードが２次元配列されている光検出領域と重なる領域に２次元配列され、
    前記クロックドライバは、前記光検出領域と重ならない領域に配置されている。
  6. 請求項１〜５のいずれか一項に記載の光検出装置であって、
    前記クエンチング回路は、アクティブクエンチング回路であり、前記回路基板に形成されている。
  7. 請求項１〜６のいずれか一項に記載の光検出装置であって、
    前記アバランシェフォトダイオードアレイ基板と前記回路基板とは、バンプ電極によって接続されている。
  8. 請求項１〜７のいずれか一項に記載の光検出装置であって、
    前記回路基板は、シリコン基板を含む。
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