JP2024062980A - 非アバランシェ光検出器を有する高感度深度センサ - Google Patents

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Abstract

【課題】非アバランシェ光検出器を有する高感度深度センサを提供する。
【解決手段】検知デバイス（１００）は、光を放射するための光源（１０１）と、放射された光の反射を検出するための光センサ（１０５）と、光センサ内の反射光検出に応答する距離決定回路と、を含む。光センサは、１個の電子を超える光電荷記憶容量を有する光検出器（１１５）と、１００ナノ秒未満のレイテンシを有する光検出器内の光検出に応答して出力信号を生成する出力回路（１１７）とを含む。距離決定回路（１１９）は、光検出器内の光子検出に応答した出力信号の遷移に基づいて、経過時間を測定し、経過時間に基づいて、検知デバイスと、放射された光の反射をもたらした表面との間の距離を決定する。
【選択図】図１

Description

（関連出願の相互参照）
本出願は、２０１８年７月１６日に出願された米国仮出願第６２／６９８，８０５号の優先権を主張し、参照により組み込む。本出願はまた、米国出願第１５／３０１，２６７号（３５ＵＳＣ３７１（ｃ）は２０１６年９月３０日付け、現在は米国特許第１０，３１９，７７６号）、第１５／５５５，９１１号（３５ＵＳＣ３７１（ｃ）は２０１７年９月５日付け、現在は米国特許第１０．２８３，５３９号）、および第６２／６７６，２６６号（２０１８年５月２４日出願）、ならびに国際出願第ＰＣＴ／ＵＳ１７／２２６０７号（国際出願日は２０１８年９月１５日）および第ＰＣＴ／ＵＳ１９／３４０３６号（国際出願日は２０１９年５月２４日）を、参照により組み込む。
（序説）
３次元撮像装置または深度センサは、一般に、センサによる検出のために（センサの近くの光源から放射される）光パルスが物体の表面で反射して戻るのに必要な時間を測定するか、または連続光源を変調するために使用される搬送波の反射におけるエンベロープ減衰を測定するか（減衰は、変調された搬送波の位相シフトを示す）のいずれかによって、物体の深度、またはセンサと物体との間の距離を決定する。パルスベースおよび位相ベースの両方の検知システムで、光センサは、反射光を検知し、用途の精度要件を満たすのに十分な分解能でその大きさおよび／または到着時間を記録できる必要がある。例えば、５ｍｍの精度で距離／深度を測定することを目的としたパルスベースのシステムの光センサは、反射の弱いパルスを検出するのに十分な低光感度で、光パルスの往復飛行時間を、約３３ピコ秒（ｐｓ）以内にまで分解する必要がある。
従来の３Ｄ撮像装置および深度センサは、典型的には、単一光子アバランシェダイオード（ＳＰＡＤ）およびシリコン光子マルチプライヤ（ＳｉＰＭ）などの電子アバランシェゲインを有するソリッドステート光センサ（光検出器）を採用している。高速でかつ単一光子に高感度を示すが、アバランシェゲイン光検出器には、高暗電流（すなわち、ノイズが多い）、単一電子ウェル容量、低い量子効率（ＱＥ）、低空間分解能、低製造歩留まりなどを含むいくつかの欠点がある。他のより堅牢な（すなわち、より深いフォトウェルならびに／またはより高いＱＥ、空間分解能、および製造歩留まりを有する）光検出器は、非実用的に長い読み出しレイテンシのために、概して避けられてきた。例えば、（例えば、従来の４トランジスタ撮像ピクセルにおけるような）浮動拡散ノードへの光電荷転送によって読み出されるｐｉｎフォトダイオード（ＰＰＤ）を有するセンサでは、電荷転送時間だけで、典型的に、（数百メートルの距離測定分解能に相当する）約数百ナノ秒であり、したがって、多くの深度検知用途では非実用的なレイテンシである。
本明細書の開示は、３次元撮像装置または深度センサに配備され得るソリッドステート光センサに関する。
本明細書に記載のさまざまな実施形態は、添付の図面の図において、限定としてではなく、例として示され、図中、同様の参照番号は、同様の要素を指す。
光源および低レイテンシマルチフォトウェル光センサを有する深度センサ（または３Ｄセンサ）の一実施形態を示す。 図１に示された低レイテンシマルチフォトウェル光検出器の一実施形態を示す。 図２の低レイテンシマルチウェル光検出器内の例示的な検出サイクルを示す。 図２の低レイテンシマルチウェル光検出器内の検出サイクルごとまたは数回の検出サイクルごとに実行され得るフォトダイオードリセットシーケンスを示す。 マルチウェルフォトダイオードおよび出力トランジスタを兼ねるＪＦＥＴベースのデバイスを有する低レイテンシマルチフォトウェル光検出器の一実施形態を示す。 図５のＪＦＥＴベースの光検出器内の例示的な動作シーケンスを示す。 図５の検出器におけるように、フォトダイオード上に垂直に積み重ねられたｐ型ＪＦＥＴトランジスタの例示的な上面図および断面図を示す。 代替のＪＦＥＴベースの光検出器回路を示す。 代替のＪＦＥＴベースの光検出器回路を示す。 それぞれの光子検出カウントでそれぞれのレジスタ内のカウント－ラッチ動作をトリガするために逓減ゲインを有する並列増幅経路を有するアナログフロントエンド／時間－デジタル変換器（ＡＦＥ／ＴＤＣ）の一実施形態を示す。 単一増幅器段が、増幅された光検出器出力信号を、それぞれの漸次高まるラッチ閾値を有するレジスタのラッチ入力に出力する、代替のＡＦＥ／ＴＤＣの実施形態を示す。
マルチキャリアフォトウェル深度およびサブナノ秒の読み出しレイテンシ（または数ナノ秒以下のレイテンシ）を有する光センサが、本明細書のさまざまな実施形態において、迅速でかつ／または確固たる信号デジタル化を提供するアナログフロントエンド（ＡＦＥ）および時間－デジタル変換器（ＴＤＣ）の対応する実施形態とともに開示される。深度センサまたは３Ｄセンサ内に配備されると、低レイテンシ読み出しおよび改善されたＡＦＥ／ＴＤＣと併用された多光子感度（すなわち、多電子または多正孔ウェルの深度）により、従来のアバランシェゲインセンサと比較して、劇的に改善された深度検知（より高い感度、より細かい分解能）が可能となる。
図１は、光源１０１と、低レイテンシのマルチフォトウェル光センサ１０５、すなわち（単一光キャリアアバランシェゲインセンサと対照的に）複数の光キャリアを記憶し得るフォトウェルを有する光センサとを有し、入射光子衝突が発生するとすぐに、または読み出しパルスから数ナノ秒（または１ナノ秒未満）以内のいずれかで、光キャリアの蓄積（したがって入射光子衝突）を示すセンサ出力を生成する、深度センサ（または３Ｄセンサ）１００の一実施形態を示す。詳細図１１０を参照すると、例えば、光センサ１０５は、インバウンド（反射）光を、低レイテンシ読み出し（ＬＬＲ）マルチウェル光検出器１１５に集束させるための任意選択的受光光学素子を含み、光検出器１１５は、次いで、検出信号をアナログフロントエンド（ＡＦＥ）１１７を介して時間－デジタル変換器（ＴＤＣ）１１９へ出力する。ＴＤＣ出力は、測定データを確定して出力する深度センサ１００内のバックエンド処理ロジック（特に図示されていない）に供給される。
図２は、この場合は、ゲート付きチャネル（すなわち、転送ゲート１２５によって開閉される）によって相互接続されたｐｉｎフォトダイオード（ＰＰＤ）１２１およびｐｉｎ浮動拡散ノード（ＰＦＤ）１２３を有する、図１の低レイテンシマルチフォトウェル光検出器の一実施形態を示す。読み出しコントローラ１４０が、転送ゲート１２５における転送ゲート（ＴＧ）パルスをアサートして、ＰＰＤとＰＦＤとの間に電荷転送チャネルを形成し、したがって、フォトダイオード内に蓄積された光電荷を、ソースフォロワトランジスタ１２７を介して読み出すために、ｐｉｎ浮動拡散ノードへ転送する。浮動拡散内のｐｉｎ領域は、浮動拡散ノードへのＴＧパルスフィードスルーを打ち消し、ｐｉｎされていない浮動拡散構造を悩ます比較的長い浮動拡散安定化時間（読み出し前の遅延）を回避し、したがって、ＴＧパルスアサーションと出力信号の安定化との間の時間を劇的に短縮させる。いくつかの実施形態において、例えば、（トランジスタ１２７のソース端子における）ＴＧパルスアサーションと出力信号安定化との間の遅延は、数百ナノ秒から、１００ナノ秒未満、より一般的には１０ナノ秒未満、または５ナノ秒以下（例えば、３、２、もしくは１ナノ秒、またはさらにはサブナノ秒間隔）に短縮され、それによって、光検出器の読み出しレイテンシを２桁以上短縮する。ｐｉｎフォトダイオードは、任意の実用的なサイズのフォトウェル（マルチ光キャリアストレージウェル、ＳＷ）を有するように設計し得、浮動拡散ノードも同様に、（ＰＰＤおよびＰＦＤの静電容量の比率に応じた）十分に高い変換ゲインと、低入力換算読み出しノイズとをもたらして、光子カウント感度を可能とするようにサイズ決定し得る。ソースフォロワトランジスタ１２７は、そのトランジスタの（ｐｉｎ浮動拡散ノード１２３が結合されている）ゲート端子とソース端子との間の電圧追従動作によって実装される、ソースフォロワ回路内のその構成にちなんで名付けられている。より具体的には、電流源１３１が、トランジスタ１２７を通る一定バイアス電流を確立して、トランジスタ１２７のソース端子における光検出器出力を、（トランジスタ１２７のゲートにおける）ｐｉｎ浮動拡散ノードの電位に追従させる、定常状態ゲート－ソース電圧をもたらし、すなわち、ＰＦＤ電位のいかなる変化も、ＳＦトランジスタのソースに現れ、したがって信号出力ＡＦＥに現れる。リセットトランジスタ１２９が、ＰＦＤおよびＰＰＤのリセットを可能にするために設けられ、読み出しコントローラがリセットパルス（ＲＳＴ）をアサートしたときにはＰＦＤノードを（この例では）ＶＤＤに戻し、読み出しコントローラがＲＳＴおよびＴＧ信号を同時に発生させたときにはＰＦＤおよびＰＰＤストレージノードの両方をＶＤＤに戻す。
引き続き図２を参照すると、ｎ＋浮動拡散内のｐ＋ｐｉｎ領域は、ＴＧ－ＦＤ容量結合によって引き起こされるＴＧパルスフィードスルーを軽減させように、必要に応じてサイズ決定され得る。（ｐｉｎフォトダイオードのｐｉｎ層およびストレージウェル（ＳＷ）構成要素を、ｐｉｎ浮動拡散ノードのｐｉｎ用領域および容量記憶（ＦＤ）領域とともに示す）物理的断面１５０を参照すると、（例えば、ドープポリシリコンによって実装された）転送ゲート１２５は、表面酸化物上に配設されて、ＰＰＤとＰＦＤとの間の基板１５３内の増強チャネルの形成を可能にする。
図３は、図２の低レイテンシマルチウェル光検出器内の例示的な検出サイクルを示す。検出サイクルの開始（１５０）において、読み出しコントローラはリセットパルスをアサートして、浮動拡散ノードを（この例ではＶＤＤに）リセットし、次いで、一連のＴＧパルスを出力して、ｐｉｎフォトダイオード内の電荷蓄積レベルを繰り返しサンプリングする。各ＴＧパルスは、フォトダイオードのストレージウェルからｐｉｎ浮動拡散ノードへの、収集された（生成された）光電荷の転送を可能し（すなわち、前のＴＧパルスアサーション以降にＰＰＤによって収集された電荷が、ＰＦＤへ転送され、それによってＰＦＤ電位を変化させる）、そのような電荷転送は、転送された光キャリアの数に応じた大きさ（ｄＶ１、ｄＶ２、ｄＶ３）を有する出力電圧ステップをもたらす。すべての電荷転送イベントの前（すなわち、すべてのＴＧパルスの前）に浮動拡散をリセットする（ＲＳＴパルスをアサートする）従来のＣＭＯＳイメージセンサとは対照的に、浮動拡散リセット動作は、光検出サイクルの開始時にのみ実行されて、出力電圧を比較的高い値（リセット値）に回復させることに留意されたい。
深度センサまたは３Ｄセンサ内で、ＡＦＥおよびＴＤＣは、各ＴＧパルスに続く光検出器の出力信号の大きさおよびタイミングを記録して、バックエンドロジック／コンピューティング回路が、飛行時間に依存する深度測定値を生成すること（例えば、出力信号が検出閾値を下回る時間を確定し、その時間を深度測定計算に適用すること）を可能にし得る。一般に、検出分解能は、ＴＧパルスサイクル時間（ｔｃｙｃ）によって制約されるが、測定値生成ロジックは、連続するパルスサイクルの電圧逓減イベント間を補間して、ｔｃｙｃ未満の分解能で測定を行い得る（例えば、検出サイクルの継続時間にわたって線形光子衝突プロファイルをモデル化し、その線形プロファイルの係数を使用して、所与のｔｃｙｃ間隔内の閾値交差を推定する）。
図４は、検出サイクルごとまたは数回の検出サイクルごとに実行され得る、フォトダイオードリセットシーケンス、つまり調整中である「ブラインド位相」中のＲＳＴおよびＴＧ信号の同時アサーションを示し、後者のアプローチは、異なるフォトウェル充填ポイントに沿って捕捉された測定値の平均化を可能にし（すなわち、潜在的に、電荷転送動作の非線形性を修正し）、複数の検出サイクルにわたるブラインド位相のオーバーヘッドを償却する。図示された例では、フォトダイオードリセット動作（実際には、熱生成されたキャリアおよび／または周囲光によって生成された電荷をクリアするために使用され得る電気シャッタ）の終了直後に、光パルスが放射され、ＴＧパルス列の出力が、その後間もなくまたは即座に（すなわち、最小深度測定値に応じて）開始される。
代替実施形態では、転送ゲート１２５およびｐｉｎ浮動拡散ノード１２３は、図２に示された低レイテンシ光検出器から省略され得、そうすると、ｐｉｎフォトダイオード１２１は、ソースフォロワトランジスタ１２７のゲートを連続的に駆動する。そのような構成は、電荷転送動作が不要であるので、光子検出に応答して比較的瞬時の出力をもたらし、したがって、感度要件が緩和されたタイムクリティカルなシステムに適用され得る。
図５は、この場合は、ダウンストリーム信号処理ロジックを駆動するためのマルチウェルフォトダイオード（ＰＤ）２０３およびソースフォロワトランジスタ２０５を兼ねるＪＦＥＴベースのデバイス２０１を有する、図１に示された低レイテンシマルチフォトウェル光検出器の代替実施形態を示す。断面図２２０に示されるように、空乏モードＪＦＥＴのソースおよびチャネルは、デュアル領域ｎドープストレージウェル（すなわち、ｎドープ領域２２１と、それほど高濃度でないｎドープ領域２２３とを有する）上に実装され、一方、トランジスタドレインは、デュアル領域ストレージウェルが形成されているｐ型基板上に実装されている。ｐ型基板とｎ型ストレージウェルとの間のｐｎ接合は、ＪＦＥＴの下方のフォトダイオードの設置（すなわち、スタック型ＪＦＥＴ／ＰＤ構造）を効果的に構成する。機能的な観点から、ＪＦＥＴのドレインは、基板に内部で接続され、ＶＳＳにバイアスをかけられ（接続は示されていない）、一方、ＪＦＥＴのソースは、（それ自体はＶＤＤとＪＦＥＴソース端子の間に結合されている）定電流源２１５に結合されている。光子衝突が、シリコン内に電子－正孔対をもたらすと、電子（光電荷）がストレージウェルによって収集され、ＪＦＥＴチャネルを取り囲むより高濃度のｎドープ領域（２２１）内に蓄積され、ストレージウェルの静電位を変調し、したがって、２３０に破線の空乏プロファイルによって示されるように、チャネル内の空乏領域の幅を変調し、チャネル抵抗を効果的に変化させる。チャネルを流れる電流は、電流源２１５によって一定に保たれているので、ＪＦＥＴのソースの電圧は、ストレージウェルの電位に追従し（すなわち、検出器が飽和範囲内でバイアスをかけられているとき）、したがって、吸収された光子の数に比例して変化する。
図５のＪＦＥＴベースの検出器は、ｐｉｎフォトダイオード検出方式に比べて、いくつかの利点を提供する。１つには、吸収された光子が検出器出力に瞬時の電圧変化をもたらすので、電荷転送動作が不要であり、より高い時間分解能、したがってより高精度の深度測定が可能になる。また、ＪＦＥＴベースの検出器は、ソースフォロワからの寄生容量および電圧ノイズがさらに低減されるので、ＭＯＳＦＥＴベースの検出器（例えば、ｐｉｎフォトダイオードベースの検出器）よりも高い変換ゲインと低い入力換算読み出しノイズを示し、単一光子感度を可能にし得る。
図６は、図５のＪＦＥＴベースの光検出器内の例示的な動作シーケンスを示す。最初に、ブラインド位相中に、リセットゲート、つまり図５の要素２１１に正のバイアスをかける（すなわち、ＲＳＴをアサートしてスイッチオンにする）ことによって、電気シャッタが適用されて、フォトダイオードのストレージウェルをクリアする（ＶＤＤにリセットする）。ブラインド位相の終了時に、光パルスが放射されて、深度検知（および／または３Ｄ撮像）動作を開始させる。その後、各光子衝突が、ストレージウェル内の光電子捕捉をもたらし、したがって、２５１に示されるように、出力電圧の逓減をもたらす。出力電圧変化のタイミングおよび大きさは、後続の読み出し電子機器（ＡＦＥ／ＴＤＣ回路）によって記録され、バックエンド処理ロジック内での深度／距離／近接度測定値の生成を可能にする。
図７は、図５の検出器におけるように、フォトダイオード上に垂直に積み重ねられたｐ型ＪＦＥＴトランジスタの例示的な上面図および断面図を示す。図示された実施形態では、ＪＦＥＴベースの検出器は、１対の（ｐ＋）型高濃度ドープソース領域およびドレイン領域と、光電子の収集および記憶のためのｎ型ドープストレージウェル（ＳＷ）と、ソース領域とドレイン領域とを相互接続するｐ型ドープチャネルと、ソース領域をｐ型基板から分離させるための（例えば、シャロートレンチアイソレーション（ＳＴＩ）技術、注入ベースの分離などを使用して実装された）酸化物充填分離トレンチと、を含む。リセットトランジスタは、ストレージウェルのｎ型領域に物理的に結合されて、ストレージウェルにリセット動作を実行させ、リセットドレインは、トランジスタの閾値電圧（例えば、ＶＤＤ）よりも高い正の電圧に常にバイアスをかけられ、リセット動作は、リセットゲートに正のバイアスをかけることによってアサートすることができる。代替実施形態では、ＪＦＥＴベースの検出器は、ｎ型チャネルとともに実装されて、相対的なドーピング濃度を維持しながら、各領域のドーピング極性を反転させる。
図８および図９は、代替のＪＦＥＴベースの光検出器回路を示す。図８の実施形態では、ゲートレスリセットは、パンチスルーダイオード２８１、２８３を使用して達成される。パンチスルーダイオードは、フォトダイオードのｎ型ドーピングウェルとのｎｐｎ接合を形成する。それは、リセットドレインｎウェルを正のパルスにすることにより、フォトダイオードのリセット動作を実行する。従来のリセットトランジスタアプローチと比較して、リセットゲートと電圧出力ノード（例えば、フォトダイオードまたは浮動拡散）との間の寄生容量が少なくなり、そのため、変換ゲインが高くなり、入力換算読み出しノイズが低くなる。（ゲートレスリセットを用いて、または図５に示されたゲート付きリセット構成を用いて実装され得る）図９の実施形態では、ＪＦＥＴは、（図５に示された共通ドレインソースフォロワ構成の代わりに）共通ソース増幅器として機能するようにバイアスをかけられて、検出器のゲインを引き上げる。より具体的には、定電流源が、ドレインと（接地され得る）ＶＳＳとの間に結合されて、ＪＦＥＴドレイン電位にバイアスをかけ、一方、抵抗制御トランジスタ２９１（ＲＥＳ）が、ＪＦＥＴソースとＶＤＤとの間に結合されて、ＪＦＥＴソース端子にバイアスをかける。
上記したように、ＳＰＡＤおよびＳｉＰＭなどのアバランシェゲイン光検出器は、単一電子（光子）ウェル容量しか有さず、したがって、検出された各光子の後に飽和し、次の検出の前にリセットする必要がある。限られた容量は、検出器の機能を制限する。例えば、上記のｐｉｎフォトダイオードおよびＪＦＥＴベースの光検出器の場合のように、フルウェル容量（ＦＷＣ）が１個の電子よりも大きい場合、光強度情報を検出サイクル中に取得して、より多くの情報的／記述的測定、例えば、検知された物体の反射率係数およびテクスチャを検出するために使用することができる。より具体的には、本明細書に記載のｐｉｎフォトダイオードおよびＪＦＥＴベースの光検出器は、単一光電子をはるかに超えるウェル容量、例えば、２、３、５、１０、１００、１０００、もしくはそれ以上の光電子ウェル深度またはそれ以上のもの（またはこれらの限度間の任意のウェル深度）で実装され、したがって、（例えば、図３および図６に示すように）所与の光検出サイクル全体／内で漸次変化する出力信号をもたらし得る。いくつかの実施形態において、（２つ以上の光電子が捕捉されるイベントまたはサブ間隔を含む）光検出器飽和の前に発生する連続光子受信イベントに対応する検出サイクル内到着時間および強度情報を捕捉することができるＡＦＥおよびＴＤＣを、そのようなマルチウェル低レイテンシ光検出器と結合させて、そのようなサイクル内情報の高速読み出しを可能にする。
いくつかのセンサシステムの実施形態において、高帯域幅で低ノイズのゲイン段が、低レイテンシ光検出器出力信号を増幅し、高速デジタル化のための信号を準備するアナログフロントエンド（ＡＦＥ）内に実装されて、マルチキャリアフォトウェルによって利用可能になる追加の検知データを活用する高感度／高分解能深度測定を可能にする。一般に、必要なＡＦＥゲインは、用途に固有であり、検出器の変換ゲインとフォトウェルの深度とに依存する。比較的低い時間分解能と高感度とを必要とする用途（すなわち、長距離／高空間分解能の深度測定）では、例えば、非常に低い読み出しノイズを有する低レイテンシＣＭＯＳ光検出器（例えば、上記のように浮動拡散内にｐｉｎ領域を有するＣＭＯＳ光検出器）およびポンプゲートジョット（すなわち、米国出願第１５／３０１，２６７号に記載されているような）を使用することができる。電荷転送増幅器（ＣＴＡ）を使用して、これらの光検出器（ピクセル）を読み出すことができる。スタック構造を使用して、ピクセル内増幅器の帯域幅を増大させることもできる。例えば、クラスタ並列アーキテクチャは、国際出願ＰＣＴ／ＵＳ１７／２２６０７で説明されているように実装することができる。いずれの場合も、アナログフロントエンドによる増幅後、光検出器の出力信号は、（必要に応じて）１つ以上のインバータによってバッファリングされ、ＴＤＣ（例えば、所定のまたはプログラムされた閾値を超えるＡＦＥ出力を検出したときにカウンタ出力をラッチするためのカウンタおよび回路）に適用することができる。
図１０は、それぞれの光子検出カウントで、それぞれのレジスタ内のラッチ動作をトリガするための、すなわち、グローバルカウンタ３１０の出力、したがって発生した時間の測定値をラッチする、逓減ゲインを有する並列増幅経路を有するＡＦＥ／ＴＤＣの一実施形態を示す。例えば、１ｍＶ／ｅ変換ゲインを有する光検出器と、３００ｍＶのトリガ閾値を有するレジスタ３１１、３１３、３１５（すなわち、３００ｍＶ以上のラッチ信号は、レジスタ内のラッチ動作をトリガし、それによって、トリガされた時点でのグローバルカウントを記録する）との間に結合されているとき、増幅器３２１、３２３、３２５のゲインは、それぞれ３００倍（１ボルト当たり３００ボルトまたは３００Ｖ／Ｖ）、１５０倍、および１００倍に設定される。この動作により、単一光子検出（フォトダイオードストレージウェル内の単一光電子の収集）は、増幅器段３２１を介して、ラッチ入力３１１にラッチトリガ信号（３００ｍＶ）を生成して、検出イベントの時間を捕捉する（すなわち、第１の光子検出に応答してグローバルカウンタの出力をラッチする）。増幅器段３２３および３２５内のより低いゲインレベルは、レジスタ３１３および３１５のラッチ入力に、閾値以下の出力信号（１５０ｍＶおよび１００ｍＶ）をもたらし、そのため、それらのレジスタは準備されたままであり、後続のグローバルカウント値をラッチするために利用可能である。したがって、第２の光子が検出されると、光検出器の出力信号は、１ｍＶから２ｍＶに倍増し、したがって増幅器段３２３から３００ｍＶの出力をもたらし、レジスタ３１３内でカウント－ラッチ動作をトリガして第２の光子検出イベントの時間（グローバルカウント）を捕捉する。第３の光子が検出されると、光検出器は、もう１ｍＶだけ増分して（３ｍＶにし）、増幅器段３２５から３００ｍＶの出力をもたらし、したがって、レジスタ３１５内でグローバルカウント（および第３の光子の検出の時間）をラッチする。代替実施形態では、追加のＡＦＥゲイン段およびＴＤＣレジスタを設けて、光検出器のウェル深度（飽和レベル）までの後続の光子検出イベントに関してＴＤＣ出力を生成し得る（グローバルカウント値捕捉）。また、光検出器のアレイ（アレイ内のピクセル）を有する光センサは、図１０に示されたＡＦＥ／ＴＤＣユニットの対応するアレイを含み得る（アレイ全体の経過時間カウントをもたらすために、単一のグローバルカウンタを設けてもよい）。
図１１は、単一の増幅器段が、増幅された光検出器出力信号を、それぞれの漸次高まるラッチ閾値を有するレジスタのラッチ入力に出力する、代替のＡＦＥ／ＴＤＣの実施形態を示す。引き続き、例示的な１ｍＶ／ｅ変換ゲイン光検出器では、１００Ｖ／Ｖゲインを有する増幅器段３２５は、それぞれ５０ｍＶ、１５０ｍＶ、および２５０ｍＶのラッチトリガ閾値を有するレジスタ３４１、３４３、および３４５のラッチ入力を駆動する。この構成により、単一光子検出は、１００ｍＶ増幅器出力を生成し、したがってレジスタ３４１内のカウント－ラッチ動作をトリガする（すなわち、増幅器３２５からの１００ｍＶ出力は、レジスタ３４１の５０ｍＶラッチ閾値を超えるが、レジスタ３４３および３４５の１５０ｍＶおよび２５０ｍＶ閾値を超えない）。第２の光子の検出は、レジスタ３４３内でグローバルカウンタ３１１の出力をラッチし（すなわち、増幅器３２５は、レジスタ３４３の１５０ｍＶラッチ閾値を超える２００ｍＶ出力を生成し）、第３の光子の検出は、レジスタ３４５内でグローバルカウントをラッチする（すなわち、増幅器からの３００ｍＶ出力＞レジスタ３４５の２５０ｍＶラッチ閾値）。図１０の実施形態と同様に、代替実施形態では、漸次高まるラッチ閾値を有する追加のＴＤＣレジスタを設けて、光検出器のウェル深度（飽和レベル）までの後続の光子検出イベントに関してＴＤＣ出力を生成し得る（グローバルカウント値捕捉）。また、光検出器のアレイを有する光センサは、図１１に示されたＡＦＥ／ＴＤＣユニットの対応するアレイを含み得る（ただし、ＡＦＥ／ＴＤＣアレイ全体の経過時間カウントをもたらすために、単一のグローバルカウンタを設けてもよい）。
図１０および図１１に示されたＡＦＥ／ＴＤＣ回路、特に増幅器段（複数可）は、光検出器ＩＣの曲線因子を増加させ、かつ／または光検出器出力ライン（例えば、カラム出力ライン）の長さ（したがって寄生容量）を減少させて、ＡＦＥ／ＴＤＣ回路の帯域幅を増大させるために、スタックプロセスで実装されてもよい。そのようなスタックマルチウェル（非アバランシェ）深度検知センサでは、（ＡＦＥ／ＴＤＣを含む）読み出し回路の全体または任意の部分を、光検出器セル（複数可）と同じ集積回路チップ上に共配置し得る。あるいは、読み出し回路は、全体または一部を、光検出器セルを担持するセンサチップを有するスタック構成内に接合されたまたは別様に取り付けられたロジックチップ上に配設され得る（例えば、読み出し回路を包含する第１のウェハと、光検出器を包含する第２のウェハとのウェハ接合、続いて、光検出器チップの露出した外側表面が、裏側照明面を構成する２ダイスタックへの単体化）。
本明細書に開示されたさまざまな検出器、読み出し回路、および物理的構成は、それらの動作、レジスタ転送、ロジック構成要素、トランジスタ、レイアウトジオメトリ、および／または他の特性の観点から、コンピュータ支援設計ツールを使用して記述され、さまざまなコンピュータ可読媒体において具現化されるデータおよび／または命令として表現（または表示）され得る。そのような回路表現を実装し得るファイルおよび他のオブジェクトのフォーマットには、これらに限定されないが、Ｃ、Ｖｅｒｉｌｏｇ、およびＶＨＤＬなどの動作言語をサポートするフォーマット、ＲＴＥなどのレジスタレベルの記述言語をサポートするフォーマット、ならびにＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどのジオメトリ記述言語をサポートするフォーマット、ならびに任意の他の好適なフォーマットおよび言語が含まれる。そのようなフォーマット化データおよび／または命令が具現化され得るコンピュータ可読媒体には、これらに限定されないが、さまざまな形態のコンピュータ記憶媒体（例えば、そのように独立して分散されるか、オペレーティングシステム内に「現場で」記憶されるかに関わらず、光学、磁気、または半導体記憶媒体）が含まれる。
１つ以上のコンピュータ可読媒体を介してコンピュータシステム内で受信されると、上記の回路のそのようなデータおよび／または命令ベースの表現は、コンピュータシステム内の処理エンティティ（例えば、１つ以上のプロセッサ）によって、ネットリスト生成プログラム、配置および経路プログラムなどを含むがこれらに限定されない１つ以上の他のコンピュータプログラムの実行と連動して処理されて、そのような回路の物理的表現の表示または画像を生成することができる。その後、そのような表示または画像は、例えば、デバイス製造プロセスにおいて回路のさまざまな構成要素を形成するために使用される１つ以上のマスクの生成を可能にすることによって、デバイス製造において使用することができる。
前述の説明および添付の図面には、開示された実施形態の完全な理解を提供するために、特定の用語および図面記号が記載れている。場合によっては、用語および記号は、それらの実施形態を実施するのに必要でない詳細を示唆し得る。例えば、特定の閾値レベル、増幅レベル、変換ゲイン、構成要素数、相互接続トポロジー、センサ実装、構成要素などのいずれも、代替実施形態において上記のものとは異なることがあり得る。個々の信号線として描写または記述された信号経路は、代わりに、多導体信号バスによって実装され得、逆もまた同様であり、伝達された信号ごとに複数の導体を含み得る（例えば、差動または疑似差動信号送信）。「結合された」という用語は、本明細書では、直接接続、ならびに１つ以上の介在機能的構成要素または構造を通しての接続を表すために使用される。デバイス構成またはプログラミングは、例えば、限定されないが、ホスト命令（したがって、デバイスの動作態様を制御すること、および／もしくはデバイス構成を確立すること）に応答して、または１回限りのプログラミング動作（例えば、デバイス製造中に構成回路内でヒューズを飛ばすこと）を通して、集積回路デバイス内のレジスタもしくは他の記憶回路内に制御値をロードすること、ならびに／またはデバイスの１つ以上の選択されたピンもしくは他の接触構造を基準電圧線に接続して（ストラッピングとも称される）、特定のデバイス構成もしくはデバイスの動作態様（例えば、増幅率、ラッチ閾値など）を確立すること、を含むことができる。「例示的な」および「実施形態」という用語は、嗜好または要件ではなく、実施例を表すために使用される。また、「し得る」および「することができる」という用語は、任意選択的な（許容可能な）主題を示すために交換可能に使用される。どちらの用語も不在であることは、所与の特徴または技法が必要であることを意味すると解釈されるべきではない。
さまざまな修正および変更を、本開示のより広範な精神および範囲から逸脱することなく、本明細書に提示された実施形態に対して行うことできる。例えば、いずれかの実施形態の特徴または態様を、他のいずれかの実施形態と併用して、またはその対応する特徴または態様の代わりに、適用することができる。したがって、明細書および図面は、限定的な意味ではなく、例示的な意味で見られるべきである。

Claims (21)

  1. 検知デバイスであって、
    光を放射するための光源と、
    前記光源によって放射された前記光の反射を検出するための光センサであって、前記光センサは、１個の電子を超える光電荷記憶容量を有する光検出器と、前記光源によって放射された前記光の反射における前記光検出器内での光子検出に応答して、前記光子検出から１００ナノ秒以内に、電圧レベル間を遷移する出力信号を生成するための出力回路とを有する、光センサと、
    前記光子検出に応答した前記出力信号の遷移に基づいて経過時間を測定するための回路であって、前記経過時間に基づいて、前記検知デバイスと、前記光源によって放射された前記光の反射をもたらした表面との間の距離を決定するための回路と、を備える、検知デバイス。
  2. 前記経過時間を測定するための前記回路は、前記光源からの前記光の放射と、前記光子検出に応答した前記出力信号の遷移との間の経過時間を測定するための回路を備える、請求項１に記載の検知デバイス。
  3. 光を放射するための前記光源は、光パルスを放射する光源を備え、前記経過時間を測定するための前記回路は、前記光源からの前記光パルスの放射と、前記光子検出に応答した前記出力信号の遷移との間の経過時間を測定するための回路を備える、請求項２に記載の検知デバイス。
  4. 前記経過時間を測定するための前記回路は、クロック信号の遷移に応答して時間とともにカウント出力をインクリメントまたはデクリメントするカウンタと、前記出力信号の電圧レベル間の遷移に応答して前記カウンタの出力をラッチするためのラッチ回路とを備える、請求項２に記載の検知デバイス。
  5. 光子検出に応答して、前記光子検出から１００ナノ秒以内に、電圧レベル間を遷移する前記出力信号を生成するための前記出力回路は、前記光検出器のフォトダイオード内の光子検出から１０ナノ秒以内に、前記出力信号に、電圧レベル間を遷移させるための回路を備える、請求項１に記載の検知デバイス。
  6. 前記光検出器は、ｐｉｎフォトダイオードと、ｐｉｎ領域をその中に有する浮動拡散ノードと、前記ｐｉｎフォトダイオードと前記浮動拡散ノードとの間の導電性チャネルの形成を可能にするための転送ゲートと、を備える、請求項１に記載の検知デバイス。
  7. 前記出力回路は、浮動拡散ノードに結合されたゲート端子と、光子検出から１００ナノ秒以内に電圧レベル間を遷移する前記出力信号として、前記浮動拡散ノードの電位の変化に応答して遷移する電圧を生成するための信号出力端子とを有する、金属酸化物半導体（ＭＯＳ）トランジスタを備える、請求項６に記載の検知デバイス。
  8. 前記光検出器は、フォトウェルを有するフォトダイオードを備え、前記出力回路は、前記フォトダイオードの前記フォトウェルに隣接して配設されたチャネルを有する接合型電界効果トランジスタ（ＪＦＥＴ）を備える、請求項１に記載の検知デバイス。
  9. 前記ＪＦＥＴは、半導体基板の表面で電気的に露出され、かつ導電チャネルによって相互接続された、ドープされたソース領域およびドレイン領域を備え、前記フォトダイオードは、導電チャネルの下方の前記半導体基板の前記表面下に、より深く延在している、請求項８に記載の検知デバイス。
  10. 光電荷が前記フォトダイオードの前記フォトウェル内に蓄積されるにつれて、前記ＪＦＥＴの前記導電チャネルの導電率が変化する、請求項９に記載の検知デバイス。
  11. 前記ＪＦＥＴは、半導体基板の表面で電気的に露出され、かつ導電チャネルによって相互接続された、ドープされたソース領域およびドレイン領域を備え、前記光検出器は、前記ＪＦＥＴを前記半導体基板から電気的に分離するための酸化物トレンチをさらに備える、請求項８に記載の検知デバイス。
  12. 前記出力信号を生成するための前記出力回路は、前記光源によって放射された前記光の反射の光子検出から５ナノ秒以内に、電圧レベル間を遷移する出力信号を生成するための回路を備える、請求項１に記載の検知デバイス。
  13. 前記出力信号を生成するための前記出力回路は、前記光源によって放射された前記光の反射の光子検出の１ナノ秒以内に、電圧レベル間を遷移する出力信号を生成するための回路を備える、請求項１に記載の検知デバイス。
  14. 前記光センサ内に含まれる前記光検出器は、第１の光検出器を備え、前記光センサは、１個の電子を超えるそれぞれの記憶容量を各々が有する複数の他の光検出器を追加的に含み、前記第１の光検出器および複数の他の光検出器は、２次元アレイ内に配列されている、請求項１に記載の検知デバイス。
  15. 検知デバイス内での動作の方法であって、
    前記検知デバイスから光を放射することと、
    １個の電子を超える光電荷記憶容量を有する光検出器内で前記放射された光の反射を検出することと、
    前記光検出器内での前記放射された光の反射の検出に応答して、前記検出から１００ナノ秒以内に、電圧レベル間を遷移する出力信号を生成することと、
    光子検出に応答した前記出力信号の遷移に基づいて、経過時間を測定することと、
    前記経過時間に基づいて、前記検知デバイスと、光源によって放射された前記光の前記反射をもたらした表面との間の距離を決定することと、を含む方法。
  16. 前記経過時間を測定することは、前記光源からの前記光の放射と、前記光子検出に応答した前記出力信号の遷移との間の経過時間を測定することを含む、請求項１５に記載の方法。
  17. 前記検知デバイスから光を放射することは、前記検知デバイスから光パルスを放射することを含み、前記経過時間の測定値を生成することは、前記検知デバイスからの前記光パルスの放射と、前記放射された光パルスの反射における前記光検出器内での光子検出との間の経過時間の測定値を生成することを含む、請求項１６に記載の方法。
  18. 反射光の検出に応答して、前記検出から１００ナノ秒以内に、電圧レベル間を遷移する出力信号を生成することは、前記反射光の検出に応答して、前記検出から１０ナノ秒以内に、電圧レベル間を遷移する出力信号を生成することを含む、請求項１５に記載の方法。
  19. 前記光検出器内で前記放射された光の反射を検出することは、ｐｉｎフォトダイオード内に光電荷を蓄積することを含み、前記出力信号を生成することは、（ｉ）前記光電荷を、前記ｐｉｎフォトダイオードから、ｐｉｎ領域をその中に有する浮動拡散ノードへ転送することと、（ｉｉ）前記光電荷を前記ｐｉｎフォトダイオードから前記浮動拡散ノードへ転送した後に、前記浮動拡散ノードの電圧レベルに応じた前記出力信号を生成することと、を含む、請求項１５に記載の方法。
  20. 前記光検出器内で前記放射された光の反射を検出することは、接合型電界効果トランジスタ（ＪＦＥＴ）のチャネルに隣接して配設されたフォトダイオード内に光電荷を蓄積することを含み、前記出力信号を生成することは、前記チャネルに結合された前記ＪＦＥＴの端子に前記出力信号を生成することを含み、前記出力信号は、前記フォトダイオード内に蓄積された光電荷の量に応じた電圧レベルを有する、請求項１５に記載の方法。
  21. 検知デバイスであって、
    光を放射するための手段と、
    前記放射された光の反射を検出するための手段であって、１個の電子を超える光電荷記憶容量を有する、前記放射された光の反射を検出するための手段と、
    前記検出するための手段内の前記放射された光の反射の検出に応答して、前記検出から１００ナノ秒以内に、電圧レベル間を遷移する出力信号を生成するための手段と、
    光子検出に応答した前記出力信号の遷移に基づいて、経過時間を測定するための手段と、
    前記経過時間に基づいて、前記検知デバイスと、光源によって放射された前記光の前記反射をもたらした表面との間の距離を決定するための手段と、を備える検知デバイス。
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