JPWO2019098298A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2019098298A1
JPWO2019098298A1 JP2019554292A JP2019554292A JPWO2019098298A1 JP WO2019098298 A1 JPWO2019098298 A1 JP WO2019098298A1 JP 2019554292 A JP2019554292 A JP 2019554292A JP 2019554292 A JP2019554292 A JP 2019554292A JP WO2019098298 A1 JPWO2019098298 A1 JP WO2019098298A1
Authority
JP
Japan
Prior art keywords
type
semiconductor
metal
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019554292A
Other languages
English (en)
Other versions
JP7228754B2 (ja
Inventor
時宜 松田
時宜 松田
雅裕 杉本
雅裕 杉本
四戸　孝
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flosfia Inc
Original Assignee
Flosfia Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flosfia Inc filed Critical Flosfia Inc
Publication of JPWO2019098298A1 publication Critical patent/JPWO2019098298A1/ja
Application granted granted Critical
Publication of JP7228754B2 publication Critical patent/JP7228754B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/4481—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by evaporation using carrier gas in contact with the source material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Noodles (AREA)
  • Bipolar Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

逆方向のリーク電流を低減することができ、さらに、例えば、ＳｉＣよりはるかに絶縁破壊電界強度が高い高電圧で低損失のｎ型半導体（例えば、酸化ガリウム等）等を用いた場合でも、半導体特性を損うことなく、優れた半導体特性を実現できる半導体装置を提供する。コランダム構造を有する結晶性酸化物半導体（例えば、α—Ｇａ２Ｏ３など）を主成分として含むｎ型半導体層と、該ｎ型半導体層上に直接または他の層を介してそれぞれ積層されている電界シールド層およびゲート電極とを少なくとも備える半導体装置であって、前記電界シールド層が、ｐ型酸化物半導体を含み、前記ゲート電極よりも深くｎ型半導体層に埋め込まれていることを特徴とする半導体装置。

Description

本発明は、ｐ型酸化物半導体を用いた半導体装置及びシステムに関する。
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。しかも、広いバンドギャップからＬＥＤやセンサー等の受発光装置としての応用も期待されている。当該酸化ガリウムは非特許文献１によると、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶することによりバンドギャップ制御することが可能であり、ＩｎＡｌＧａＯ系半導体として極めて魅力的な材料系統を構成している。ここでＩｎＡｌＧａＯ系半導体とはＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５〜２．５）を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。
そして、近年においては、酸化ガリウム系のｐ型半導体が検討されており、例えば、特許文献１には、β−Ｇａ２Ｏ３系結晶を、ＭｇＯ（ｐ型ドーパント源）を用いてＦＺ法により形成したりすると、ｐ型導電性を示す基板が得られることが記載されている。また、特許文献２には、ＭＢＥ法により形成したα−（ＡｌｘＧａ１−ｘ）２Ｏ３単結晶膜にｐ型ドーパントをイオン注入してｐ型半導体を形成することが記載されている。しかしながら、これらの方法では、ｐ型半導体の作製は実現困難であり（非特許文献２）、実際に、これらの方法でｐ型半導体の作製に成功したとの報告はなされていない。そのため、実現可能なｐ型酸化物半導体及びその製造方法が待ち望まれていた。
また、非特許文献３や非特許文献４に記載されているように、例えばＲｈ２Ｏ３やＺｎＲｈ２Ｏ４等をｐ型半導体に用いることも検討されているが、Ｒｈ２Ｏ３は、成膜時に特に原料濃度が薄くなってしまい、成膜に影響する問題があり、有機溶媒を用いても、Ｒｈ２Ｏ３単結晶が作製困難であった。また、ホール効果測定を実施してもｐ型とは判定されることがなく、測定自体もできていない問題もあり、また、測定値についても、例えばホール係数が測定限界（０．２ｃｍ３／Ｃ）以下しかなく、使いものには到底ならなかった。また、ＺｎＲｈ２Ｏ４は移動度が低く、バンドギャップも狭いため、ＬＥＤやパワーデバイスに用いることができない問題があり、これらは必ずしも満足のいくものではなかった。
ワイドバンドギャップ半導体として、Ｒｈ２Ｏ３やＺｎＲｈ２Ｏ４等以外にも、ｐ型の酸化物半導体が種々検討されている。特許文献３には、デラフォサイトやオキシカルコゲナイド等をｐ型半導体として用いることが記載されている。しかしながら、これらの半導体は、移動度が１ｃｍ２／Ｖ・ｓ程度かまたはそれ以下であり、電気特性が悪く、α−Ｇａ２Ｏ３等のｎ型の次世代酸化物半導体とのｐｎ接合がうまくできない問題もあった。
なお、従来より、Ｉｒ２Ｏ３は知られている。例えば、特許文献４には、イリジウム触媒としてＩｒ２Ｏ３を用いることが記載されている。また、特許文献５には、Ｉｒ２Ｏ３を誘電体に用いることが記載されている。また、特許文献６には、電極にＩｒ２Ｏ３を用いることが記載されている。しかしながら、Ｉｒ２Ｏ３をｐ型半導体に用いることは知られていなかったが、最近、本出願人らにより、ｐ型半導体として、Ｉｒ２Ｏ３を用いることが検討されており、ｐ型酸化物半導体の研究開発が進められている。
特開２００５−３４０３０８号公報 特開２０１３−５８６３７号公報 特開２０１６−２５２５６号公報 特開平９−２５２５５号公報 特開平８−２２７７９３号公報 特開平１１−２１６８７号公報
金子健太郎、「コランダム構造酸化ガリウム系混晶薄膜の成長と物性」、京都大学博士論文、平成２５年３月 竹本達哉、EE Times Japan"パワー半導体 酸化ガリウム"熱伝導率、P型……課題を克服して実用化へ、［online］、2014年2月27日、アイティメディア株式会社、［平成28年6月21日検索］、インターネット〈URL：http://eetimes.jp/ee/articles/1402/27/news028_2.html〉 F.P.KOFFYBERG et al., "optical bandgaps and electron affinities of semiconducting Rh2O3(I) and Rh2O3(III)", J. Phys. Chem. Solids Vol.53, No.10, pp.1285-1288, 1992 細野秀雄、"酸化物半導体の機能開拓"、物性研究・電子版 Vol.3、No.1、031211（2013年11月・2014年2月合併号）
本発明は、逆方向のリーク電流を低減することができ、さらに、例えば、ＳｉＣよりはるかに絶縁破壊電界強度が高い高電圧で低損失のｎ型半導体（例えば、酸化ガリウム等）等を用いた場合でも、半導体特性を損うことなく、優れた半導体特性を実現できる半導体装置を提供することを目的とする。
本発明者らは、上記目的を達成すべく鋭意検討した結果、結晶性のｐ型酸化物半導体膜の創製に成功し、このようなｐ型酸化物半導体膜が電界シールド層に用いることができることを見出し、また、電界シールド層をゲート電極よりも深くｎ型半導体層に埋め込むことにより、逆方向のリーク電流を低減することができ、さらに、例えば、ＳｉＣよりはるかに絶縁破壊電界強度が高い高電圧で低損失のｎ型半導体（例えば、酸化ガリウム等）の半導体特性を損うことなく、優れた半導体装置が得られることを知見し、このような構造を有する半導体装置が、上記した従来の問題を一挙に解決できるものであることを見出した。
また、本発明者らは、上記知見を得たのち、さらに検討を重ね、本発明を完成させた。すなわち、本発明は以下の発明に関する。
［１］ コランダム構造を有する結晶性酸化物半導体を主成分として含むｎ型半導体層と、該ｎ型半導体層上に直接または他の層を介してそれぞれ積層されている電界シールド層およびゲート電極とを少なくとも備える半導体装置であって、前記電界シールド層が、ｐ型酸化物半導体を含み、前記ゲート電極よりも深くｎ型半導体層に埋め込まれていることを特徴とする半導体装置。
［２］ ｐ型酸化物半導体が、周期律表のｄブロック金属または周期律表第１３族金属を含有する金属酸化物を含む前記［１］記載の半導体装置。
［３］ ｐ型酸化物半導体が、周期律表第９族金属または第１３族金属を含有する金属酸化物を含む前記［１］または［２］に記載の半導体装置。
［４］ 前記ｎ型半導体層は、第１３族金属を含む酸化物半導体を主成分とする前記［１］〜［３］のいずれかに記載の半導体装置。
［５］ 絶縁ゲート型半導体装置またはショットキーゲートを有する半導体装置である前記［１］〜［４］のいずれかに記載の半導体装置。
［６］ ショットキーバリア構造をさらに含む前記［１］〜［５］のいずれかに記載の半導体装置。
［７］ パワーデバイスである前記［１］〜［６］のいずれかに記載の半導体装置。
［８］ パワーモジュール、インバータまたはコンバータである前記［１］〜［７］のいずれかに記載の半導体装置。
［９］ 半導体装置を備える半導体システムであって、前記半導体装置が、前記［１］〜［８］のいずれかに記載の半導体装置である半導体システム。
本発明の半導体装置は、逆方向のリーク電流を低減することができ、さらに、例えば、ＳｉＣよりはるかに絶縁破壊電界強度が高い高電圧で低損失のｎ型半導体（例えば、酸化ガリウム等）等を用いた場合でも、半導体特性を損うことなく、優れた半導体特性を発揮できる。
参考例において用いられる成膜装置の概略構成図である。 比較参考例において用いられる成膜装置（ミストＣＶＤ装置）の概略構成図である。 参考例および比較参考例におけるＸＲＤ測定結果を示す図である。横軸が回析角（ｄｅｇ．）、縦軸が回析強度（ａｒｂ．ｕｎｉｔ）を示す。 参考例におけるＡＦＭ表面観察結果を示す図である。 比較参考例におけるＡＦＭ表面観察結果を示す図である。 断面ＳＥＭの観察結果を示す図であり、（ａ）は参考例の断面ＳＥＭの観察結果を示し、（ｂ）は比較参考例の断面ＳＥＭの観察結果を示す。 電源システムの好適な一例を模式的に示す図である。 システム装置の好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。 図１０の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な製造方法を説明する図である。 図１０の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な製造方法を説明する図である。 参考例におけるＩ−Ｖ測定の結果を示す図である。 参考例におけるＩ−Ｖ測定の結果を示す図である。
以下、本発明の好適な実施形態について説明する。
本発明の半導体装置は、コランダム構造を有する結晶性酸化物半導体を主成分として含むｎ型半導体層と、該ｎ型半導体層上に直接または他の層を介してそれぞれ積層されている電界シールド層およびゲート電極とを少なくとも備える半導体装置であって、前記電界シールド層が、ｐ型酸化物半導体を含み、前記ゲート電極よりも深くｎ型半導体層に埋め込まれていることを特長とする。
前記ゲート電極の材料は、ゲート電極として用いることができるものであれば、特に限定されず、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明においては、前記ゲート電極の材料が、金属であるのが好ましい。前記金属としては、好適には例えば、周期律表第４族〜第１１族から選ばれる少なくとも１種の金属などが挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられるが、中でもＴｉが好ましい。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）等から選ばれる１種または２種以上の金属などが挙げられるが、本発明においては、よりスイッチング特性等の半導体特性がより良好なものとなるのでＣｒが好ましい。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられるが、中でもＰｔが好ましい。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。
前記ゲート電極の形成手段としては、例えば公知の手段などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等の公知の手段が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。
本発明においては、ｐ型酸化物半導体を電界シールド層に用いる。また、本発明においては、前記ｐ型酸化物半導体が、単結晶であってもよいし、多結晶等であってもよい。前記ｐ型酸化物半導体は、通常、金属酸化物を含んでおり、前記金属酸化物は、周期律表のｄブロック金属または周期律表第１３族金属を含むのが好ましく、周期律表第９族金属または第１３族金属を含むのがより好ましい。本発明においては、前記ｐ型酸化物半導体が、イリジウムまたはガリウムを含有する金属酸化物の結晶又は混晶を含有するのが好ましい。「イリジウムまたはガリウムを含有する金属酸化物」は、イリジウム元素またはガリウム元素と酸素とを含むものをいうが、本発明においては、Ｉｒ２Ｏ３またはＧａ２Ｏ３であるのが好ましく、α−Ｉｒ２Ｏ３またはα−Ｇａ２Ｏ３であるのがより好ましい。なお、前記ｐ型酸化物半導体がイリジウムを含有する金属酸化物の混晶を含有する場合には、イリジウムと、周期律表の第２族金属、イリジウム以外の第９族金属又は第１３族金属とを含有する混晶であるのも好ましい。上記したような好ましいものによれば、バンドギャップが２．４ｅＶ以上のものが得られたりするので、より広いバンドギャップやより優れた電気特性をｐ型酸化物半導体において発揮することができる。本発明においては、前記ｐ型酸化物半導体のバンドギャップが、２．０ｅＶ以上であるのが好ましい。また、本発明においては、前記電界シールド層が、チャネル層の一部または全部を含んでいてもよい。
また、本発明においては、前記ｐ型酸化物半導体が、ガリウムを含有する金属酸化物の結晶又は混晶を含有するのも好ましい。この場合、前記ｐ型酸化物半導体は、通常、ｐ型ドーパントを含有する。前記ｐ型ドーパントとしては、特に限定されないが、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｈ、Ｌｉ、Ｎａ、Ｌ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等およびこれらの２種以上などの元素等が挙げられる。また、前記ｐ型ドーパントの濃度は、通常、約１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよいし。また、さらに、本発明においては、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。
なお、「周期律表」は、国際純正応用化学連合（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｕｎｉｏｎ ｏｆ Ｐｕｒｅ ａｎｄ Ａｐｐｌｉｅｄ Ｃｈｅｍｉｓｔｒｙ）（ＩＵＰＡＣ）にて定められた周期律表を意味する。「ｄブロック」は、３ｄ、４ｄ、５ｄ、および６ｄ軌道を満たす電子を有する元素をいう。 前記ｄブロック金属としては、例えば、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、カドミウム（Ｃｄ）、ルテチウム（Ｌｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、水銀（Ｈｇ）、ローレンシウム（Ｌｒ）、ラザホージウム（Ｒｆ）、ドブニウム（Ｄｂ）、シーボーギウム（Ｓｇ）、ボーリウム（Ｂｈ）、ハッシウム（Ｈｓ）、マイトネリウム（Ｍｔ）、ダームスタチウム（Ｄｓ）、レントゲニウム（Ｒｇ）、コペルニシウム（Ｃｎ）及びこれらの２種以上の金属などが挙げられる。
また、「第２族金属」は、周期律表の第２族金属であればそれでよく、第２族金属としては、例えば、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）又はこれらの２種以上の金属等が挙げられる。「第９族金属」は、周期律表の第９族金属であればそれでよく、このような第９族金属としては、例えば、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）又はこれらの２種以上の金属等が挙げられる。また、「第１３族金属」は、周期律表の第１３族金属であれば特に限定されず、第１３族金属としては、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）又はこれらの２種以上の金属等が挙げられるが、本発明においては、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）から選ばれる１種又は２種以上が好ましい。
前記ｐ型酸化物半導体は、結晶性を有するものであっても、非晶質であってもよいが、本発明においては、結晶性酸化物半導体であるのが好ましい。また、前記結晶性酸化物半導体は単結晶であっても、多結晶であってもよいが、単結晶であるのが好ましい。前記結晶性酸化物半導体の結晶構造としては、例えば、コランダム構造、βガリア構造、ε型の結晶構造等が挙げられるが、本発明においては、コランダム構造であるのが好ましい。
前記電界シールド層に含まれるｐ型酸化物半導体の好ましい形成方法としては、例えば金属酸化物ガスを原料として用いて、基板上で熱反応による結晶成長を行うことなどが挙げられ、より具体的には例えば、図１に示す成膜装置を用いて、前記金属酸化物ガスの固体状物（例えば粉末等）を昇華させ（昇華工程）、ついで基体上で結晶成長させる（結晶成長工程）ことなどが挙げられる。
以下、電界シールド層に含まれるｐ型酸化物半導体を成膜する例を挙げて、本発明をより詳細に説明する。
（昇華工程）
昇華工程は、前記金属酸化物ガスの固体状物（例えば粉末等）を昇華させ、ガス状とすることにより、金属酸化物ガスを得る。前記金属酸化物ガスとしては、ガス状のｐ型酸化物半導体膜に含まれる金属の金属酸化物などが挙げられるが、前記金属酸化物の価数などは、本発明の目的を阻害しない限り、特に限定されず、１価であってもよいし、２価であってもよい。３価であってもよいし、４価であってもよい。本発明においては、前記ｐ型酸化物半導体膜がイリジウムを含む金属酸化物を主成分として含む場合には、前記金属酸化物ガスとして、ＩｒＯ２ガスを用いるのが好ましい。昇華手段としては、加熱手段が挙げられる。加熱温度は特に限定されないが、好ましくは、６００℃〜１２００℃であり、より好ましくは８００℃〜１０００℃である。本発明においては、昇華により得られた金属酸化物ガスがキャリアガスで基体まで搬送されるのが好ましい。キャリアガスの種類としては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、窒素やアルゴン等の不活性ガス、または水素ガスやフォーミングガス等の還元ガスなどが挙げられるが、本発明においては、キャリアガスとして酸素を用いるのが好ましい。酸素が用いられているキャリアガスとしては、例えば空気、酸素ガス、オゾンガス等が挙げられるが、とりわけ酸素ガス及び／又はオゾンガスが好ましい。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、キャリアガス濃度を変化させた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。また、キャリアガスの流量は、特に限定されないが、０．０１〜２０Ｌ／分であるのが好ましく、０．１〜１０Ｌ／分であるのがより好ましい。
前記基体は、前記ｐ型酸化物半導体を支持できるものであれば特に限定されない。前記基体の材料も、本発明の目的を阻害しない限り特に限定されず、公知の基体であってよく、有機化合物であってもよいし、無機化合物であってもよい。前記基体の形状としては、どのような形状のものであってもよく、あらゆる形状に対して有効であり、例えば、平板や円板等の板状、繊維状、棒状、円柱状、角柱状、筒状、螺旋状、球状、リング状などが挙げられるが、本発明においては、基板が好ましい。基板の厚さは、本発明においては特に限定されない。
前記基板は、板状であって、前記ｐ型酸化物半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、導電性基板であってもよいが、前記基板が、絶縁体基板であるのが好ましく、また、表面に金属膜を有する基板であるのも好ましい。前記基板としては、好適には例えば、コランダム構造を有する基板などが挙げられる。基板材料は、本発明の目的を阻害しない限り、特に限定されず、公知のものであってよい。前記のコランダム構造を有する基板としては、例えば、コランダム構造を有する基板材料を主成分とする下地基板などが挙げられ、より具体的には例えば、サファイア基板（好ましくはｃ面サファイア基板）やα型酸化ガリウム基板などが挙げられる。ここで、「主成分」とは、前記特定の結晶構造を有する基板材料が、原子比で、基板材料の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。
（結晶成長工程）
結晶成長工程では、前記金属酸化物ガスを前記基体表面近傍で結晶成長させて、前記基体表面の一部または全部に成膜する。結晶成長温度は、昇華工程の加熱温度よりも低い温度であるのが好ましく、９００℃以下がより好ましく、５００℃〜９００℃が最も好ましい。また、結晶成長は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸化雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、酸化雰囲気下で行われるのが好ましく、大気圧下で行われるのも好ましく、酸化雰囲気下でかつ大気圧下で行われるのがより好ましい。なお、「酸化雰囲気」は、金属酸化物の結晶又は混晶が形成できる雰囲気であれば特に限定されない。例えば、酸素を含むキャリアガスを用いたり、酸化剤を用いたりして酸化雰囲気とすること等が挙げられる。また、膜厚は、成膜時間を調整することにより、設定することができ、本発明においては、膜厚が１ｎｍ〜１ｍｍであるのが好ましく、１ｎｍ〜１００μｍであるのが、半導体特性がより向上するのでより好ましく、１ｎｍ〜１０μｍであるのが最も好ましい。
本発明においては、前記基体上にそのまま成膜してもよいが、前記基体上に、前記ｐ型半導体層とは異なる半導体層（例えば、ｎ型半導体層、ｎ＋型半導体層、ｎ−型半導体層等）や絶縁体層（半絶縁体層も含む）、バッファ層等の他の層を積層したのち、前記基体上に他の層を介して成膜してもよい。半導体層や絶縁体層としては、例えば、前記第１３族金属を含む半導体層や絶縁体層等が挙げられる。バッファ層としては、例えば、コランダム構造を含む半導体層、絶縁体層または導電体層などが好適な例として挙げられる。前記のコランダム構造を含む半導体層としては、例えば、α―Ｆｅ２Ｏ３、α―Ｇａ２Ｏ３、α―Ａｌ２Ｏ３などが挙げられる。前記バッファ層の積層手段は特に限定されず、前記ｐ型酸化物半導体の形成手段と同様であってよい。
前記ｎ型半導体層は、コランダム構造を有する結晶性酸化物半導体を主成分として含むものであれば、特に限定されない。本発明においては、前記ｎ型半導体層が、周期律表第１３族金属（例えばＡｌ、Ｇａ、Ｉｎ、Ｔｌ等）を含有する結晶性酸化物半導体を主成分として含むのが好ましく、ガリウムを含有する金属酸化物の結晶または混晶を主成分として含むのがより好ましい。また、前記ｎ型半導体層の主成分である結晶性酸化物半導体は、単結晶であっても、多結晶であってもよいが、単結晶であるのが好ましい。本発明においては、前記ｐ型半導体層の成膜前又は成膜後に、ｎ型半導体層を形成するのが好ましい。より具体的には、前記半導体装置の製造方法において、少なくともｐ型半導体層とｎ型半導体層とを積層する工程を含むのが好ましい。ｎ型半導体層の形成手段は特に限定されず、公知の手段であってよいが、本発明においては、ミストＣＶＤ法が好ましい。
本発明においては、前記半導体装置が、さらにチャネル層を含むのが好ましい。前記チャネル層は、チャネルの形成されるものであれば、特に限定されず、ｎ型の導電性を有するものであっても、ｐ型の導電性を有するものであってもよいが、本発明においては、前記チャネル層の一部または全部が前記ｐ型酸化物半導体を含んでいるのが好ましい。前記チャネル層の厚さは、特に限定されないが、０．１μｍ〜５．０μｍであるのが好ましく、０．２μｍ〜２．０μｍであるのがより好ましい。前記チャネル層に好適に用いられるｐ型酸化物半導体は、前記電界シールド層に含まれるｐ型酸化物半導体と同様であってもよいし、前記電界シールド層に含まれるｐ型酸化物半導体とは組成の異なるものであってもよい。また、前記チャネル層の形成手段は、公知の手段であってよいが、本発明においては、前記電界シールド層の形成手段と同様の形成手段であるのが好ましい。また、前記チャネル層は、単層からなるものであってもよいし、多層からなるものであってもよい。
また、本発明においては、前記チャネル層が、さらに、ｎ型酸化物半導体を含んでいてもよい。前記ｎ型酸化物半導体は、特に限定されないが、本発明においては、周期律表の第１３族金属（例えばＡｌ、Ｇａ、Ｉｎ、Ｔｌ等）を含有するのが好ましく、Ｇａを含むのがより好ましい。また、前記ｎ型半導体層は、結晶性酸化物半導体を主成分とするのも好ましく、コランダム構造または六方晶構造を有する結晶性酸化物半導体を主成分とするのがより好ましく、コランダム構造を有する結晶性酸化物半導体を主成分とするのが最も好ましい。なお、「主成分」とは、前記結晶性酸化物半導体が、原子比で、ｎ型半導体層の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。
前記電界シールド層に含まれるｐ型酸化物半導体の他の好ましい形成方法を説明する。前記ｐ型酸化物半導体の他の好適な形成方法としては、例えば、金属、ｐ型ドーパントおよび臭化水素酸を含む原料溶液を用いたミストＣＶＤ法により成膜する手段などが挙げられ、より具体的には例えば、金属、ｐ型ドーパントおよび臭化水素酸を含む原料溶液を霧化または液滴化し（霧化・液滴化工程）、得られたミストまたは液滴をキャリアガスでもって基体上まで搬送し（搬送工程）、ついで、成膜室内で前記ミストまたは前記液滴を熱反応させることによって、基体上に結晶性酸化物半導体を主成分として含む半導体膜を積層する（成膜工程）ことにより好適に形成される。
以下、前記電界シールド層に含まれるｐ型酸化物半導体を成膜する他の好適な例を挙げて、本発明をより詳細に説明する。
（霧化・液滴化工程）
霧化・液滴化工程は、前記原料溶液を霧化または液滴化する。前記原料溶液の霧化手段または液滴化手段は、前記原料溶液を霧化または液滴化できさえすれば特に限定されず、公知の手段であってよいが、本発明においては、超音波を用いる霧化手段または液滴化手段が好ましい。超音波を用いて得られたミスト又は液滴は、初速度がゼロであり、空中に浮遊するので好ましく、例えば、スプレーのように吹き付けるのではなく、空間に浮遊してガスとして搬送することが可能なミストであるので衝突エネルギーによる損傷がないため、非常に好適である。液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１００ｎｍ〜１０μｍである。
（原料溶液）
前記原料溶液は、霧化または液滴化が可能であり、金属、ｐ型ドーパントおよび臭化水素酸を含んでいれば特に限定されず、無機材料であっても、有機材料であってもよいが、本発明においては、前記原料が、金属または金属化合物であるのが好ましく、ガリウム、鉄、インジウム、アルミニウム、バナジウム、チタン、クロム、ロジウム、ニッケル、コバルト、亜鉛、マグネシウム、カルシウム、シリコン、イットリウム、ストロンチウムよびバリウムから選ばれる１種または２種以上の金属を含むのがより好ましい。
本発明においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば、金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。
前記ｐ型ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ｐ型ドーパントとしては、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｈ、Ｌｉ、Ｎａ、Ｌ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等およびこれらの２種以上などの元素等が挙げられる。
原料溶液の溶媒は、特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましく、水または水とアルコールとの混合溶媒であるのがより好ましい。
また、前記原料溶液には、さらに、酸化剤等の添加剤を混合してもよい。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機化酸化物などが挙げられる。
（搬送工程）
搬送工程では、キャリアガスでもって前記ミストまたは前記液滴を成膜室内に搬送する。前記キャリアガスとしては、本発明の目的を阻害しない限り、特に限定されず、例えば、酸素、オゾン、窒素やアルゴン等の不活性ガス、または水素ガスやフォーミングガス等の還元ガスなどが好適な例として挙げられる。また、キャリアガスの種類は１種類であってもよいが２種類以上であってもよく、流量を下げた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上であってもよい。キャリアガスの流量は特に限定されないが、０．０１〜２０Ｌ／分であるのが好ましく、１〜１０Ｌ／分であるのがより好ましい。希釈ガスの場合には、希釈ガスの流量が、０．００１〜２Ｌ／分であるのが好ましく、０．１〜１Ｌ／分であるのがより好ましい。
（成膜工程）
成膜工程では、成膜室内で前記ミストまたは前記液滴を熱反応させることによって、基体上に前記半導体膜を成膜する。熱反応は、熱でもって前記ミストまたは前記基体が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、溶媒の蒸発温度以上の温度で行うが、高すぎない温度（例えば１０００℃）以下が好ましく、６５０℃以下がより好ましく、３００℃〜６５０℃が最も好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよいが、非酸素雰囲気下または酸素雰囲気下で行われるのが好ましい。また、大気圧下、加圧下または減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが好ましい。なお、膜厚は、成膜時間を調整することにより、設定することができる。
上記した、ミストＣＶＤを用いた前記ｐ型酸化物半導体の成膜において用いられる前記基体としては、上記した金属酸化物ガスを用いた前記ｐ型酸化物半導体の成膜において用いられる前記基体と同様であってよい。
また、本発明の半導体装置は、通常、ソース電極（ショットキー電極）およびドレイン電極を備える。前記ソース電極（ショットキー電極）およびドレイン電極は、公知の電極材料が用いられてもよく、本発明の目的を阻害しない限り特に限定されないが、周期律表第４族または第１１族の金属を含むのが好ましい。ソース電極（ショットキー電極）およびドレイン電極に用いられる好適な周期律表第４族または第１１族の金属は、前記ゲート電極に含まれる金属と同様であってよい。また、ソース電極（ショットキー電極）およびドレイン電極は単層の金属層であってもよいし、２以上の金属層を含んでいてもよい。ソース電極（ショットキー電極）およびドレイン電極の形成手段としては、特に限定されず、例えば、真空蒸着法、スパッタリング法などの公知の手段などが挙げられる。また、ソース電極およびドレイン電極を構成する金属は、合金であってもよい。
また、本発明においては、前記半導体装置が、ショットキーバリア構造をさらに含むのが、オン電圧を低減し、フリーホイール電流を流しやすくすることができるため、好ましい。また、この場合、前記ショットキーバリア構造におけるショットキー接合面は、前記ゲート電極の底面と面一であってもよいし、前記ゲート電極の底面よりも上方に設けられていてもよいし、下方に設けられていてもよい。本発明によれば、前記半導体装置がショットキーバリア構造を含む場合であっても、ショットキー界面にかかる電界強度を低減して、逆方向のリーク電流を低減することができる。
以下、図面等を用いて本発明の好適な実施の態様をより詳細に説明するが、本発明はこれら実施の態様に限定されるものではない。
本発明において好適な半導体装置を図１０に示す。図１０の半導体装置は、第１のｎ＋型半導体層１１ａ、ｎ−型半導体層１２、電界シールド層１３、第２のｎ＋型半導体層１１ｂ、ｐ＋型半導体層１６、ゲート電極１４ａ、ゲート絶縁膜１５、ショットキー電極１４ｂおよびドレイン電極１４ｃを備えている。図１０の半導体装置のオン状態では、前記ソース電極１４ｂと前記ドレイン電極１４ｃとの間に電圧を印加し、前記ゲート電極１４ａに前記ソース電極１４ｂに対して正の電荷を与えると、前記電界シールド層１３とゲート絶縁膜１４ａとの界面にチャネルが形成され、ターンオンする。オフ状態は、前記ゲート電極１４ａの電圧を０Ｖにすることにより、チャネルができなくなり、ターンオフする。また、図１０の半導体装置は、電界シールド層１３が、ゲート電極１４ａよりも深くｎ−型半導体層１２に埋め込まれている。このような構成とすることにより、ｐ＋型半導体層やゲート絶縁膜にかかる電界強度を低減して逆方向のリーク電流を低減し、耐圧を向上させることができる。本発明においては、ｐ型半導体層１３が、ガリウムを含有する金属酸化物の結晶または混晶を含有し、ｐ＋型半導体層１４ｃが、イリジウムを含有する金属酸化物の結晶または混晶を含有するのが、上記した半導体装置の半導体特性をより良好に発現させることができるので、好ましい。またさらに、前記ｐ型半導体層１３のうち、少なくともチャネルが形成される領域に、ガリウムを含有する金属酸化物の結晶又は混晶を含有するｐ型酸化物半導体を用い、前記ｎ−型半導体層と接触する領域に、イリジウムを含有する金属酸化物の結晶または混晶を含有するｐ型酸化物半導体を用いるのも、ｎ−型半導体層側に空乏層が伸びやすくなり、より耐圧に優れた構造とすることができるので、好ましい。
図１０の半導体装置の各層の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、真空蒸着法やＣＶＤ法、スパッタ法、各種コーティング技術等により成膜した後、フォトリソグラフィー法によりパターニングする手段、または印刷技術などを用いて直接パターニングを行う手段などが挙げられる。
図１１および図１２を用いて、図１０の半導体装置の好ましい製造工程等を説明する。図１１（ａ）は、第１のｎ＋型半導体層１１ａおよびｎ−型半導体層１２からなる積層体上に、ドレイン電極１４ｃが積層されており、さらにソーストレンチが形成された積層体を示している。図１１（ａ）の積層体のｎ−型半導体層１２上に、電界シールド層１３を形成し、さらに電界シールド層１３上にｐ＋型半導体層１６をパターン形成して、図１１（ｂ）の積層体を得る。ついで、図１１（ｂ）の電界シールド層１３上に第２のｎ＋型半導体層１１ｂをパターン形成することにより、図１１（ｃ）の積層体を得る。
図１１（ｃ）の積層体を形成した後、フォトリソグラフィー法を用いたエッチングを行って、第２のｎ＋型半導体層１１ｂ、電界シールド層１３およびｎ−型半導体層１２の一部を取り除いて図１２（ｄ）のとおり、ゲートトレンチを形成する。その後、ゲート電極および該ゲート電極を覆うゲート絶縁膜をパターン形成することにより、図１２（ｅ）の積層体を得る。図１２（ｅ）の積層体上に、ソース電極１４ｂを、前記ドライ法（好ましくは真空蒸着法またはスパッタ）または前記ウェット法等により形成して図１２（ｆ）の積層体を得る。
なお、図１０の半導体装置において、第２のｎ＋型半導体層１１ｂとｐ＋型半導体層１６とが前記ソース電極１４ｂを介して連設されているが、前記ソース電極１４ｂを介さずに直接第２のｎ＋型半導体層１１ｂとｐ＋型半導体層１６とが連設されていてもよい。図示しないが、第２のｎ＋型半導体層１１ｂとｐ＋型半導体層１６とが直接連設されている場合、第２のｎ＋型半導体層１１ｂよりもｐ＋型半導体層１６を広くすると、ホール抜けが良くなるという効果を奏する。また、ｐ＋型半導体層１６よりも第２のｎ＋型半導体層１１ｂを広くすると、オン抵抗を下げるという効果を奏する。また、図１０の半導体装置において、ソース電極１４ｂが、ｐ型半導体層１３中に埋め込み形成されているのも、アバランジェ降伏時のホール抜けがしやすく、より絶縁破壊特性に優れた構造とすることができるので、好ましい。
前記半導体装置は、とりわけ、パワーデバイスに有用である。前記半導体装置としては、例えば、ダイオードまたはトランジスタ（例えば、ＭＯＳＦＥＴまたはＪＦＥＴ等）などが挙げられるが、絶縁ゲート型半導体装置（例えば、ＭＯＳＦＥＴまたはＩＧＢＴなど）またはショットキーゲートを有する半導体装置（例えば、ＭＥＳＦＥＴなど）が好ましく、ＭＯＳＦＥＴまたはＩＧＢＴがより好ましい。
本発明の半導体装置は、上記した事項に加え、さらに公知の手段を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の手段を用いて、前記半導体装置を配線パターン等に接続するなどして作製することができる。図７に電源システムの例を示す。図７は、複数の前記電源装置と制御回路を用いて電源システムを構成している。前記電源システムは、図８に示すように、電子回路と組み合わせてシステム装置に用いることができる。なお、電源装置の電源回路図の一例を図９に示す。図９は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ（ＭＯＳＦＥＴＡ〜Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランスで絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ（Ａ〜Ｂ’）で整流後、ＤＣＬ（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路でインバータ及び整流ＭＯＳＦＥＴを制御する。
（参考例１）
以下、本発明において好適に用いられるｐ型酸化物半導体膜の作製例について説明する。
１．成膜装置
図１を用いて、本参考例で用いた成膜装置を説明する。図１の成膜装置１は、キャリアガス供給源と連結されている石英筒２と、石英筒２内に石英製の原料用設置台４とが設けられており、原料用設置台４上に原料５が載置されている。原料用設置台周辺の石英筒２の筒外にはヒーター３が円筒状に設けられており、原料５を加熱できるように構成されている。また、石英筒２の奥には石英基板台がサセプタ７として設置されており、サセプタ７が結晶成長温度内になるように設置位置が調整されている。
２．成膜準備
原料用設置台４上に、原料５としてＩｒＯ２粉末を載置し、基板６として、サファイア基板をサセプタ７上に設置した。次に、ヒーター３の温度を８５０℃にまで昇温し、原料用設置台４上に載置されたＩｒＯ２粉末を加熱することにより、ＩｒＯ２粉末を昇華させて、ガス状の酸化イリジウムを生成した。
３．膜形成
次に、ヒーター３の温度を８５０℃に保持したまま、キャリアガス供給源からキャリアガスを石英筒２内に供給し、上記２．にて生成した金属酸化物ガス（ガス状の酸化イリジウム）を、石英筒２を通して基板６に供給した。なお、キャリアガスの流量は１．０Ｌ／分であり、キャリアガスとして酸素を用いた。この金属酸化物ガスが、大気圧下で、基板６の表面近傍にて反応することにより、基板上に膜が形成された。なお、成膜時間は６０分であり、膜厚は２２０ｎｍであった。また、成膜時の基板温度は６００℃であった。
４．評価
上記３．にて得られた膜について、Ｘ線回析装置を用いて膜の同定をしたところ、得られた膜は、α−Ｉｒ２Ｏ３膜であった。なお、ＸＲＤの結果を図３に示す。また、得られたα−Ｉｒ２Ｏ３膜についてホール効果測定を行ったところ、Ｆ値が０．９９８であり、キャリアタイプは「ｐ」であり、ｐ型半導体であることがわかった。また、キャリア濃度は１．０５×１０２２（／ｃｍ３）であり、移動度は３．１２（ｃｍ２／Ｖ・ｓ）であった。なお、ドーパントの種類や量または混晶の材料やその含有率を調節することで、キャリア密度を１．０×１０１６／ｃｍ３〜１．０×１０２０／ｃｍ３の範囲で容易に制御することができる。
さらに、原子間力顕微鏡（ＡＦＭ）を用いて膜表面を観察したところ、図４の通り、表面粗さ（Ｒａ）が３．５ｎｍであり、表面平滑性に非常に優れていることがわかる。なお、表面粗さ（Ｒａ）は、原子間力顕微鏡（ＡＦＭ）による９０μｍ角の領域についての表面形状測定結果を用い、ＪＩＳ Ｂ０６０１に基づき算出した。
（比較参考例１）
１．成膜装置
図２を用いて、本比較参考例で用いたミストＣＶＤ装置を説明する。ミストＣＶＤ装置１９は、基板２０を載置するサセプタ２１と、キャリアガスを供給するキャリアガス供給手段２２ａと、キャリアガス供給手段２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）供給手段２２ｂと、キャリアガス（希釈）供給手段２２ｂから送り出されるキャリアガスの流量を調節するための流量調節弁２３ｂと、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる供給管２７と、供給管２７の周辺部に設置されたヒーター２８とを備えている。サセプタ２１は、石英からなり、基板２０を載置する面が水平面から傾斜している。成膜室となる供給管２７とサセプタ２１をどちらも石英で作製することにより、基板２０上に形成される膜内に装置由来の不純物が混入することを抑制している。
２．原料溶液の作製
塩化イリジウム（イリジウム濃度０．１ｍｏｌ／Ｌ）と臭化ガリウム（ガリウム濃度０．１ｍｏｌ／Ｌ）とを、超純水に混合し、塩酸を体積比２０％となるように加えて水溶液を調整し、これを原料溶液とした。なお、塩化イリジウムと臭化ガリウムの体積比は１９：１とした。
３．成膜準備
上記２．で得られた原料溶液２４ａミスト発生源２４内に収容した。次に、基板２０として、ｃ面サファイア基板をサセプタ２１上に設置し、ヒーター２８の温度を７５０℃にまで昇温させた。次に、流量調節弁２３ａ、２３ｂを開いて、キャリアガス源であるキャリアガス供給手段２２ａ、２２ｂからキャリアガスを供給管２７内に供給し、供給管２７内の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を１．０Ｌ／分に、キャリアガス（希釈）の流量を０．５Ｌ／分にそれぞれ調節した。なお、キャリアガスとして酸素を用いた。
４．膜形成
次に、超音波振動子を振動させ、その振動を、水２５を通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを霧化させてミストを生成させた。このミストが、キャリアガスによって、供給管２７に搬送され、大気圧下、７５０℃にて、基板２０表面近傍でミストが熱反応して基板２０上に膜が形成された。なお、膜厚は２８０ｎｍであった。
上記４．にて得られた膜について、Ｘ線回析装置を用いて膜の同定をしたところ、得られた膜は、α−Ｉｒ２Ｏ３膜であった。なお、ＸＲＤの結果を図３に示す。また、得られたα−Ｉｒ２Ｏ３膜についてホール効果測定を行ったところ、Ｆ値が０．９９８であり、キャリアタイプは「ｐ」であり、ｐ型半導体であることがわかった。また、キャリア濃度は２．９７×１０２１（／ｃｍ３）であり、移動度は０．３８（ｃｍ２／Ｖ・ｓ）であった。また、原子間力顕微鏡（ＡＦＭ）を用いて膜表面を観察したところ、図５の通り、表面粗さ（Ｒａ）が３０２ｎｍであった。なお、表面粗さ（Ｒａ）は、原子間力顕微鏡（ＡＦＭ）による９０μｍ角の領域についての表面形状測定結果を用い、ＪＩＳ Ｂ０６０１に基づき算出した。
（参考例２および比較参考例２）
成膜時間を長くしたこと以外は、参考例１および比較参考例１とそれぞれ同様にして膜を得て、それぞれ参考例２および比較参考例２とした。そして、得られた膜について、ＳＥＭを用いて断面を観察した。結果を図６に示す。図６から明らかなように、参考例２で得られた膜は膜状であるのに対し、比較参考例２で得られた膜は、針状に成長しており、均質な膜状となっていないことがわかる。
参考例および比較参考例の結果から、本発明において好適に用いられるｐ型酸化物半導体膜は、表面平滑性や結晶性等の膜質に優れているため、工業的に有用であり、また、移動度等の電気特性にも優れていることが分かる。
（参考例３）
成膜時間を２時間としたこと以外、参考例１と同様にしてｐ型酸化物半導体膜を得た。次に、ｐ型酸化物半導体膜上にｎ−型半導体層を積層した。ｎ−型半導体層の積層は、臭化ガリウム（ガリウム濃度０．１ｍｏｌ／Ｌ）を、超純水に混合し、臭化水素酸を体積比２０％となるように加えて水溶液を調整し、これを原料溶液としたこと、ヒーターの温度を４２０℃としたこと、および成膜時間を３０分間としたこと以外は、比較参考例１と同様にして、膜を形成することにより行われた。膜は、α−Ｇａ２Ｏ３膜であった。
また、得られたｎ−型半導体層上にｎ＋型半導体層を積層した。ｎ＋型半導体層の積層は、臭化ガリウム（ガリウム濃度０．１ｍｏｌ／Ｌ）を、超純水に混合し、臭化水素酸を体積比１０％となるように加えて水溶液を調整し、さらに酸化ゲルマニウム１％を加えて、これを原料溶液としたこと、ヒーターの温度を３９０℃としたこと、および成膜時間を３０分間としたこと以外は、比較参考例１と同様にして、膜を形成することにより行われた。
得られた積層体のｎ＋型半導体層上にスパッタでＴｉを成膜し、ついでフォトリソグラフィーとエッチングを実施することにより、ｐｎダイオードを作製した。得られたｐｎダイオードにつき、Ｉ−Ｖ測定を行った。結果を図１３に示す。図１３から明らかなように、参考例のｐ型酸化物半導体膜は、良好なＰＮ接合を実現できることがわかる。
（参考例４）
１．成膜装置
図２を用いて、参考例４で用いたミストＣＶＤ装置１９を説明する。基板２０を載置するサセプタ２１と、キャリアガスを供給するキャリアガス供給手段２２ａを、キャリアガス供給手段２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）供給手段２２ｂと、キャリアガス（希釈）供給手段２２ｂから送り出されるキャリアガスの流量を調節するための流量調節弁２３ｂと、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる供給管２７と、供給管２７の周辺部に設置されたヒーター２８とを備えている。サセプタ２１は、石英からなり、基板２０を載置する面が水平面から傾斜している。成膜室となる供給管２７とサセプタ２１とをどちらも石英で作製することにより基板２０上に形成される膜内に装置由来の不純物が混入することを抑制している。
２．原料溶液の調整
臭化ガリウムと臭化マグネシウムとを超純水に混合し、ガリウムに対するマグネシウムの原子比が１：０．０１および臭化ガリウム０．１モルとなるように水溶液を調整し、この際、ハロゲン化水素酸を体積比で２０％含有させ、これを原料溶液とした。
３．成膜準備
上記２．で得られた原料溶液２４ａをミスト発生源２４内に収容した。次に、基板２０として、ミストＣＶＤを用いて形成されたｎ＋型半導体層（α―Ｇａ２Ｏ３）を表面に有するサファイア基板をサセプタ上に設置し、ヒーター２８を作動させて成膜室２７内の温度を５２０℃までに昇温させた。次に、流量調節弁２３ａ、２３ｂを開いて、キャリアガス源であるキャリアガス供給手段２２ａ、２２ｂからキャリアガスを成膜室内に供給し、成膜室２７内の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を１Ｌ／分に、キャリアガス（希釈）の流量を１Ｌ／分にそれぞれ調節した。なお、キャリアガスとして窒素を用いた。
４．半導体膜形成
次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを霧化させてミストを生成した。このミストが、キャリアガスによって成膜室２７内に導入され、大気圧下、５２０℃において、成膜室内でミストが反応して、基板２０上に半導体膜が形成された。なお、成膜時間は６０分間であった。
５．評価
ＸＲＤ回折装置を用いて、上記４．にて得られた膜の層の同定を行ったところ、ハロゲン化水素酸として臭化水素酸を用いて得られた膜はα―Ｇａ２Ｏ３であった。
また、ｐ型半導体層においてマグネシウムがｐ型ドーパントとして正常に機能しているかどうか確かめるために、上記４．にて得られたα―Ｇａ２Ｏ３膜につき、ＩＶ測定を実施した。ＩＶ測定の結果を図１４に示す。図１４から明らかなように、優れた整流性を示し、ｎ＋型半導体層とｐ型半導体層とが良好なＰＮ接合を形成しており、マグネシウムがｐ型ドーパントとして正常に機能していることがわかった。
本発明の半導体装置は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、ｐ型の半導体特性に優れているため、特に、パワーデバイス等に有用である。
１ 成膜装置
２ 石英筒
３ ヒーター
４ 原料設置台
５ 原料
６ 基板
７ サセプタ
１１ａ 第１のｎ＋型半導体層
１１ｂ 第２のｎ＋型半導体層
１２ ｎ−型半導体層
１３ 電界シールド層
１４ａ ゲート電極
１４ｂ ソース電極
１４ｃ ドレイン電極
１５ ゲート絶縁膜
１６ ｐ＋型半導体層
１９ ミストＣＶＤ装置
２０ 基板
２１ サセプタ
２２ａ キャリアガス供給手段
２２ｂ キャリアガス（希釈）供給手段
２３ａ 流量調節弁
２３ｂ 流量調節弁
２４ ミスト発生源
２４ａ 原料溶液
２５ 容器
２５ａ 水
２６ 超音波振動子
２７ 供給管
２８ ヒーター
２９ 排気口

Claims (9)

  1. コランダム構造を有する結晶性酸化物半導体を主成分として含むｎ型半導体層と、該ｎ型半導体層上に直接または他の層を介してそれぞれ積層されている電界シールド層およびゲート電極とを少なくとも備える半導体装置であって、前記電界シールド層が、ｐ型酸化物半導体を含み、前記ゲート電極よりも深くｎ型半導体層に埋め込まれていることを特徴とする半導体装置。
  2. ｐ型酸化物半導体が、周期律表のｄブロック金属または周期律表第１３族金属を含有する金属酸化物を含む請求項１記載の半導体装置。
  3. ｐ型酸化物半導体が、周期律表第９族金属または第１３族金属を含有する金属酸化物を含む請求項１または２に記載の半導体装置。
  4. 前記ｎ型半導体層は、第１３族金属を含む酸化物半導体を主成分とする請求項１〜３のいずれかに記載の半導体装置。
  5. 絶縁ゲート型半導体装置またはショットキーゲートを有する半導体装置である請求項１〜４のいずれかに記載の半導体装置。
  6. ショットキーバリア構造をさらに含む請求項１〜５のいずれかに記載の半導体装置。
  7. パワーデバイスである請求項１〜６のいずれかに記載の半導体装置。
  8. パワーモジュール、インバータまたはコンバータである請求項１〜７のいずれかに記載の半導体装置。
  9. 半導体装置を備える半導体システムであって、前記半導体装置が、請求項１〜８のいずれかに記載の半導体装置である半導体システム。
JP2019554292A 2017-11-15 2018-11-15 半導体装置 Active JP7228754B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017219763 2017-11-15
JP2017219763 2017-11-15
PCT/JP2018/042349 WO2019098298A1 (ja) 2017-11-15 2018-11-15 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2019098298A1 true JPWO2019098298A1 (ja) 2020-11-19
JP7228754B2 JP7228754B2 (ja) 2023-02-27

Family

ID=66539738

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019554292A Active JP7228754B2 (ja) 2017-11-15 2018-11-15 半導体装置

Country Status (6)

Country Link
US (1) US11594601B2 (ja)
EP (1) EP3712959A4 (ja)
JP (1) JP7228754B2 (ja)
CN (1) CN111357119B (ja)
TW (1) TWI804527B (ja)
WO (1) WO2019098298A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023157126A (ja) * 2022-04-14 2023-10-26 国立研究開発法人理化学研究所 不純物ドープ半導体の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015224A (ja) * 2010-06-30 2012-01-19 Hitachi Automotive Systems Ltd パワーモジュール及びそれを用いた電力変換装置
JP2015159271A (ja) * 2014-01-24 2015-09-03 株式会社デンソー 半導体装置の製造方法
WO2016013554A1 (ja) * 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016018900A (ja) * 2014-07-08 2016-02-01 株式会社Flosfia 結晶性半導体膜および半導体装置
JP2016025256A (ja) * 2014-07-22 2016-02-08 株式会社Flosfia 半導体装置
JP2017055005A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4235695A (en) * 1977-12-09 1980-11-25 Diamond Shamrock Technologies S.A. Novel electrodes and their use
JP3586939B2 (ja) 1994-12-22 2004-11-10 株式会社デンソー Ｅｌ素子およびその製造方法
FR2733228B1 (fr) * 1995-04-20 1997-05-23 Rhone Poulenc Chimie Procede d'hydroxycarbonylation du butadiene
JP3912557B2 (ja) 1997-07-07 2007-05-09 株式会社ジーエス・ユアサコーポレーション 固体高分子型水電解セル
JP4831940B2 (ja) 2004-05-24 2011-12-07 株式会社光波 半導体素子の製造方法
CN101019236A (zh) * 2004-07-15 2007-08-15 斯平内克半导体股份有限公司 金属源极功率晶体管及其制造方法
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
EP2149153A4 (en) * 2007-05-17 2011-11-30 Canterprise Ltd CONTACT AND METHOD FOR ITS MANUFACTURE
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
JP5948581B2 (ja) 2011-09-08 2016-07-06 株式会社Flosfia Ｇａ２Ｏ３系半導体素子
KR102055839B1 (ko) * 2013-03-08 2019-12-13 삼성전자주식회사 질화계 반도체 소자
US9349856B2 (en) * 2013-03-26 2016-05-24 Toyoda Gosei Co., Ltd. Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof
JP6107597B2 (ja) * 2013-03-26 2017-04-05 豊田合成株式会社 半導体装置およびその製造方法
JP6244763B2 (ja) * 2013-09-12 2017-12-13 住友電気工業株式会社 炭化珪素半導体装置
US9293524B2 (en) * 2014-05-02 2016-03-22 Infineon Technologies Ag Semiconductor device with a field ring edge termination structure and a separation trench arranged between different field rings
US9590050B2 (en) * 2014-05-08 2017-03-07 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
DE102014113189B4 (de) * 2014-09-12 2023-04-20 Infineon Technologies Austria Ag Halbleitervorrichtungen mit Feldelektrodenstrukturen, Gatestrukturen und Hilfsdiodenstrukturen
WO2016075927A1 (ja) * 2014-11-11 2016-05-19 出光興産株式会社 新規な積層体
TWI667792B (zh) * 2015-12-18 2019-08-01 日商Ｆｌｏｓｆｉａ股份有限公司 Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015224A (ja) * 2010-06-30 2012-01-19 Hitachi Automotive Systems Ltd パワーモジュール及びそれを用いた電力変換装置
JP2015159271A (ja) * 2014-01-24 2015-09-03 株式会社デンソー 半導体装置の製造方法
JP2016018900A (ja) * 2014-07-08 2016-02-01 株式会社Flosfia 結晶性半導体膜および半導体装置
WO2016013554A1 (ja) * 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016025256A (ja) * 2014-07-22 2016-02-08 株式会社Flosfia 半導体装置
JP2017055005A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US11594601B2 (en) 2023-02-28
EP3712959A1 (en) 2020-09-23
EP3712959A4 (en) 2021-07-28
JP7228754B2 (ja) 2023-02-27
CN111357119B (zh) 2023-11-24
TW201935687A (zh) 2019-09-01
US20200403070A1 (en) 2020-12-24
CN111357119A (zh) 2020-06-30
TWI804527B (zh) 2023-06-11
WO2019098298A1 (ja) 2019-05-23

Similar Documents

Publication Publication Date Title
JP6951714B2 (ja) ｐ型酸化物半導体及びその製造方法
JP6994183B2 (ja) 酸化物半導体膜及びその製造方法
JP7274701B2 (ja) ｐ型酸化物半導体膜及びその形成方法
JP7065443B2 (ja) ｐ型酸化物半導体及びその製造方法
JPWO2020013259A1 (ja) 半導体装置および半導体装置を含む半導体システム
JPWO2020013262A1 (ja) 半導体装置および半導体装置を含む半導体システム
JPWO2020013261A1 (ja) 積層構造体、積層構造体を含む半導体装置および半導体システム
JP7228754B2 (ja) 半導体装置
JP7453612B2 (ja) 半導体装置
JP7294599B2 (ja) 半導体装置
WO2022030647A2 (ja) 酸化物半導体及び酸化物半導体を含む半導体装置
JPWO2020013260A1 (ja) 半導体装置および半導体装置を含む半導体システム
WO2019098294A1 (ja) ｐ型酸化物半導体膜の形成方法
WO2021106811A1 (ja) 半導体装置および半導体システム
WO2021106809A1 (ja) 半導体装置および半導体装置を有する半導体システム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230119

R150 Certificate of patent or registration of utility model

Ref document number: 7228754

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150