JPWO2018179819A1 - 仮固定基板および電子部品のモールド方法 - Google Patents

仮固定基板および電子部品のモールド方法 Download PDF

Info

Publication number
JPWO2018179819A1
JPWO2018179819A1 JP2018534892A JP2018534892A JPWO2018179819A1 JP WO2018179819 A1 JPWO2018179819 A1 JP WO2018179819A1 JP 2018534892 A JP2018534892 A JP 2018534892A JP 2018534892 A JP2018534892 A JP 2018534892A JP WO2018179819 A1 JPWO2018179819 A1 JP WO2018179819A1
Authority
JP
Japan
Prior art keywords
substrate
temporarily fixed
electronic component
temporary fixing
fixing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018534892A
Other languages
English (en)
Other versions
JP6420023B1 (ja
Inventor
野村 勝
野村  勝
杉夫 宮澤
杉夫 宮澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Application granted granted Critical
Publication of JP6420023B1 publication Critical patent/JP6420023B1/ja
Publication of JPWO2018179819A1 publication Critical patent/JPWO2018179819A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Led Device Packages (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

仮固定基板2は、複数の電子部品6を接着し、樹脂モールド7で仮固定するための固定面1Aと、固定面の反対側にある底面3Bとを備える。仮固定基板2が透光性セラミックスからなり、固定面1Aにスクラッチが分散しており、透光性セラミックスを構成する結晶粒子の研磨面および粒界が底面に露出している。底面におけるスクラッチの密度が前記固定面におけるスクラッチ密度よりも低い。
【選択図】 図3

Description

本発明は、電子部品を接着し、樹脂モールドで仮固定するための固定面と、前記固定面の反対側にある底面とを備える仮固定基板に関するものである。
ガラスやセラミックスからなる支持基板上にシリコン等からなる電子部品を接着し、固定する方法が知られている(特許文献1、2、3)。これらの従来技術では、熱硬化性樹脂によって電子部品を支持基板に対して接着し、冷却することで接合体を得る。この場合、支持基板の反りを調節することで、接合体の反りを少なくすることを試みている。また、支持基板の反りは、研磨方法の変更や、加工変質層の除去によって調節している。
また、特許文献4では、サファイア基板の表面に発光ダイオードを設置するのに際して、サファイア基板の一方の主面および他方の主面の両方をラッピング研磨した後、一方の主面だけをCMP等によって精密研磨することを開示している。
特開2011−023438 特開2010−058989 特許5304112 特開2016−139751 WO2014-199975 A1
本発明者は、透光性セラミックスからなる仮固定基板上に多数の電子部品を接着し、次いで電子部品を樹脂モールドで仮固定し、次いで仮固定基板の底面側から光を照射することで、電子部品および樹脂モルードを仮固定基板から分離することを検討していた。この過程で、従来技術に記載のような各種の支持基板の適用を検討してきた。
しかし、複数の電子部品を仮固定基板上に接着した後樹脂モールドで仮固定し、光照射によって電子部品を仮固定基板から分離する場合には、特有の問題が生じてくることがわかった。すなわち、仮固定基板上に複数の電子部品を接着した後、液状の樹脂モールド剤を流し込み、ついで加熱によって樹脂モールド剤を固化させて樹脂モールド中に複数の電子部品を固定する。そして、仮固定基板側から紫外線を照射することで、樹脂モールドと仮固定基板とを分離し、これによって複数の電子部品を樹脂モールドとともに仮固定基板から分離する。
しかし、仮固定基板から光を照射しても、仮固定基板と電子部品との界面への光の到達割合が低く、分離の歩留りが低くなることが多かった。この一方、仮固定基板と電子部品との界面への光到達を向上させた場合には、仮固定基板と電子部品との密着性が高く、部分的に剥離が進行しにくいために、やはり分離の歩留りが低下した。
本発明の課題は、仮固定基板の固定面に電子部品を接着し、樹脂モールドによって仮固定した後、底面側から光を照射することによって仮固定基板から電子部品および樹脂モールドを分離するのに際して、分離工程の歩留りを向上させることである。
本発明は、複数の電子部品を接着し、樹脂モールドで仮固定するための固定面と、前記固定面の反対側にある底面とを備える仮固定基板であって、
仮固定基板が透光性セラミックスからなり、固定面にスクラッチが分散しており、透光性セラミックスを構成する結晶粒子の研磨面および粒界が底面に露出しており、前記底面におけるスクラッチの密度が前記固定面におけるスクラッチの密度よりも低いことを特徴とする。
また、本発明は、透光性セラミックスからなる基材の第一の主面および第二の主面をラップ加工する工程、
次いで第二の主面を化学機械的研磨加工することによって、固定面と底面とを有する仮固定基板を得る工程、
次いで仮固定基板の固定面に電子部品を接着し、樹脂モールドによって仮固定する工程、および
底面側から光を照射することによって仮固定基板から電子部品および樹脂モールドを分離する工程
を有することを特徴とする、電子部品のモールド方法に係るものである。
本発明者は、仮固定基板の固定面に電子部品を接着し、樹脂モールドによって仮固定した後、底面側から光を照射することによって仮固定基板から電子部品および樹脂モールドを分離するのに際して、分離が困難な原因を検討した。この過程で、仮固定基板の固定面および底面の表面状態の相違に着目し、加工方法を検討してきた。この過程で、仮固定基板の固定面をラップ加工し、底面をラップ加工後に化学機械的研磨加工(CMP)すると、電子部品および樹脂モールドの仮固定基板の光照射による分離工程の歩留りが向上することを見いだした。
この点について、得られた仮固定基板の固定面および底面を更に微視的に検討してみた。この結果、固定面はラップ加工後なので、多数のスクラッチがランダムに分散している形態となっていた。これに対して、底面は、ラップ加工後に化学機械的研磨加工しているが、透光性セラミックスを構成する結晶粒子の研磨面および粒界が表面に現れており、かつスクラッチが相対的に多い分散領域とスクラッチが無いか、ほとんど無い非分散領域とが併存していた。これは結晶粒子ごとの結晶方位の相違から、エッチングが進んだ結晶粒子では研磨が進むにつれてスクラッチも消失するのに対して、エッチングが相対的に進まない結晶粒子ではスクラッチが残留していたものと考えられる。
そして、仮固定基板の底面に光を照射するが、底面ではスクラッチが減少して結晶粒子の研磨面と粒界とが現れた形態となっていることから、比較的光が入射しやすくなっている。これに対して、仮固定基板の固定面は、スクラッチが多数分散している形態となっていることから、仮固定基板と接着層との密着が微視的に妨げられ、分離し易くなっていたものと考えられる。
(a)は、基材2Aを示し、(b)は、基材2Bの主面1A、3Aをラップ加工した状態を示し、(c)は、仮固定基板2を示す。 (a)は、仮固定基板2の固定面1Aに接着剤4を設けた状態を示し、(b)は、仮固定基板2の固定面1Aに電子部品6を接着した状態を示す。 (a)は、電子部品6を樹脂モールド7によって仮固定した状態を示し、(b)は、光照射によって電子部品6および樹脂モールド7を仮固定基板から分離した状態を示す。 固定面の顕微鏡写真を示す。 底面の顕微鏡写真を示す。 仮固定基板の固定面の断面プロファイル例を示す。 仮固定基板の固定面の断面プロファイル例を示す。 仮固定基板の固定面の断面プロファイル例を示す。
以下、適宜図面を参照しつつ、本発明を更に詳細に説明する。
図1(a)に示すように、基材2Aは、第一の主面1と第二の主面3とを有する。基材2Aは透光性セラミックスからなる。
本明細書で透光性セラミックスとは、波長200-1500nmの全波長域において前方全光線透過率が20%以上のセラミックスを言う。本願で用いる前方全光線透過率は、国際公開公報WO2014-199975の(0064)段落と同様の方法で測定したものをいう。但し、測定波長は200-1500nmとした。
透光性セラミックスとしては、透光性のアルミナ、窒化珪素、窒化アルミニウムまたは酸化珪素を例示できる。これらは緻密性を高くしやすく、薬品に対する耐久性が高い。
好適な実施形態においては、仮固定基板を構成する材料が透光性アルミナである。この場合、好ましくは純度99.9%以上(好ましくは99.95%以上)の高純度アルミナ粉末に対して、100ppm以上、300ppm以下の酸化マグネシウム粉末を添加する。このような高純度アルミナ粉末としては、大明化学工業株式会社製の高純度アルミナ粉体を例示できる。また、この酸化マグネシウム粉末の純度は99.9%以上が好ましく、平均粒径は50μm以下が好ましい。
また、好適な実施形態においては、焼結助剤として、アルミナ粉末に対して、ジルコニア(ZrO)を200〜800ppm、イットリア(Y)を10〜30ppm添加することが好ましい。
仮固定基板の成形方法は特に限定されず、ドクターブレード法、押し出し法、ゲルキャスト法など任意の方法であってよい。特に好ましくは、ベース基板をゲルキャスト法を用いて製造する。
好適な実施形態においては、セラミック粉末、分散媒およびゲル化剤を含むスラリーを製造し、このスラリーを注型し、ゲル化させることによって成形体を得る。ここで、ゲル成形の段階では、型に離型剤を塗布し、型を組み、スラリーを注型する。次いで、ゲルを型内で硬化させて成形体を得、成形体を離型する。次いで型を洗浄する。
次いで、ゲル成形体を乾燥し、好ましくは大気中で仮焼し、次いで、水素中で本焼成する。本焼成時の焼結温度は、焼結体の緻密化という観点から、1700〜1900℃が好ましく、1750〜1850℃が更に好ましい。
また、焼成時に十分に緻密な焼結体を生成させた後に、更に追加でアニール処理を実施することで反り修正を行うことができる。このアニール温度は、変形や異常粒成長発生を防止しつつ、焼結助剤の排出を促進するといった観点から焼成時の最高温度±100℃以内であることが好ましく、最高温度が1900℃以下であることが更に好ましい。また、アニール時間は、1〜6時間であることが好ましい。
次いで、透光性セラミックスからなる基材の第一の主面および第二の主面をラップ加工する。すなわち、図1(b)に示すように、第一の主面1および第二の主面3をラップ加工することで、ラップ加工面1Aおよび3Aを形成する。
ラップ加工については、水性、もしくは油性のダイヤモンドスラリーが使用される。研磨定盤の材質としては銅、樹脂銅、錫などか、もしくは金属定盤に研磨パッドを貼り付けたものが使用される。研磨パッドには、硬質ウレタンパッド、不織布パッド、スエードパットを例示できる。
次いで、第二の主面3Aを化学機械的研磨加工することによって、固定面1Aと底面3Bとを有する仮固定基板2を得る(図1(c))。この段階では、第一の主面1Aは化学機械研磨加工せず、ラップ加工面のままで放置する。
化学機械的研磨加工については、研磨スラリーとして、アルカリまたは中性の溶液に30nm〜200nmの粒径を持つ砥粒を分散させたものが使われる。砥粒材質としては、シリカ、アルミナ、ダイヤ、ジルコニア、セリアを例示でき、これらを単独または組み合わせて使用する。また、研磨パッドには、硬質ウレタンパッド、不織布パッド、スエードパッドを例示できる。
次いで、仮固定基板の前記固定面に電子部品を接着し、樹脂モールドによって仮固定する。例えば、図2(a)に示すように、仮固定基板2の固定面1A上に接着剤層4を設ける。
こうした接着剤としては、両面テープやホットメルト系の接着剤などを例示できる。また、接着剤層を仮固定基板上に設ける方法としては、ロール塗布、スプレー塗布、スクリーン印刷、スピンコートなど種々の方法を採用できる。
次いで、図2(b)に示すように、仮固定基板2上に多数の電子部品6を設置し、接着剤層を硬化させて接着層4Aを形成する。この硬化工程は、接着剤の性質に合わせて行うが、加熱、紫外線照射を例示できる。
次いで、液状の樹脂モールド剤を流し込み、樹脂モールド剤を硬化させる。これによって、図3(a)に示すように、樹脂モールド7内に電子部品6を固定する。ただし、7bは、電子部品の隙間5を充填する樹脂であり、7aは、電子部品を被覆する樹脂である。
本発明で用いるモールド樹脂としては、エポキシ系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ウレタン系樹脂などが挙げられる。
次いで、矢印Aに示すように、仮固定基板2の底面3B側から光を照射することによって、仮固定基板から電子部品6および樹脂モールド7を分離する(図3(b)参照)。
仮固定基板の底面側から照射する光の波長は電子部品や樹脂モールドの種類によって適宜変更するが、例えば200nm〜400nmとすることができる。
ここで、仮固定基板の固定面には、ラップ加工に伴うスクラッチが分散しており、スクラッチ分散面をなしている。例えば図4に示すように、固定面には結晶粒子の粒界が観察されず、多数のスクラッチが伸びている。こうした表面形態であると、仮固定基板と接着層との密着性が適度に低くなり、光照射時に剥離しやすくなる。
ここで、固定面の結晶粒子および粒界の観察には、倍率500倍の光学顕微鏡を用いる。また、固定面のスクラッチ密度の観察には、光学式表面性状測定器「Zygo NV7300:(キャノン製)」を用いる。そして、観察視野を70μm(長軸)×50μm(短軸)の長方形視野とする。スクラッチの有無の判定は以下のようにして行う。
すなわち、固定面の測定にて得られた長軸方向のプロファイル(断面)において、「深さ5nm以上、穴径10μm以下の凹み」をスクラッチと判定する。
例えば、図6に示すように、左側の凹みは穴径が10μm以下のためにスクラッチと判定するが、右側の凹みは、穴径が10μmを越えており、スクラッチとは判定しない。
また、凹みの両肩の高さが異なる場合には、穴底からの距離が小さいほうの肩との距離を深さとする。例えば図7に示す例では、凹みの底から見て、左側の肩の高さはAであり、右側の肩の高さはBであるが、BがAより小さい。この場合には、Bを凹みの深さとする。
また、深さ5nm以下の凹みは、表面の微小な凹凸あるいはノイズみなして、本判定ではスクラッチとしてはカウントせず、両肩が滑らかにつながっているものとみなす。例えば、図8に示す凹みは深さが5nmに達しないので、スクラッチとは判定しない。
こうした条件下において、観察視野70μm×50μmの長方形視野において、短軸方向の中央部での長軸方向のプロファイル内に観察されるスクラッチ数をスクラッチ密度とする。
固定面におけるスクラッチ密度は、10本〜50本が好ましく、20本〜40本が更に好ましい。
また、底面においては、例えば図5に示すように、透光性セラミックスを構成する結晶粒子の研磨面および粒界が底面に露出している。そして、底面が、スクラッチが分散する分散領域と、スクラッチが分散していないか、あるいは僅かしか分散していない非分散領域とを有する。
ただし、底面の観察方法は、固定面と同様とする。また、観察視野内に観察されるスクラッチ密度は、8本以下であることが好ましく、観察されなくともよい。
(実施例1)
図1〜図3に示すようにして、仮固定基板を製造し、また仮固定基板から電子部品および樹脂モールドを分離した。
具体的には、まず、以下の成分を混合したスラリーを調製した。
(原料粉末)
・比表面積3.5〜4.5m/g、平均一次粒子径0.35〜0.45μmのα−アルミナ粉末 100重量部
・MgO(マグネシア) 0.025重量部
・ZrO(ジルコニア) 0.040重量部
・Y(イットリア) 0.0015重量部
(分散媒)
・グルタル酸ジメチル 27重量部
・エチレングリコール 0.3重量部
(ゲル化剤)
・MDI樹脂 4重量部
(分散剤)
・高分子界面活性剤 3重量部
(触媒)
・N,N-ジメチルアミノヘキサノール 0.1重量部
このスラリーを、アルミニウム合金製の型に室温で注型の後、室温で1時間放置した。次いで40℃で30分放置し、固化を進めてから、離型した。さらに、室温、次いで90℃の各々にて2時間放置して、板状の粉末成形体を得た。
得られた粉末成形体を、大気中1100℃で仮焼(予備焼成)の後、水素3:窒素1の雰囲気中1750℃で焼成を行い、その後、同条件でアニール処理を実施し、基材2Aとした。
作製した基材2Aの第一の主面および第二の主面に対して、ダイヤモンドスラリーによる両面ラップ加工を実施した。ダイヤモンドの粒径は6μmとした。次いで、第二の主面3Aのみ、SiO砥粒とダイヤモンド砥粒による化学機械的研磨加工し、洗浄を実施し、φ300mm、厚さ0.85mmの仮固定基板2(図1(c)参照)を得た。第一の主面1Aは化学機械的研磨加工しなかった。
ここで、固定面1Aには、結晶粒子の粒界が観察されず、ラップ加工に伴うスクラッチが分散しており、スクラッチ分散面をなしていた。
70μm×50μmの長方形視野に観察されたスクラッチの本数は30本であった。また、底面においては、透光性アルミナを構成する結晶粒子の研磨面および粒界が底面に露出しており、スクラッチが分散する分散領域と、スクラッチが分散していない非分散領域とが見られた。観察視野内に観察されたスクラッチの本数は3本であった。
次いで、仮固定基板の固定面1A上に接着剤(UV剥離テープ SELFA-SE(積水化学工業社製))を塗布し、電子部品(2mm角の電子部品)を7,500個縦横に規則的に配置した。次いで200℃で加熱して接着剤を硬化させた。次いで、モールド樹脂(R4212-2C(ナガセケムテックス社製)を流し込み、加熱することで硬化させ、電子部品を樹脂モールドで固定した。
次いで仮固定基板の底面側から紫外線を照射した。この結果、仮固定基板からの電子部品と樹脂モールドとの剥離の歩留りは99.5%であった。
(実施例2)
実施例1と同様にして仮固定基板を製造し、また仮固定基板から電子部品および樹脂モールドを分離した。ただし、底面において化学機械的研磨の時間を短くすることで、観察視野内に観察されたスクラッチの本数を5本とした。この結果、電子部品と樹脂モールドとの剥離の歩留りは99.3%であった。
(実施例3)
実施例1と同様にして仮固定基板を製造し、また仮固定基板から電子部品および樹脂モールドを分離した。ただし、底面において化学機械的研磨の時間を長くすることで、観察視野内に観察されたスクラッチの本数を0本とした。この結果、電子部品と樹脂モールドとの剥離の歩留りは99.5%であった。
(比較例1)
実施例1と同様にして仮固定基板を製造し、また仮固定基板から電子部品および樹脂モールドを分離した。ただし、実施例1とは異なり、第二の主面の化学機械的研磨を行わなかった。この結果、固定面および底面の状態は同様となり、また観察視野内のスクラッチ数はいずれも30本となった。電子部品および樹脂モールドと仮固定基板との剥離の歩留りは93.2%であった。これは、紫外線が十分に仮固定基板と接着層との界面に到達せず、光の利用効率が低下したためと考えられる。
(比較例2)
実施例1と同様にして仮固定基板を製造し、また仮固定基板から電子部品および樹脂モールドを分離した。ただし、実施例1とは異なり、第一の主面および第二の主面の両方を化学機械的研磨に供した。この結果、固定面および底面の状態は同様となり、また観察視野内のスクラッチ数はいずれも3本となった。電子部品と樹脂モールドとの剥離の歩留りは94.2%であった。これは、仮固定基板と接着層との密着性が高く、剥離がスムーズに進まなかったためと考えられる。

Claims (5)

  1. 複数の電子部品を接着し、樹脂モールドで仮固定するための固定面と、前記固定面の反対側にある底面とを備える仮固定基板であって、
    前記仮固定基板が透光性セラミックスからなり、前記固定面にスクラッチが分散しており、前記透光性セラミックスを構成する結晶粒子の研磨面および粒界が前記底面に露出しており、前記底面におけるスクラッチの密度が前記固定面におけるスクラッチの密度よりも低いことを特徴とする、仮固定基板。
  2. 前記固定面がラップ加工面であり、前記底面がラップ加工および化学機械的研磨加工面であることを特徴とする、請求項1記載の仮固定基板。
  3. 前記透光性セラミックスが透光性アルミナからなることを特徴とする、請求項1または2記載の仮固定基板。
  4. 透光性セラミックスからなる基材の第一の主面および第二の主面をラップ加工する工程、
    次いで前記第二の主面を化学機械的研磨加工することによって、固定面と底面とを有する仮固定基板を得る工程、
    次いで前記仮固定基板の前記固定面に電子部品を接着し、樹脂モールドによって仮固定する工程、および
    前記底面側から光を照射することによって前記仮固定基板から前記電子部品および前記樹脂モールドを分離する工程
    を有することを特徴とする、電子部品のモールド方法。
  5. 前記透光性セラミックスが透光性アルミナからなることを特徴とする、請求項4記載の方法。

JP2018534892A 2017-03-30 2018-02-01 仮固定基板および電子部品のモールド方法 Active JP6420023B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017066793 2017-03-30
JP2017066793 2017-03-30
PCT/JP2018/003404 WO2018179819A1 (ja) 2017-03-30 2018-02-01 仮固定基板および電子部品のモールド方法

Publications (2)

Publication Number Publication Date
JP6420023B1 JP6420023B1 (ja) 2018-11-07
JPWO2018179819A1 true JPWO2018179819A1 (ja) 2019-04-11

Family

ID=63674741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018534892A Active JP6420023B1 (ja) 2017-03-30 2018-02-01 仮固定基板および電子部品のモールド方法

Country Status (6)

Country Link
US (1) US20200027755A1 (ja)
JP (1) JP6420023B1 (ja)
KR (1) KR20190135023A (ja)
CN (1) CN110494956B (ja)
TW (1) TW201837009A (ja)
WO (1) WO2018179819A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7303081B2 (ja) * 2019-09-24 2023-07-04 日本碍子株式会社 仮固定基板、複合基板および電子部品の剥離方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4724988B2 (ja) * 2001-09-05 2011-07-13 ソニー株式会社 マルチチップモジュール作製用の疑似ウエハを作製する方法
JP4565804B2 (ja) * 2002-06-03 2010-10-20 スリーエム イノベイティブ プロパティズ カンパニー 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
CN1703773B (zh) * 2002-06-03 2011-11-16 3M创新有限公司 层压体以及用该层压体制造超薄基片的方法和设备
JP5304112B2 (ja) 2008-09-01 2013-10-02 日本電気硝子株式会社 薄膜付きガラス基板の製造方法
JP2011023438A (ja) 2009-07-14 2011-02-03 Nippon Electric Glass Co Ltd 基板接合体の製造方法
JPWO2013187410A1 (ja) * 2012-06-13 2016-02-04 日本碍子株式会社 複合基板
WO2014199975A1 (ja) 2013-06-12 2014-12-18 日本碍子株式会社 紫外線発光素子用窓材及びその製造方法
CN104779265B (zh) * 2014-01-14 2020-07-07 松下电器产业株式会社 发光装置
JP2016139751A (ja) 2015-01-29 2016-08-04 住友金属鉱山株式会社 サファイア基板の研磨方法及び得られるサファイア基板

Also Published As

Publication number Publication date
US20200027755A1 (en) 2020-01-23
KR20190135023A (ko) 2019-12-05
CN110494956A (zh) 2019-11-22
CN110494956B (zh) 2023-04-28
JP6420023B1 (ja) 2018-11-07
WO2018179819A1 (ja) 2018-10-04
TW201837009A (zh) 2018-10-16

Similar Documents

Publication Publication Date Title
EP2960925A1 (en) Composite substrate, semiconductor device and method for manufacturing semiconductor device
JP2010016176A (ja) 試料保持具
JP6076486B2 (ja) 半導体用複合基板のハンドル基板
US9425083B2 (en) Handle substrate, composite substrate for semiconductor, and semiconductor circuit board and method for manufacturing the same
JP6420023B1 (ja) 仮固定基板および電子部品のモールド方法
WO2015129699A1 (ja) 貫通孔を有する絶縁基板
JP5849176B1 (ja) 半導体用複合基板のハンドル基板および半導体用複合基板
JP6430081B1 (ja) 仮固定基板および電子部品の仮固定方法
TWI815002B (zh) 暫時固定基板、複合基板及電子構件的剝離方法
JP6375188B2 (ja) 透光性焼結セラミック支持体及びその製造方法
JP2023149989A (ja) 仮固定基板、仮固定基板の製造方法、および電子部品の仮固定方法
JPWO2020022372A1 (ja) 仮固定基板、仮固定方法および電子部品の製造方法
JP2021052053A (ja) 仮固定基板、複合基板および電子部品の剥離方法
JP2015034110A (ja) ウェハー保持用基板の製造方法及びウェハー保持用基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180705

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180705

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180914

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181010

R150 Certificate of patent or registration of utility model

Ref document number: 6420023

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150