JPWO2017033318A1 - データ送受信装置及び表示装置 - Google Patents

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Abstract

安定な高速データ伝送が可能となるデータ送受信装置、及び狭額縁化ができ、不要輻射を抑制することができる表示装置を提供する。位相誤差検出部３２は、データ信号とクロック信号との間の位相誤差を検出して、位相誤差情報として送受信部３０を介してタイミングコントローラ５に送信する。位相調整部５２は、位相誤差情報に基づいて、信号生成部５１から入力されたクロック信号及びデータ信号の少なくともいずれか一方の位相を調整する。データ同期部３１は、シリアルのデータ信号を同期化し、パラレルに変換する。データ同期部３１はパラレルに変換したデータ信号を出力部３３から液晶パネル１に出力する。

Description

本発明は、データ送受信装置及び表示装置に関する。
矩形の液晶パネルを画像表示部として備える表示装置は、テレビジョン受信機及びパーソナルコンピュータ等に用いられている。表示装置は、タイミングコントローラ及び該タイミングコントローラに接続されたソースドライバを備える。タイミングコントローラは、入力された画像データ、水平同期信号及び垂直同期信号からクロック信号及び該クロック信号に同期したデータ信号を生成する。タイミングコントローラは、水平同期信号、クロック信号及びデータ信号をソースドライバに送信する。
ソースドライバは、水平同期信号、クロック信号及びデータ信号を受信する。即ち、表示装置は、タイミングコントローラをデータ送信部とし、ソースドライバをデータ受信部とするデータ送受信装置を備える。ソースドライバは、受信した水平同期信号及びクロック信号に基づいて、データ信号を同期化してパラレル変換し、液晶パネルに出力する。
ソースドライバは、複数あり、液晶パネルの長辺に沿って所定間隔ごとに配置されている。したがって、表示装置の大画面化に伴ってタイミングコントローラからソースドライバまでの距離が長くなった場合、クロック信号とデータ信号との間に位相誤差が生じやすくなり、また、伝送線路の抵抗又は容量等のインピーダンスの影響により伝送品質の劣化が大きくなる。これにより、ソースドライバを構成するデータ信号のラッチ回路において、クロック信号及びデータ信号の同期化の際、セットアップ時間及びホールド時間を満たすことが困難となっている。
クロック信号及びデータ信号の位相を調整することが、上述の問題の対策となる。例えば、特許文献１に記載のシリアルパラレル変換装置は、発振器を利用して、クロック信号から複数の異なる位相のタップ出力信号を出力するＰＬＬ（Phase Locked Loop ）回路を有している。シリアルパラレル変換装置は、ＰＬＬ回路が生成したタップ出力信号を用いて、異なる位相の複数のストローブ信号を生成し、シリアルのデータ信号とクロック信号との位相誤差に応じて、最適なタイミングのストローブ信号を選択する。
シリアルパラレル変換装置は、選択したストローブ信号によって、シリアルのデータ信号をパラレルのデータ信号に変換することにより、位相を調整している。したがって、シリアルパラレル変換装置をソースドライバに用いることで上述の問題を解決できる。
特開２００３−１３３９６５号公報
しかしながら、特許文献１に記載のシリアルパラレル変換装置をソースドライバに用いた場合、液晶パネルの長辺に沿って配置されるソースドライバ夫々に発振器を有するＰＬＬ回路を搭載する必要がある。これにより、ソースドライバの規模が大きくなり、表示装置の狭額縁化の阻害要因となる。また、表示装置において、ソースドライバ夫々のＰＬＬ回路に搭載された発振器により、不要輻射が悪化し、また発熱が大きくなるという問題がある。一方で、何ら対策を行わなければ、クロック信号及びデータ信号の伝送品質の劣化並びにクロック信号とデータ信号との間の位相誤差の問題は依然解決されない。
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、安定なデータ伝送が可能となるデータ送受信装置、及び狭額縁化ができ、不要輻射及び発熱を抑制することができる表示装置を提供することにある。
本発明に係るデータ送受信装置は、クロック信号及び該クロック信号に同期したデータ信号を送信するデータ送信部と、前記クロック信号及びデータ信号を受信するデータ受信部とを備え、前記データ受信部は、前記データ信号と前記クロック信号との間の位相誤差を検出する位相誤差検出部を有し、前記データ送信部は、前記位相誤差に基づいて、前記クロック信号又は前記データ信号の内、少なくともいずれか一方の位相を調整する位相調整部を有することを特徴とする。
本発明によれば、位相誤差検出部は、クロック信号とデータ信号との間の位相誤差を検出する。位相調整部は、位相誤差に基づいて、クロック信号又はデータ信号のうち少なくともいずれか一方の位相を調整するので、クロック信号及びデータ信号の位相を最適調整することができる。したがって、データ送信部がクロック信号及びデータ信号の同期化を行うデータ信号のラッチ回路を有する場合、データ送信部及びデータ受信部間の距離、伝送線路の特性インピーダンス等によらず、データ受信部のデータ信号のラッチ回路のセットアップ時間、ホールド時間を満足するよう最適調整することができる。これにより、安定なデータ伝送が可能となる。
本発明に係るデータ送受信装置は、前記位相誤差検出部は、検出した前記位相誤差に係る位相誤差情報を前記データ送信部にフィードバックするようにしてあることを特徴とする。
本発明によれば、位相誤差検出部が検出した位相誤差に係る位相誤差情報をフィードバックすることにより、位相調整部は、該位相誤差情報に基づいてクロック信号及びデータ信号の位相を調整することができる。
本発明に係るデータ送受信装置は、前記データ送信部は、前記位相調整部が調整した前記クロック信号及びデータ信号を前記データ受信部に送信するようにしてあり、前記データ受信部は、前記位相調整部が調整した前記クロック信号及びデータ信号を同期化するデータ同期部を有することを特徴とする。
本発明によれば、データ同期部は、位相調整部が調整したクロック信号及びデータ信号を用いることにより、安定して同期を行うことができる。
本発明に係る表示装置は、上述のデータ送受信装置と、画素電極を含む複数の表示画素を有する液晶パネルとを備え、前記データ送信部は、画像データから前記データ信号を生成し、前記データ受信部は、前記データ信号を前記画素電極に書き込むようにしてあることを特徴とする。
本発明によれば、上述のデータ送受信装置を用いることにより、発振器を有するＰＬＬ回路を用いずに、クロック信号及びデータ信号の位相を最適調整することができる。したがって、表示装置において、狭額縁化ができ、不要輻射及び発熱を抑制することができる。
本発明によれば、安定なデータ伝送が可能となる。また、表示装置において、狭額縁化ができ、不要輻射及び発熱を抑制することができる。
実施の形態１に係る表示装置の電気的機能構成を示すブロック図である。 ソースドライバ及びタイミングコントローラの構成を示すブロック図である。 位相誤差検出部の構成の一例を示す回路図である。 クロック信号、データ信号、Ｄフリップフロップ回路の出力信号及びパルス生成部のパルス信号を示すタイミングチャートである。 クロック信号、データ信号、Ｄフリップフロップ回路の出力信号及びパルス生成部のパルス信号を示すタイミングチャートである。 クロック信号、データ信号、Ｄフリップフロップ回路の出力信号及びパルス生成部のパルス信号を示すタイミングチャートである。 実施の形態２に係る表示装置が備える位相誤差検出部の構成を示す回路図である。 実施の形態３に係る表示装置が備える位相誤差検出部の構成を示す回路図である。 実施の形態４に係る表示装置が備える位相誤差検出部の構成を示す回路図である。
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、実施の形態１に係る表示装置の電気的機能構成を示すブロック図である。図１中、１００は表示装置であり、表示装置１００は、テレビジョン受信機又はパーソナルコンピュータ等に用いられ、画像を表示する。
表示装置１００は、表示面を有する液晶パネル１と、液晶パネル１の表示面の反対側から液晶パネル１に光を照射するバックライト２とを備える。液晶パネル１は、透過する光の偏光方向を変化させる複数の表示画素（不図示）と、該複数の表示画素夫々が有する画素電極（不図示）へのデータ信号の書き込みに用いられるスイッチング素子（不図示）とを有する。バックライト２の光源には、例えばＬＥＤが用いられる。
表示装置１００は、前記スイッチング素子に接続された複数のソースドライバ３及び複数のゲートドライバ４と、該複数のソースドライバ３及び複数のゲートドライバ４に接続されたタイミングコントローラ５とを備える。
ソースドライバ３は、画素電極にデータ信号を書き込み、ゲートドライバ４は、スイッチング素子の動作を制御する。タイミングコントローラ５は、ソースドライバ３及びゲートドライバ４の周期的な動作を制御するスタート信号及びクロック信号等を生成し、各ソースドライバ３及び各ゲートドライバ４に送信する。即ち、表示装置１００は、タイミングコントローラ５をデータ送信部とし、ソースドライバ３をデータ受信部とするデータ送受信装置を有することとなる。なお、タイミングコントローラ５と各ソースドライバ３及び各ゲートドライバ４とにおける送受信方式は、高速伝送が要求される場合には、ダブルデータレートのデータ伝送方式が用いられる。
また、表示装置１００は、バックライト２に接続され、バックライト２を駆動するバックライト駆動部６を備える。
更に、表示装置１００は、制御部７と、該制御部７に接続された記憶部８及び入力部９とを備える。制御部７は、タイミングコントローラ５およびバックライト駆動部６に接続されている。
制御部７は、ＣＰＵ又はＭＰＵであり、タイミングコントローラ５及びバックライト駆動部６の動作を制御する。記憶部８は、ＲＯＭ及びＲＡＭ等を有し、制御部７の動作に必要な制御プログラムを記憶している。入力部９には、表示装置１００の外部から画像データ、水平同期信号及び垂直同期信号が入力される。
制御部７は、記憶部８に記憶された制御プログラムを読み出して実行することにより種々の処理を行い、処理の演算過程にて発生したデータを記憶部８に一時的に記憶させる。
図２は、ソースドライバ３及びタイミングコントローラ５の構成を示すブロック図である。図２においては、一のソースドライバ３のみを図示しているが、他のソースドライバも同様の構成であり、同様にタイミングコントローラ５に接続されている。
タイミングコントローラ５は、入力部５０と、該入力部５０に接続された信号生成部５１と、該信号生成部５１に接続された位相調整部５２と、該位相調整部５２に接続された送受信部５３とを有する。
信号生成部５１に、入力部５０を介して画像データ、水平同期信号及び垂直同期信号が入力される。信号生成部５１は、入力された画像データ、水平同期信号及び垂直同期信号に基づいて、クロック信号及び該クロック信号に同期したシリアルのデータ信号を生成し、位相調整部５２に入力する。
位相調整部５２は、後述する位相誤差情報に基づいて、信号生成部５１から入力されたクロック信号及びデータ信号の少なくともいずれか一方の位相を調整する。また、位相調整部５２は、送受信部５３を介してソースドライバ３にクロック信号及びシリアルのデータ信号と、水平同期信号とを送信する。
ソースドライバ３は、タイミングコントローラ５の送受信部５３に接続された送受信部３０と、該送受信部３０に接続されたデータ同期部３１及び位相誤差検出部３２と、データ同期部３１に接続された出力部３３とを有する。
ソースドライバ３は、送受信部３０を介してタイミングコントローラ５が送信したクロック信号及びデータ信号と、水平同期信号とを受信する。クロック信号及びデータ信号は、データ同期部３１及び位相誤差検出部３２に入力される。また、水平同期信号は、データ同期部３１に入力される。
データ同期部３１は、複数のラッチ回路（不図示）を有しており、クロック信号及び水平同期信号に基づいて、シリアルのデータ信号を同期化し、パラレルに変換する。データ同期部３１はパラレルに変換したデータ信号を出力部３３から液晶パネル１に出力する。位相誤差検出部３２は、データ信号とクロック信号との間の位相誤差を検出して、検出した位相誤差に係る位相誤差情報を、送受信部３０を介してタイミングコントローラ５に送信する。
図３は、位相誤差検出部３２の構成の一例を示す回路図である。位相誤差検出部３２は、Ｄフリップフロップ回路３４と、パルス生成部３５と、Ｄフリップフロップ回路３４の出力端子及びパルス生成部３５に接続されたチャージポンプ部３６とを備える。また、位相誤差検出部３２は、チャージポンプ部３６に接続されたバッファ部３７と、チャージポンプ部３６及びバッファ部３７間に一端が接続され、他端が接地されたコンデンサ３８とを有する。
Ｄフリップフロップ回路３４は、ＣＫ端子及びＲ端子の入力の両エッジで動作する。Ｄフリップフロップ回路３４においては、ＣＫ端子にデータ信号が入力され、Ｒ端子にクロック信号が入力され、Ｄ端子はハイレベルに固定されている。Ｄフリップフロップ回路３４にデータ信号の変化エッジが入力された場合、Ｑ出力はローレベルからハイレベルに遷移する。その後、クロック信号の変化エッジが入力された場合、Ｑ出力は、ハイレベルからローレベルに遷移する。Ｑ出力は、チャージポンプ部３６に入力される。
パルス生成部３５には、クロック信号及びデータ信号が入力される。パルス生成部３５は、ハイレベル期間がクロック信号の周期の４分の１幅のパルス信号を生成する。該パルス信号は、データ信号の変化エッジでローレベルからハイレベルに遷移し、クロック信号の周期の４分の１幅の期間の経過後ハイレベルからローレベルに遷移する。パルス信号は、チャージポンプ部３６に入力される。
チャージポンプ部３６は、電源及び接地間にかけて直列に接続された定電流源３６ａ、スイッチング素子３６ｂ，３６ｃ及び定電流源３６ｄを有する。スイッチング素子３６ｂ，３６ｃの接続点は、バッファ部３７に接続されている。
Ｄフリップフロップ回路３４から入力される信号がハイレベルである場合、スイッチング素子３６ｂはオンになり、Ｄフリップフロップ回路３４から入力される信号がローレベルである場合、スイッチング素子３６ｂはオフになる。スイッチング素子３６ｂがオンとなった場合、チャージポンプ部３６からコンデンサ３８に定電流Ｉが流れる。
一方、パルス生成部３５から入力される信号がハイレベルである場合、スイッチング素子３６ｃはオンになり、パルス生成部３５から入力される信号がローレベルである場合、スイッチング素子３６ｃはオフになる。スイッチング素子３６ｃがオンになった場合、コンデンサ３８からチャージポンプ部３６に定電流Ｉが流れる。
したがって、スイッチング素子３６ｂのみがオンである場合、コンデンサ３８の電圧は上昇し、スイッチング素子３６ｃのみがオンである場合、コンデンサ３８の電圧は下降する。また、スイッチング素子３６ｂ及びスイッチング素子３６ｃの両方がオン又はオフである場合、コンデンサ３８の電圧は一定に保持される。
バッファ部３７は、コンデンサ３８の電圧をインピーダンス変換してバッファ出力する。バッファ部３７から出力された電圧は、アナログ信号の位相誤差情報として、送受信部３０を介してタイミングコントローラ５の位相調整部５２に送信される。
以下、上述の如く構成された表示装置１００の動作を説明する。パーソナルコンピュータ又はテレビジョン受信機等から水平同期信号及び垂直同期信号と共に画像データが入力部９を介して表示装置１００に入力された場合、制御部７は、記憶部８から制御プログラムを読み出して、画像の表示に係る動作を行う。
図４Ａ、図４Ｂ及び図４Ｃは、クロック信号ＣＬＫ、データ信号Ｓ１、Ｄフリップフロップ回路３４の出力信号Ｐ１及びパルス生成部３５のパルス信号Ｐｒｅｆを示すタイミングチャートである。図４Ａは、クロック信号ＣＬＫ及びデータ信号Ｓ１の位相がずれていない適正な場合、図４Ｂは、データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも進んでいる場合を示す。図４Ｃは、データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも遅れている場合を示す。
制御部７は、画像データ、水平同期信号及び垂直同期信号等をタイミングコントローラ５の信号生成部５１に入力する。信号生成部５１は、入力された画像データ、水平同期信号及び垂直同期信号等に基づいて、図４Ａに示すように、周期Ｔのクロック信号ＣＬＫ及び該クロック信号ＣＬＫに同期したシリアルのデータ信号Ｓ１を生成する。データ信号Ｓ１は、データ同期部３１でのセットアップ時間及びホールド時間のマージンを最大にするように、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジの中央のタイミングで遷移する。信号生成部５１は、位相調整部５２に生成したクロック信号ＣＬＫ、データ信号Ｓ１、水平同期信号等を入力する。また、信号生成部５１は、ゲートドライバ４用のクロック信号等を生成し、水平同期信号及び垂直同期信号と共にゲートドライバ４に送信する。
ソースドライバ３は、送受信部３０を介してクロック信号ＣＬＫ、データ信号Ｓ１、水平同期信号を受信する。データ同期部３１にはクロック信号ＣＬＫ、データ信号Ｓ１、水平同期信号等が入力され、位相誤差検出部３２には、クロック信号ＣＬＫ及びデータ信号Ｓ１が入力される。データ同期部３１は、入力されたクロック信号ＣＬＫ及び水平同期信号に基づいて、シリアルのデータ信号Ｓ１を同期化してパラレルに変換し、出力部３３を介して液晶パネル１に出力する。一方、ゲートドライバ４は、クロック信号、水平同期信号及び垂直同期信号を用いてゲート信号を生成し、液晶パネル１に出力する。
位相誤差検出部３２において、受信したクロック信号ＣＬＫ及びデータ信号Ｓ１は、Ｄフリップフロップ回路３４及びパルス生成部３５に入力される。ここで、クロック信号ＣＬＫ及びデータ信号Ｓ１の送受信において、タイミングコントローラ５及びソースドライバ３間の距離又はデータ伝送線路のインピーダンスのばらつき等により、クロック信号ＣＬＫ及びデータ信号Ｓ１の位相がずれる場合がある。
Ｄフリップフロップ回路３４は、図４Ａ、図４Ｂ及び図４Ｃに示すように、データ信号Ｓ１及びクロック信号ＣＬＫの位相差に係る位相差パルス信号Ｐ１を出力する。パルス生成部３５は、図４Ａ、図４Ｂ及び図４Ｃに示すように、ハイレベル期間がＴ／４の基準位相差パルス信号Ｐｒｅｆを出力する。
クロック信号ＣＬＫよりもデータ信号Ｓ１の位相が進んでいる場合及び遅れている場合のいずれであっても、位相差パルス信号Ｐ１の立ち上がりと基準位相差パルス信号Ｐｒｅｆの立ち上がりとは同時となる。一方、図４Ｂに示すように、クロック信号ＣＬＫよりもデータ信号Ｓ１の位相がＸだけ進んでいる場合、位相差パルス信号Ｐ１の立ち下がりは、基準位相差パルス信号Ｐｒｅｆの立ち下がりよりもＸだけ遅くなる。また、図４Ｃに示すように、クロック信号ＣＬＫよりもデータ信号Ｓ１の位相がＸだけ遅れている場合、位相差パルス信号Ｐ１の立ち下がりは、基準位相差パルス信号Ｐｒｅｆの立ち下がりよりもＸだけ早くなる。したがって、クロック信号ＣＬＫ及びデータ信号Ｓ１の適正な位相からの位相ずれ量、即ち位相誤差は、位相差パルス信号Ｐ１及び基準位相差パルス信号Ｐｒｅｆがハイレベルである期間の差として表される。
位相差パルス信号Ｐ１は、スイッチング素子３６ｂに入力され、ハイレベルである場合にスイッチング素子３６ｂをオンにし、定電流Ｉをコンデンサ３８に流す。また、基準位相差パルス信号Ｐｒｅｆは、スイッチング素子３６ｃに入力され、ハイレベルである場合にスイッチング素子３６ｃをオンにし、定電流Ｉをコンデンサ３８から吸入する。
データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも進んでいる場合、位相差パルス信号Ｐ１がハイレベルである期間が、基準位相差パルス信号Ｐｒｅｆがハイレベルである期間よりも長い。したがって、スイッチング素子３６ｂのみがオンとなる期間が生じ、コンデンサ３８の電圧は上昇し、バッファ部３７の出力電圧が上昇する。
一方で、データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも遅れている場合、位相差パルス信号Ｐ１がハイレベルである期間が、基準位相差パルス信号Ｐｒｅｆがハイレベルである期間よりも短い。したがって、スイッチング素子３６ｃのみがオンになる期間が生じ、コンデンサ３８の電圧は下降し、バッファ部３７の出力電圧は下降する。
位相誤差検出部３２は、クロック信号ＣＬＫとデータ信号Ｓ１との間の位相誤差をアナログ信号電圧に変換し、アナログ信号の位相誤差情報として位相調整部５２に送信する。即ち、位相誤差検出部３２は、位相誤差情報をタイミングコントローラ５にフィードバックする。このとき、位相誤差検出部３２は、位相誤差に係るアナログ信号と共に基準電圧信号（ＶＲＥＦ）を位相調整部５２に送信することが好ましい。基準電圧信号は、例えばチャージポンプ部３６の電源電圧の２分の１の一定電圧にすることが好ましい。位相調整部５２は、送受信部５３を介して受信した位相誤差に係るアナログ信号及び基準電圧信号の差電圧に基づいて位相の調整を行う。これにより、位相誤差に係るアナログ信号のみを位相誤差情報として送受信する場合よりも、アナログ信号の伝送時におけるオフセット電圧及び電界ノイズ等によるアナログ信号の誤差を抑制することができる。
位相調整部５２は、データ信号Ｓ１及びクロック信号ＣＬＫの位相誤差が所定値、例えばゼロとなるようにデータ信号Ｓ１の位相及びクロック信号ＣＬＫの位相の内、少なくともいずれか一方に遅延を与えて調整する。位相調整部５２は、調整したデータ信号Ｓ１及びクロック信号ＣＬＫを、送受信部５３を介してソースドライバ３に送信する。
なお、ソースドライバ３は、位相誤差情報に係るアナログ電圧をアナログ電流に変換して位相調整部５２に送信してもよい。位相誤差情報を電流伝送することにより、ソースドライバ３からタイミングコントローラ５へのアナログ信号伝送時における電界ノイズによる位相誤差情報のオフセット、ノイズによる影響を抑制することができる。
ゲートドライバ４は、ゲート信号により、液晶パネル１の表示画素に係るスイッチング素子を駆動し、ソースドライバ３は、上述の如く駆動して位相が調整されたパラレルのデータ信号Ｓ１を液晶パネル１の表示画素に係る画素電極に書き込む。また、制御部７は、バックライト駆動部６を駆動し、バックライト２の光を液晶パネル１の反対側から液晶パネル１へ照射させる。表示装置１００は、バックライト２からの光の偏光方向を液晶パネル１により変化させて、表示装置１００に入力された画像データに係る画像を液晶パネル１の表示面に表示する。
上記の構成によれば、位相誤差検出部３２は、ソースドライバ３が受信したクロック信号とデータ信号との間の位相誤差を検出し、アナログ信号の位相誤差情報を位相調整部５２に送信する。タイミングコントローラ５の位相調整部５２は、位相誤差情報に基づいて、クロック信号及びデータ信号が常に最適な位相となるように調整する。したがって、タイミングコントローラ５及びソースドライバ３間の距離、データ伝送線路のインピーダンスのばらつき、温度特性による遅延変動等によらず、データ同期部３１のデータ信号のラッチ回路のセットアップ時間、ホールド時間を満足することができ、安定なデータ伝送ができる。
また、位相誤差検出部３２が位相誤差情報をタイミングコントローラ５にフィードバックすることにより、位相調整部５２は、位相誤差情報に基づいてクロック信号及びデータ信号の位相を調整することができる。また、データ同期部３１は、位相調整部５２が調整したクロック信号及びデータ信号を用いることにより、安定して同期を行うことができる。
また、位相誤差情報をアナログ信号として出力するので、デジタル信号として出力するよりも簡易な回路を用いて位相誤差情報を出力できる。更に、表示装置１００においてはソースドライバ３内に、発振器を用いる必要がなく、狭額縁化ができ、不要輻射及び発熱を抑制することができる。
なお、位相誤差情報は、アナログーデジタル変換器によりデジタル信号の位相誤差情報として位相調整部５２に送信されてもよい。デジタル信号は、パラレルのデータ及びシリアルのデータのいずれであってもよい。
（実施の形態２）
図５は、実施の形態２に係る表示装置１００が備える位相誤差検出部３２の構成を示す回路図である。実施の形態２に係る表示装置１００の構成について、実施の形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態２に係る表示装置１００が備える位相誤差検出部３２は、チャージポンプ３６、バッファ部３７及びコンデンサ３８に代えて、平滑部３０１、３０２と、演算部３０３とを有する。
平滑部３０１、３０２は、パルス周波数成分のノイズをカットするローパスフィルタである。平滑部３０１は、Ｄフリップフロップ回路３４の出力端子に接続され、平滑部３０２はパルス生成部３５に接続されている。
演算部３０３は、引き算回路であり、プラス側入力端子に平滑部３０１が接続され、マイナス側入力端子に平滑部３０２が接続されている。演算部３０３の出力端子は、送受信部３０に接続されている。演算部３０３は、平滑部３０１の出力及び平滑部３０２の出力の差を演算し、演算した差分を位相誤差情報として出力する。したがって、位相誤差検出部３２は、演算部３０３の演算結果をデータ信号Ｓ１とクロック信号ＣＬＫとの間の位相誤差をアナログ信号電圧として検出し、位相誤差情報として位相調整部５２に送信する。即ち、位相誤差検出部３２は、位相誤差情報をデータ送信部５にフィードバックする。
位相調整部５２は、データ信号Ｓ１及びクロック信号ＣＬＫの位相誤差が所定値、例えばゼロとなるようにデータ信号Ｓ１の位相及びクロック信号ＣＬＫの位相の内、少なくともいずれか一方に遅延を与えて調整する。位相調整部５２は、調整したデータ信号Ｓ１及びクロック信号ＣＬＫを、送受信部５３を介してソースドライバ３に送信する。
なお、ソースドライバ３は、位相誤差情報に係るアナログ電圧をアナログ電流に変換して位相調整部５２に送信してもよい。位相誤差情報を電流伝送することにより、ソースドライバ３からタイミングコントローラ５へのアナログ信号伝送時における電界ノイズによる位相誤差情報のオフセット及びノイズの影響を抑制することができる。
なお、位相誤差情報は、アナログ信号をデジタル信号に変換して位相調整部５３に送信されてもよい。
（実施の形態３）
図６は、実施の形態３に係る表示装置１００が備える位相誤差検出部３２の構成を示す回路図である。実施の形態３においては、一つのクロック信号ＣＬＫに対して複数のデータ信号Ｓｘが存在する場合の構成について説明する。実施の形態３に係る表示装置１００の構成について、実施の形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態３に係る表示装置１００において、信号生成部５１は、データ信号Ｓｘとして、データ信号Ｓ１に加え、データ信号Ｓ１と同様にデータ信号Ｓ２を生成する。したがって、データ信号Ｓ１、Ｓ２が液晶パネル１の画素電極に書き込まれることにより、液晶パネル１の表示面に画像が表示される。
また、位相誤差検出部３２は、実施の形態１の構成に加えて、Ｄフリップフロップ回路３４０、パルス生成部３５０及びチャージポンプ部３６０を有する。Ｄフリップフロップ回路３４０及びパルス生成部３５０は、夫々Ｄフリップフロップ回路３４、パルス生成部３５と同様の構成をなす。チャージポンプ部３６０は、チャージポンプ部３６と同様の構成をなし、電源及び接地間にかけて直列に接続された定電流源３６１、スイッチング素子３６２、３６３及び定電流源３６４を有する。スイッチング素子３６２、３６３間は、バッファ部３７に接続されている。
Ｄフリップフロップ回路３４０のＣＫ端子にはデータ信号Ｓ２が入力され、Ｒ端子には、クロック信号ＣＬＫが入力される。Ｄフリップフロップ回路３４０は、Ｄフリップフロップ回路３４と同様に、データ信号Ｓ２及びクロック信号ＣＬＫの位相差に係る位相差パルス信号Ｐ２を出力する。
また、パルス生成部３５０には、データ信号Ｓ２及びクロック信号ＣＬＫが入力される。パルス生成部３５０は、ハイレベル期間がＴ／４である基準位相差パルス信号Ｐｒｅｆを出力する。
チャージポンプ部３６０により、チャージポンプ部３６と同様に、データ信号Ｓ２の位相がクロック信号ＣＬＫの位相よりも進んでいる場合、定電流Ｉがコンデンサ３８に流れる。これにより、コンデンサ３８の電圧は上昇し、バッファ部３７の出力電圧が上昇する。
一方で、データ信号Ｓ２の位相がクロック信号ＣＬＫの位相よりも遅れている場合、定電流Ｉがコンデンサ３８からチャージポンプ部３６０に流れ、コンデンサ３８の電圧は下降し、バッファ部３７の出力電圧は下降する。
したがって、コンデンサ３８の電圧は、データ信号Ｓ１、Ｓ２夫々とクロック信号ＣＬＫとの平均的な位相誤差に対応し、バッファ部３７は該電圧を位相誤差情報として出力することとなる。これにより、表示装置１００は、データ信号が複数ある場合においてもデータ信号及びクロック信号の位相を良好に調整することができる。
例えば、データ信号Ｓ１とデータ信号Ｓ２との間にスキューがある場合、データ信号Ｓ１とクロック信号ＣＬＫとの位相を最適に調整すると、データ信号Ｓ２とクロック信号ＣＬＫとの位相が最適からずれてしまうことがあるが、上記の構成によればデータ信号Ｓ１とクロック信号ＣＬＫとの位相、及びデータ信号Ｓ２とクロック信号ＣＬＫとの位相が満遍なく最適となるように調整することができる。
なお、データ信号Ｓｘは二つに限られず、三つ以上とする構成であってもよい。該構成においては、上記と同様にデータ信号ごとにＤフリップフロップ回路、パルス生成部及びチャージポンプ回路を接続し、各チャージポンプ回路をバッファ部３７に接続すれば良い。
（実施の形態４）
図７は、実施の形態４に係る表示装置１００が備える位相誤差検出部３２の構成を示す回路図である。実施の形態４においては、実施の形態３と同様に、一つのクロック信号ＣＬＫに対して複数のデータ信号Ｓｘが存在する場合の構成について説明する。実施の形態４に係る表示装置１００の構成について、実施の形態１から実施の形態３までと同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態４に係る表示装置１００においては、実施の形態１と同様に、位相誤差検出部３２は、Ｄフリップフロップ回路３４及びパルス生成部３５を有する。また、実施の形態２と同様に、位相誤差検出部３２は、平滑部３０１、３０２と、演算部３０３とを有する。更に、実施の形態３と同様に、Ｄフリップフロップ回路３４０及びパルス生成部３５０を有し、信号生成部５１は、データ信号Ｓｘとしてデータ信号Ｓ１、Ｓ２を生成する。
実施の形態１から実施の形態３までと異なり、位相誤差検出部３２は、更に平滑部３０４、３０５と、演算部３０６を有する。平滑部３０４、３０５と、演算部３０６は夫々、平滑部３０１、３０２及び演算部３０３と同様の構成をなす。平滑部３０４は、Ｄフリップフロップ回路３４０の出力端子に接続され、演算部３０６のプラス側入力端子に接続されている。平滑部３０５は、パルス生成部３５０に接続され、演算部３０６のマイナス側入力端子に接続されている。
位相誤差検出部３２は更に演算部３０７を有している。演算部３０７は、加算回路であり、入力された二つの値の加算値を出力する。演算部３０７には、演算部３０３、３０６から出力された演算結果が入力される。演算部３０７は、演算結果を位相誤差情報として出力する。
上記の構成によれば、表示装置１００は、データ信号が複数ある場合においてもデータ信号及びクロック信号の位相を良好に調整することができる。
なお、データ信号Ｓｘは二つに限られず、三つ以上とする構成であってもよい。該構成においては、データ信号ごとに平滑部、引き算回路を接続し、各引き算回路を演算部３０７に接続すれば良い。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。即ち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態も本発明の技術的範囲に含まれる。
１ 液晶パネル
３ ソースドライバ（データ受信部）
３２ 位相誤差検出部
５２ 位相調整部
５ タイミングコントローラ（データ送信部）
ＣＬＫ クロック信号
Ｓ１、Ｓ２、Ｓｘ データ信号
１００ 表示装置
本発明は、データ送受信装置及び表示装置に関する。
矩形の液晶パネルを画像表示部として備える表示装置は、テレビジョン受信機及びパーソナルコンピュータ等に用いられている。表示装置は、タイミングコントローラ及び該タイミングコントローラに接続されたソースドライバを備える。タイミングコントローラは、入力された画像データ、水平同期信号及び垂直同期信号からクロック信号及び該クロック信号に同期したデータ信号を生成する。タイミングコントローラは、水平同期信号、クロック信号及びデータ信号をソースドライバに送信する。
ソースドライバは、水平同期信号、クロック信号及びデータ信号を受信する。即ち、表示装置は、タイミングコントローラをデータ送信部とし、ソースドライバをデータ受信部とするデータ送受信装置を備える。ソースドライバは、受信した水平同期信号及びクロック信号に基づいて、データ信号を同期化してパラレル変換し、液晶パネルに出力する。
ソースドライバは、複数あり、液晶パネルの長辺に沿って所定間隔ごとに配置されている。したがって、表示装置の大画面化に伴ってタイミングコントローラからソースドライバまでの距離が長くなった場合、クロック信号とデータ信号との間に位相誤差が生じやすくなり、また、伝送線路の抵抗又は容量等のインピーダンスの影響により伝送品質の劣化が大きくなる。これにより、ソースドライバを構成するデータ信号のラッチ回路において、クロック信号及びデータ信号の同期化の際、セットアップ時間及びホールド時間を満たすことが困難となっている。
クロック信号及びデータ信号の位相を調整することが、上述の問題の対策となる。例えば、特許文献１に記載のシリアルパラレル変換装置は、発振器を利用して、クロック信号から複数の異なる位相のタップ出力信号を出力するＰＬＬ（Phase Locked Loop ）回路を有している。シリアルパラレル変換装置は、ＰＬＬ回路が生成したタップ出力信号を用いて、異なる位相の複数のストローブ信号を生成し、シリアルのデータ信号とクロック信号との位相誤差に応じて、最適なタイミングのストローブ信号を選択する。
シリアルパラレル変換装置は、選択したストローブ信号によって、シリアルのデータ信号をパラレルのデータ信号に変換することにより、位相を調整している。したがって、シリアルパラレル変換装置をソースドライバに用いることで上述の問題を解決できる。
特開２００３−１３３９６５号公報
しかしながら、特許文献１に記載のシリアルパラレル変換装置をソースドライバに用いた場合、液晶パネルの長辺に沿って配置されるソースドライバ夫々に発振器を有するＰＬＬ回路を搭載する必要がある。これにより、ソースドライバの規模が大きくなり、表示装置の狭額縁化の阻害要因となる。また、表示装置において、ソースドライバ夫々に搭載されたＰＬＬ回路の発振器により、不要輻射が悪化し、また発熱が大きくなるという問題がある。一方で、何ら対策を行わなければ、クロック信号及びデータ信号の伝送品質の劣化並びにクロック信号とデータ信号との間の位相誤差の問題は依然解決されない。
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、安定なデータ伝送が可能となるデータ送受信装置、及び狭額縁化ができ、不要輻射及び発熱を抑制することができる表示装置を提供することにある。
本発明に係るデータ送受信装置は、クロック信号及び該クロック信号に同期したデータ信号を送信するデータ送信部と、前記クロック信号及びデータ信号を受信するデータ受信部とを備え、前記データ受信部は、前記データ信号と前記クロック信号との間の位相誤差を検出する位相誤差検出部を有し、前記データ送信部は、前記位相誤差に基づいて、前記クロック信号及び前記データ信号の内、少なくともいずれか一方の位相を調整する位相調整部を有することを特徴とする。
本発明によれば、位相誤差検出部は、クロック信号とデータ信号との間の位相誤差を検出する。位相調整部は、位相誤差に基づいて、クロック信号及びデータ信号のうち少なくともいずれか一方の位相を調整するので、クロック信号及びデータ信号の位相を最適調整することができる。したがって、データ受信部がクロック信号及びデータ信号の同期化を行うデータ信号のラッチ回路を有する場合、データ送信部及びデータ受信部間の距離、伝送線路の特性インピーダンス等によらず、データ受信部のデータ信号のラッチ回路のセットアップ時間、ホールド時間を満足するよう最適調整することができる。これにより、安定なデータ伝送が可能となる。
本発明に係るデータ送受信装置は、前記位相誤差検出部は、検出した前記位相誤差に係る位相誤差情報を前記データ送信部にフィードバックするようにしてあることを特徴とする。
本発明によれば、位相誤差検出部が検出した位相誤差に係る位相誤差情報をフィードバックすることにより、位相調整部は、該位相誤差情報に基づいてクロック信号及びデータ信号の位相を調整することができる。
本発明に係るデータ送受信装置は、前記データ送信部は、前記位相調整部が調整した前記クロック信号及びデータ信号を前記データ受信部に送信するようにしてあり、前記データ受信部は、前記位相調整部が調整した前記クロック信号及びデータ信号を同期化するデータ同期部を有することを特徴とする。
本発明によれば、データ同期部は、位相調整部が調整したクロック信号及びデータ信号を用いることにより、安定して同期を行うことができる。
本発明に係る表示装置は、上述のデータ送受信装置と、画素電極を含む複数の表示画素を有する液晶パネルとを備え、前記データ送信部は、画像データから前記データ信号を生成し、前記データ受信部は、前記データ信号を前記画素電極に書き込むようにしてあることを特徴とする。
本発明によれば、上述のデータ送受信装置を用いることにより、発振器を有するＰＬＬ回路を用いずに、クロック信号及びデータ信号の位相を最適調整することができる。したがって、表示装置において、狭額縁化ができ、不要輻射及び発熱を抑制することができる。
本発明によれば、安定なデータ伝送が可能となる。また、表示装置において、狭額縁化ができ、不要輻射及び発熱を抑制することができる。
実施の形態１に係る表示装置の電気的機能構成を示すブロック図である。 ソースドライバ及びタイミングコントローラの構成を示すブロック図である。 位相誤差検出部の構成の一例を示す回路図である。 クロック信号、データ信号、Ｄフリップフロップ回路の出力信号及びパルス生成部のパルス信号を示すタイミングチャートである。 クロック信号、データ信号、Ｄフリップフロップ回路の出力信号及びパルス生成部のパルス信号を示すタイミングチャートである。 クロック信号、データ信号、Ｄフリップフロップ回路の出力信号及びパルス生成部のパルス信号を示すタイミングチャートである。 実施の形態２に係る表示装置が備える位相誤差検出部の構成を示す回路図である。 実施の形態３に係る表示装置が備える位相誤差検出部の構成を示す回路図である。 実施の形態４に係る表示装置が備える位相誤差検出部の構成を示す回路図である。
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、実施の形態１に係る表示装置の電気的機能構成を示すブロック図である。図１中、１００は表示装置であり、表示装置１００は、テレビジョン受信機又はパーソナルコンピュータ等に用いられ、画像を表示する。
表示装置１００は、表示面を有する液晶パネル１と、液晶パネル１の表示面の反対側から液晶パネル１に光を照射するバックライト２とを備える。液晶パネル１は、透過する光の偏光方向を変化させる複数の表示画素（不図示）と、該複数の表示画素夫々が有する画素電極（不図示）へのデータ信号の書き込みに用いられるスイッチング素子（不図示）とを有する。バックライト２の光源には、例えばＬＥＤが用いられる。
表示装置１００は、前記スイッチング素子に接続された複数のソースドライバ３及び複数のゲートドライバ４と、該複数のソースドライバ３及び複数のゲートドライバ４に接続されたタイミングコントローラ５とを備える。
ソースドライバ３は、画素電極にデータ信号を書き込み、ゲートドライバ４は、スイッチング素子の動作を制御する。タイミングコントローラ５は、ソースドライバ３及びゲートドライバ４の周期的な動作を制御するスタート信号及びクロック信号等を生成し、各ソースドライバ３及び各ゲートドライバ４に送信する。即ち、表示装置１００は、タイミングコントローラ５をデータ送信部とし、ソースドライバ３をデータ受信部とするデータ送受信装置を有することとなる。なお、タイミングコントローラ５と各ソースドライバ３及び各ゲートドライバ４とにおける送受信方式は、高速伝送が要求される場合には、ダブルデータレートのデータ伝送方式が用いられる。
また、表示装置１００は、バックライト２に接続され、バックライト２を駆動するバックライト駆動部６を備える。
更に、表示装置１００は、制御部７と、該制御部７に接続された記憶部８及び入力部９とを備える。制御部７は、タイミングコントローラ５およびバックライト駆動部６に接続されている。
制御部７は、ＣＰＵ又はＭＰＵであり、タイミングコントローラ５及びバックライト駆動部６の動作を制御する。記憶部８は、ＲＯＭ及びＲＡＭ等を有し、制御部７の動作に必要な制御プログラムを記憶している。入力部９には、表示装置１００の外部から画像データ、水平同期信号及び垂直同期信号が入力される。
制御部７は、記憶部８に記憶された制御プログラムを読み出して実行することにより種々の処理を行い、処理の演算過程にて発生したデータを記憶部８に一時的に記憶させる。
図２は、ソースドライバ３及びタイミングコントローラ５の構成を示すブロック図である。図２においては、一のソースドライバ３のみを図示しているが、他のソースドライバも同様の構成であり、同様にタイミングコントローラ５に接続されている。
タイミングコントローラ５は、入力部５０と、該入力部５０に接続された信号生成部５１と、該信号生成部５１に接続された位相調整部５２と、該位相調整部５２に接続された送受信部５３とを有する。
信号生成部５１に、入力部５０を介して画像データ、水平同期信号及び垂直同期信号が入力される。信号生成部５１は、入力された画像データ、水平同期信号及び垂直同期信号に基づいて、クロック信号及び該クロック信号に同期したシリアルのデータ信号を生成し、位相調整部５２に入力する。
位相調整部５２は、後述する位相誤差情報に基づいて、信号生成部５１から入力されたクロック信号及びデータ信号の少なくともいずれか一方の位相を調整する。また、位相調整部５２は、送受信部５３を介してソースドライバ３にクロック信号及びシリアルのデータ信号と、水平同期信号とを送信する。
ソースドライバ３は、タイミングコントローラ５の送受信部５３に接続された送受信部３０と、該送受信部３０に接続されたデータ同期部３１及び位相誤差検出部３２と、データ同期部３１に接続された出力部３３とを有する。
ソースドライバ３は、送受信部３０を介してタイミングコントローラ５が送信したクロック信号及びデータ信号と、水平同期信号とを受信する。クロック信号及びデータ信号は、データ同期部３１及び位相誤差検出部３２に入力される。また、水平同期信号は、データ同期部３１に入力される。
データ同期部３１は、複数のラッチ回路（不図示）を有しており、クロック信号及び水平同期信号に基づいて、シリアルのデータ信号を同期化し、パラレルに変換する。データ同期部３１はパラレルに変換したデータ信号を出力部３３から液晶パネル１に出力する。位相誤差検出部３２は、データ信号とクロック信号との間の位相誤差を検出して、検出した位相誤差に係る位相誤差情報を、送受信部３０を介してタイミングコントローラ５に送信する。
図３は、位相誤差検出部３２の構成の一例を示す回路図である。位相誤差検出部３２は、Ｄフリップフロップ回路３４と、パルス生成部３５と、Ｄフリップフロップ回路３４の出力端子及びパルス生成部３５に接続されたチャージポンプ回路３６とを備える。また、位相誤差検出部３２は、チャージポンプ回路３６に接続されたバッファ部３７と、チャージポンプ回路３６及びバッファ部３７間に一端が接続され、他端が接地されたコンデンサ３８とを有する。
Ｄフリップフロップ回路３４は、ＣＫ端子及びＲ端子の入力の両エッジで動作する。Ｄフリップフロップ回路３４においては、ＣＫ端子にデータ信号が入力され、Ｒ端子にクロック信号が入力され、Ｄ端子はハイレベルに固定されている。Ｄフリップフロップ回路３４にデータ信号の変化エッジが入力された場合、Ｑ出力はローレベルからハイレベルに遷移する。その後、クロック信号の変化エッジが入力された場合、Ｑ出力は、ハイレベルからローレベルに遷移する。Ｑ出力は、チャージポンプ回路３６に入力される。
パルス生成部３５には、クロック信号及びデータ信号が入力される。パルス生成部３５は、ハイレベル期間がクロック信号の周期の４分の１幅のパルス信号を生成する。該パルス信号は、データ信号の変化エッジでローレベルからハイレベルに遷移し、クロック信号の周期の４分の１幅の期間の経過後ハイレベルからローレベルに遷移する。パルス信号は、チャージポンプ回路３６に入力される。
チャージポンプ回路３６は、電源及び接地間にかけて直列に接続された定電流源３６ａ、スイッチング素子３６ｂ，３６ｃ及び定電流源３６ｄを有する。スイッチング素子３６ｂ，３６ｃの接続点は、バッファ部３７に接続されている。
Ｄフリップフロップ回路３４から入力される信号がハイレベルである場合、スイッチング素子３６ｂはオンになり、Ｄフリップフロップ回路３４から入力される信号がローレベルである場合、スイッチング素子３６ｂはオフになる。スイッチング素子３６ｂがオンとなった場合、チャージポンプ回路３６からコンデンサ３８に定電流Ｉが流れる。
一方、パルス生成部３５から入力される信号がハイレベルである場合、スイッチング素子３６ｃはオンになり、パルス生成部３５から入力される信号がローレベルである場合、スイッチング素子３６ｃはオフになる。スイッチング素子３６ｃがオンになった場合、コンデンサ３８からチャージポンプ回路３６に定電流Ｉが流れる。
したがって、スイッチング素子３６ｂのみがオンである場合、コンデンサ３８の電圧は上昇し、スイッチング素子３６ｃのみがオンである場合、コンデンサ３８の電圧は下降する。また、スイッチング素子３６ｂ及びスイッチング素子３６ｃの両方がオン又はオフである場合、コンデンサ３８の電圧は一定に保持される。
バッファ部３７は、コンデンサ３８の電圧をインピーダンス変換してバッファ出力する。バッファ部３７から出力された電圧は、アナログ信号の位相誤差情報として、送受信部３０を介してタイミングコントローラ５の位相調整部５２に送信される。
以下、上述の如く構成された表示装置１００の動作を説明する。パーソナルコンピュータ又はテレビジョン受信機等から水平同期信号及び垂直同期信号と共に画像データが入力部９を介して表示装置１００に入力された場合、制御部７は、記憶部８から制御プログラムを読み出して、画像の表示に係る動作を行う。
図４Ａ、図４Ｂ及び図４Ｃは、クロック信号ＣＬＫ、データ信号Ｓ１、Ｄフリップフロップ回路３４の出力信号Ｐ１（以下、位相差パルス信号Ｐ１という。）及びパルス生成部３５のパルス信号Ｐｒｅｆ（以下、基準位相差パルス信号Ｐｒｅｆという。）を示すタイミングチャートである。図４Ａは、クロック信号ＣＬＫ及びデータ信号Ｓ１の位相がずれていない適正な場合、図４Ｂは、データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも進んでいる場合を示す。図４Ｃは、データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも遅れている場合を示す。
制御部７は、画像データ、水平同期信号及び垂直同期信号等をタイミングコントローラ５の信号生成部５１に入力する。信号生成部５１は、入力された画像データ、水平同期信号及び垂直同期信号等に基づいて、図４Ａに示すように、周期Ｔのクロック信号ＣＬＫ及び該クロック信号ＣＬＫに同期したシリアルのデータ信号Ｓ１を生成する。データ信号Ｓ１は、データ同期部３１でのセットアップ時間及びホールド時間のマージンを最大にするように、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジの中央のタイミングで遷移する。信号生成部５１は、位相調整部５２に生成したクロック信号ＣＬＫ、データ信号Ｓ１、水平同期信号等を入力する。また、信号生成部５１は、ゲートドライバ４用のクロック信号等を生成し、水平同期信号及び垂直同期信号と共にゲートドライバ４に送信する。
ソースドライバ３は、送受信部３０を介してクロック信号ＣＬＫ、データ信号Ｓ１、水平同期信号を受信する。データ同期部３１にはクロック信号ＣＬＫ、データ信号Ｓ１、水平同期信号等が入力され、位相誤差検出部３２には、クロック信号ＣＬＫ及びデータ信号Ｓ１が入力される。データ同期部３１は、入力されたクロック信号ＣＬＫ及び水平同期信号に基づいて、シリアルのデータ信号Ｓ１を同期化してパラレルに変換し、出力部３３を介して液晶パネル１に出力する。一方、ゲートドライバ４は、クロック信号、水平同期信号及び垂直同期信号を用いてゲート信号を生成し、液晶パネル１に出力する。
位相誤差検出部３２において、受信したクロック信号ＣＬＫ及びデータ信号Ｓ１は、Ｄフリップフロップ回路３４及びパルス生成部３５に入力される。ここで、クロック信号ＣＬＫ及びデータ信号Ｓ１の送受信において、タイミングコントローラ５及びソースドライバ３間の距離又はデータ伝送線路のインピーダンスのばらつき等により、クロック信号ＣＬＫ及びデータ信号Ｓ１の位相がずれる場合がある。
Ｄフリップフロップ回路３４は、図４Ａ、図４Ｂ及び図４Ｃに示すように、データ信号Ｓ１及びクロック信号ＣＬＫの位相差に係る位相差パルス信号Ｐ１を出力する。パルス生成部３５は、図４Ａ、図４Ｂ及び図４Ｃに示すように、ハイレベル期間がＴ／４の基準位相差パルス信号Ｐｒｅｆを出力する。
クロック信号ＣＬＫよりもデータ信号Ｓ１の位相が進んでいる場合及び遅れている場合のいずれであっても、位相差パルス信号Ｐ１の立ち上がりと基準位相差パルス信号Ｐｒｅｆの立ち上がりとは同時となる。一方、図４Ｂに示すように、クロック信号ＣＬＫよりもデータ信号Ｓ１の位相がＸだけ進んでいる場合、位相差パルス信号Ｐ１の立ち下がりは、基準位相差パルス信号Ｐｒｅｆの立ち下がりよりもＸだけ遅くなる。また、図４Ｃに示すように、クロック信号ＣＬＫよりもデータ信号Ｓ１の位相がＸだけ遅れている場合、位相差パルス信号Ｐ１の立ち下がりは、基準位相差パルス信号Ｐｒｅｆの立ち下がりよりもＸだけ早くなる。したがって、クロック信号ＣＬＫ及びデータ信号Ｓ１の適正な位相からの位相ずれ量、即ち位相誤差は、位相差パルス信号Ｐ１及び基準位相差パルス信号Ｐｒｅｆがハイレベルである期間の差として表される。
位相差パルス信号Ｐ１は、スイッチング素子３６ｂに入力され、ハイレベルである場合にスイッチング素子３６ｂをオンにし、定電流Ｉをコンデンサ３８に流す。また、基準位相差パルス信号Ｐｒｅｆは、スイッチング素子３６ｃに入力され、ハイレベルである場合にスイッチング素子３６ｃをオンにし、定電流Ｉをコンデンサ３８から吸入する。
データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも進んでいる場合、位相差パルス信号Ｐ１がハイレベルである期間が、基準位相差パルス信号Ｐｒｅｆがハイレベルである期間よりも長い。したがって、スイッチング素子３６ｂのみがオンとなる期間が生じ、コンデンサ３８の電圧は上昇し、バッファ部３７の出力電圧が上昇する。
一方で、データ信号Ｓ１の位相がクロック信号ＣＬＫの位相よりも遅れている場合、位相差パルス信号Ｐ１がハイレベルである期間が、基準位相差パルス信号Ｐｒｅｆがハイレベルである期間よりも短い。したがって、スイッチング素子３６ｃのみがオンになる期間が生じ、コンデンサ３８の電圧は下降し、バッファ部３７の出力電圧は下降する。
位相誤差検出部３２は、クロック信号ＣＬＫとデータ信号Ｓ１との間の位相誤差をアナログ信号電圧に変換し、アナログ信号の位相誤差情報として位相調整部５２に送信する。即ち、位相誤差検出部３２は、位相誤差情報をタイミングコントローラ５にフィードバックする。このとき、位相誤差検出部３２は、位相誤差に係るアナログ信号と共に基準電圧信号（ＶＲＥＦ）を位相調整部５２に送信することが好ましい。基準電圧信号は、例えばチャージポンプ回路３６の電源電圧の２分の１の一定電圧にすることが好ましい。位相調整部５２は、送受信部５３を介して受信した位相誤差に係るアナログ信号及び基準電圧信号の差電圧に基づいて位相の調整を行う。これにより、位相誤差に係るアナログ信号のみを位相誤差情報として送受信する場合よりも、アナログ信号の伝送時におけるオフセット電圧及び電界ノイズ等によるアナログ信号の誤差を抑制することができる。
位相調整部５２は、データ信号Ｓ１及びクロック信号ＣＬＫの位相誤差が所定値、例えばゼロとなるようにデータ信号Ｓ１の位相及びクロック信号ＣＬＫの位相の内、少なくともいずれか一方に遅延を与えて調整する。位相調整部５２は、調整したデータ信号Ｓ１及びクロック信号ＣＬＫを、送受信部５３を介してソースドライバ３に送信する。
なお、ソースドライバ３は、位相誤差情報に係るアナログ電圧をアナログ電流に変換して位相調整部５２に送信してもよい。位相誤差情報を電流伝送することにより、ソースドライバ３からタイミングコントローラ５へのアナログ信号伝送時における電界ノイズによる位相誤差情報のオフセット、ノイズによる影響を抑制することができる。
ゲートドライバ４は、ゲート信号により、液晶パネル１の表示画素に係るスイッチング素子を駆動し、ソースドライバ３は、上述の如く駆動して位相が調整されたパラレルのデータ信号Ｓ１を液晶パネル１の表示画素に係る画素電極に書き込む。また、制御部７は、バックライト駆動部６を駆動し、バックライト２の光を表示面の反対側から液晶パネル１へ照射させる。表示装置１００は、バックライト２からの光の偏光方向を液晶パネル１により変化させて、表示装置１００に入力された画像データに係る画像を液晶パネル１の表示面に表示する。
上記の構成によれば、位相誤差検出部３２は、ソースドライバ３が受信したクロック信号とデータ信号との間の位相誤差を検出し、アナログ信号の位相誤差情報を位相調整部５２に送信する。タイミングコントローラ５の位相調整部５２は、位相誤差情報に基づいて、クロック信号及びデータ信号が常に最適な位相となるように調整する。したがって、タイミングコントローラ５及びソースドライバ３間の距離、データ伝送線路のインピーダンスのばらつき、温度特性による遅延変動等によらず、データ同期部３１のデータ信号のラッチ回路のセットアップ時間、ホールド時間を満足することができ、安定なデータ伝送ができる。
また、位相誤差検出部３２が位相誤差情報をタイミングコントローラ５にフィードバックすることにより、位相調整部５２は、位相誤差情報に基づいてクロック信号及びデータ信号の位相を調整することができる。また、データ同期部３１は、位相調整部５２が調整したクロック信号及びデータ信号を用いることにより、安定して同期を行うことができる。
また、位相誤差情報をアナログ信号として出力するので、デジタル信号として出力するよりも簡易な回路を用いて位相誤差情報を出力できる。更に、表示装置１００においてはソースドライバ３内に、発振器を用いる必要がなく、狭額縁化ができ、不要輻射及び発熱を抑制することができる。
なお、位相誤差情報は、アナログーデジタル変換器によりデジタル信号の位相誤差情報として位相調整部５２に送信されてもよい。デジタル信号は、パラレルのデータ及びシリアルのデータのいずれであってもよい。
（実施の形態２）
図５は、実施の形態２に係る表示装置１００が備える位相誤差検出部３２の構成を示す回路図である。実施の形態２に係る表示装置１００の構成について、実施の形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態２に係る表示装置１００が備える位相誤差検出部３２は、チャージポンプ回路３６、バッファ部３７及びコンデンサ３８に代えて、平滑部３０１、３０２と、演算部３０３とを有する。
平滑部３０１、３０２は、パルス周波数成分のノイズをカットするローパスフィルタである。平滑部３０１は、Ｄフリップフロップ回路３４の出力端子に接続され、平滑部３０２はパルス生成部３５に接続されている。
演算部３０３は、引き算回路であり、プラス側入力端子に平滑部３０１が接続され、マイナス側入力端子に平滑部３０２が接続されている。演算部３０３の出力端子は、送受信部３０に接続されている。演算部３０３は、平滑部３０１の出力及び平滑部３０２の出力の差を演算し、演算した差分を位相誤差情報として出力する。したがって、位相誤差検出部３２は、データ信号Ｓ１とクロック信号ＣＬＫとの間の位相誤差をアナログ信号電圧として検出し、演算部３０３の演算結果を位相誤差情報として位相調整部５２に送信する。即ち、位相誤差検出部３２は、位相誤差情報をタイミングコントローラ５、すなわちデータ送信部にフィードバックする。
位相調整部５２は、データ信号Ｓ１及びクロック信号ＣＬＫの位相誤差が所定値、例えばゼロとなるようにデータ信号Ｓ１の位相及びクロック信号ＣＬＫの位相の内、少なくともいずれか一方に遅延を与えて調整する。位相調整部５２は、調整したデータ信号Ｓ１及びクロック信号ＣＬＫを、送受信部５３を介してソースドライバ３に送信する。
なお、ソースドライバ３は、位相誤差情報に係るアナログ電圧をアナログ電流に変換して位相調整部５２に送信してもよい。位相誤差情報を電流伝送することにより、ソースドライバ３からタイミングコントローラ５へのアナログ信号伝送時における電界ノイズによる位相誤差情報のオフセット及びノイズの影響を抑制することができる。
なお、位相誤差情報は、アナログ信号をデジタル信号に変換して位相調整部５２に送信されてもよい。
（実施の形態３）
図６は、実施の形態３に係る表示装置１００が備える位相誤差検出部３２の構成を示す回路図である。実施の形態３においては、一つのクロック信号ＣＬＫに対して複数のデータ信号Ｓｘが存在する場合の構成について説明する。実施の形態３に係る表示装置１００の構成について、実施の形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態３に係る表示装置１００において、信号生成部５１は、データ信号Ｓｘとして、データ信号Ｓ１に加え、データ信号Ｓ１と同様にデータ信号Ｓ２を生成する。したがって、データ信号Ｓ１、Ｓ２が液晶パネル１の画素電極に書き込まれることにより、液晶パネル１の表示面に画像が表示される。
また、位相誤差検出部３２は、実施の形態１の構成に加えて、Ｄフリップフロップ回路３４０、パルス生成部３５０及びチャージポンプ回路３６０を有する。Ｄフリップフロップ回路３４０及びパルス生成部３５０は、夫々Ｄフリップフロップ回路３４、パルス生成部３５と同様の構成をなす。チャージポンプ回路３６０は、チャージポンプ回路３６と同様の構成をなし、電源及び接地間にかけて直列に接続された定電流源３６１、スイッチング素子３６２、３６３及び定電流源３６４を有する。スイッチング素子３６２、３６３間は、バッファ部３７に接続されている。
Ｄフリップフロップ回路３４０のＣＫ端子にはデータ信号Ｓ２が入力され、Ｒ端子には、クロック信号ＣＬＫが入力される。Ｄフリップフロップ回路３４０は、Ｄフリップフロップ回路３４と同様に、データ信号Ｓ２及びクロック信号ＣＬＫの位相差に係る位相差パルス信号Ｐ２を出力する。
また、パルス生成部３５０には、データ信号Ｓ２及びクロック信号ＣＬＫが入力される。パルス生成部３５０は、ハイレベル期間がＴ／４である基準位相差パルス信号Ｐｒｅｆを出力する。
チャージポンプ回路３６０により、チャージポンプ回路３６と同様に、データ信号Ｓ２の位相がクロック信号ＣＬＫの位相よりも進んでいる場合、定電流Ｉがコンデンサ３８に流れる。これにより、コンデンサ３８の電圧は上昇し、バッファ部３７の出力電圧が上昇する。
一方で、データ信号Ｓ２の位相がクロック信号ＣＬＫの位相よりも遅れている場合、定電流Ｉがコンデンサ３８からチャージポンプ回路３６０に流れ、コンデンサ３８の電圧は下降し、バッファ部３７の出力電圧は下降する。
したがって、コンデンサ３８の電圧は、データ信号Ｓ１、Ｓ２夫々とクロック信号ＣＬＫとの平均的な位相誤差に対応し、バッファ部３７は該電圧を位相誤差情報として出力することとなる。これにより、表示装置１００は、データ信号が複数ある場合においてもデータ信号及びクロック信号の位相を良好に調整することができる。
例えば、データ信号Ｓ１とデータ信号Ｓ２との間にスキューがある場合、データ信号Ｓ１とクロック信号ＣＬＫとの位相を最適に調整すると、データ信号Ｓ２とクロック信号ＣＬＫとの位相が最適からずれてしまうことがあるが、上記の構成によればデータ信号Ｓ１とクロック信号ＣＬＫとの位相、及びデータ信号Ｓ２とクロック信号ＣＬＫとの位相が満遍なく最適となるように調整することができる。
なお、データ信号Ｓｘは二つに限られず、三つ以上とする構成であってもよい。該構成においては、上記と同様にデータ信号ごとにＤフリップフロップ回路、パルス生成部及びチャージポンプ回路を接続し、各チャージポンプ回路をバッファ部３７に接続すれば良い。
（実施の形態４）
図７は、実施の形態４に係る表示装置１００が備える位相誤差検出部３２の構成を示す回路図である。実施の形態４においては、実施の形態３と同様に、一つのクロック信号ＣＬＫに対して複数のデータ信号Ｓｘが存在する場合の構成について説明する。実施の形態４に係る表示装置１００の構成について、実施の形態１から実施の形態３までと同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態４に係る表示装置１００においては、実施の形態１と同様に、位相誤差検出部３２は、Ｄフリップフロップ回路３４及びパルス生成部３５を有する。また、実施の形態２と同様に、位相誤差検出部３２は、平滑部３０１、３０２と、演算部３０３とを有する。更に、実施の形態３と同様に、Ｄフリップフロップ回路３４０及びパルス生成部３５０を有し、信号生成部５１は、データ信号Ｓｘとしてデータ信号Ｓ１、Ｓ２を生成する。
実施の形態１から実施の形態３までと異なり、位相誤差検出部３２は、更に平滑部３０４、３０５と、演算部３０６を有する。平滑部３０４、３０５と、演算部３０６は夫々、平滑部３０１、３０２及び演算部３０３と同様の構成をなす。平滑部３０４は、Ｄフリップフロップ回路３４０の出力端子に接続され、演算部３０６のプラス側入力端子に接続されている。平滑部３０５は、パルス生成部３５０に接続され、演算部３０６のマイナス側入力端子に接続されている。
位相誤差検出部３２は更に演算部３０７を有している。演算部３０７は、加算回路であり、入力された二つの値の加算値を出力する。演算部３０７には、演算部３０３、３０６から出力された演算結果が入力される。演算部３０７は、演算結果を位相誤差情報として出力する。
上記の構成によれば、表示装置１００は、データ信号が複数ある場合においてもデータ信号及びクロック信号の位相を良好に調整することができる。
なお、データ信号Ｓｘは二つに限られず、三つ以上とする構成であってもよい。該構成においては、データ信号ごとに平滑部、引き算回路を接続し、各引き算回路を演算部３０７に接続すれば良い。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。即ち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態も本発明の技術的範囲に含まれる。
１ 液晶パネル
３ ソースドライバ（データ受信部）
３２ 位相誤差検出部
５２ 位相調整部
５ タイミングコントローラ（データ送信部）
ＣＬＫ クロック信号
Ｓ１、Ｓ２、Ｓｘ データ信号
１００ 表示装置

Claims (4)

  1. クロック信号及び該クロック信号に同期したデータ信号を送信するデータ送信部と、
    前記クロック信号及びデータ信号を受信するデータ受信部と
    を備え、
    前記データ受信部は、前記データ信号と前記クロック信号との間の位相誤差を検出する位相誤差検出部を有し、
    前記データ送信部は、前記位相誤差に基づいて、前記クロック信号又は前記データ信号の内、少なくともいずれか一方の位相を調整する位相調整部を有すること
    を特徴とするデータ送受信装置。
  2. 前記位相誤差検出部は、検出した前記位相誤差に係る位相誤差情報を前記データ送信部にフィードバックするようにしてあることを特徴とする請求項１に記載のデータ送受信装置。
  3. 前記データ送信部は、前記位相調整部が調整した前記クロック信号及びデータ信号を前記データ受信部に送信するようにしてあり、
    前記データ受信部は、前記位相調整部が調整した前記クロック信号及びデータ信号を同期化するデータ同期部を有すること
    を特徴とする請求項１又は請求項２に記載のデータ送受信装置。
  4. 請求項１から請求項３までのいずれか一つに記載のデータ送受信装置と、
    画素電極を含む複数の表示画素を有する液晶パネルと
    を備え、
    前記データ送信部は、画像データから前記データ信号を生成し、
    前記データ受信部は、前記データ信号を前記画素電極に書き込むようにしてあること
    を特徴とする表示装置。
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