JPWO2016125363A1 - パワー半導体モジュール - Google Patents

パワー半導体モジュール Download PDF

Info

Publication number
JPWO2016125363A1
JPWO2016125363A1 JP2016573185A JP2016573185A JPWO2016125363A1 JP WO2016125363 A1 JPWO2016125363 A1 JP WO2016125363A1 JP 2016573185 A JP2016573185 A JP 2016573185A JP 2016573185 A JP2016573185 A JP 2016573185A JP WO2016125363 A1 JPWO2016125363 A1 JP WO2016125363A1
Authority
JP
Japan
Prior art keywords
power semiconductor
semiconductor module
electrode pad
area
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016573185A
Other languages
English (en)
Other versions
JP6330924B2 (ja
Inventor
勝美 工藤
勝美 工藤
佐藤　朝彦
朝彦 佐藤
雅明 山田
雅明 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2016125363A1 publication Critical patent/JPWO2016125363A1/ja
Application granted granted Critical
Publication of JP6330924B2 publication Critical patent/JP6330924B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

リード１６ａ〜１６ｈは、基板１２の上面に設けられた電極パッド１４ａ〜１４ｈにそれぞれ接続される。パワー半導体素子１８ａおよび１８ｂはそれぞれ、電極パッド１４ａおよび１４ｂに実装される。ここで、リード１６ａ〜１６ｈはフレームと一体化された状態で電極パッド１４ａ〜１４ｈにそれぞれ接続される。また、リード１６ａ〜１６ｈの各々の先端には、対象電極パッドの上面の面積を上回る面積を有して対象電極パッドの上面に接合される接合面が形成される。

Description

この発明は、パワー半導体モジュールに関し、特に、複数の電極パッドが設けられた上面を有する基板、複数の電極パッドにそれぞれ接続される複数のリード、および複数の電極パッドの１つまたは複数のリードの１つに実装されたパワー半導体素子を備える、パワー半導体モジュールに関する。
特許文献１の図２に描かれた構造によれば、リードの先端は基板上の電極にはんだ付けされるところ、リードの先端の面積は電極の面積よりも小さくされる。このような構造が適用されたパワー半導体モジュール１は、たとえば図１５（Ａ）〜図１５（Ｂ）および図１６（Ａ）〜図１６（Ｃ）に示すように構成される。
なお、図１５（Ａ）はパワー半導体モジュール１の上面を示し、図１５（Ｂ）はパワー半導体モジュール１の下面を示す。図１６（Ａ）はパワー半導体モジュール１の側面を示し、図１６（Ｂ）はパワー半導体モジュール１の或る垂直断面を示し、図１６（Ｃ）はパワー半導体モジュール１の或る水平断面を示す。
図１６（Ｂ）および図１６（Ｃ）から分かるように、リード２の先端の面積は基板３に設けられた電極パッド４の面積よりも小さい。このため、図１７（Ａ）および図１７（Ｂ）に示すように、はんだ５はフィレットを形成する。これによって、リード２と電極パッド４との接続強度ひいては接続信頼性が確保される。
特開平７−１７６６７４号公報
しかし、リード２の先端の面積が電極パッド４の面積よりも小さければ、リード２と基板３との合わせズレが生じたときに、絶縁耐圧を維持できないおそれがある。つまり、合わせズレが生じていない状態を示す図１８（Ａ）と合わせズレが生じている状態を示す図１８（Ｂ）とを比較すれば分かるように、隣接する電極パッド４，４の間のギャップＧはズレ量が大きい場合に小さくなり、これによって絶縁耐圧を維持できないおそれがある。なお、図１８（Ａ）〜図１８（Ｂ）では、はんだ５の図示を省略している。
また、はんだ５は、図１９（Ａ）および図１９（Ｂ）に示すようにリード２の上面に吸い上がったり、図２０（Ａ）および図２０（Ｂ）に示すようにリード２の上面に飛んだりするおそれがある。リード２の上面には、フラックス残渣７が吸い上がったり、飛んだりするおそれもある。
したがって、リード２の上面にパワー半導体素子６を搭載ないし実装すると、パワー半導体素子６がはんだ５の影響で傾いたり、パワー半導体素子６の下面に隙間が生じたりする場合がある。つまり、特許文献１の図２に描かれた構造をパワー半導体モジュール１に適用すると、パワー半導体モジュール１の品質の低下が懸念される。
それゆえに、この発明の主たる目的は、リードの先端の面積と基板上の電極の面積との大小関係に起因する品質の低下を抑えることができる、パワー半導体モジュールを提供することである。
この発明に係るパワー半導体モジュールは、複数の電極パッドが設けられた上面を有する基板、複数の電極パッドにそれぞれ接続され、フレームから切り離されてなる複数のリード、および複数の電極パッドの１つまたは複数のリードの１つに実装されたパワー半導体素子を備えるパワー半導体モジュールであって、複数のリードはフレームと一体化された状態で複数の電極パッドにそれぞれ接続される部材であり、複数のリードの各々の先端には対象電極パッドの上面の面積を上回る面積を有して対象電極パッドの上面に接合される接合面が形成される。
好ましくは、接合面は所定値を下回る範囲での合わせズレを許容して対象電極パッドの上面に接合され、接合面の中心を対象電極パッドの上面の中心に合わせたときの接合面の外縁から対象電極パッドの上面の外縁までの距離は所定値以上の値を示す。
好ましくは、接合面の中心を対象電極パッドの上面の中心に合わせたときの接合面の外縁から対象電極パッドの上面の外縁までの距離は０．１ｍｍ以上の値を示す。
好ましくは、対象電極パッドの上面の面積は接合面の面積の４０％以上であり、より好ましくは７０％以上である。
好ましくは、基板は上面に絶縁膜または絶縁基板が形成された金属製の基板である。
さらに好ましくは、絶縁基板は樹脂またはセラミックを材料とする。
複数のリードを複数の電極パッドに接続する段階では、複数のリードはフレームと接続されることで一体化されており、リード間の距離は固定的である。また、複数のリードの各々の先端に形成された接合面は、対象電極パッドの上面に接合される。これを踏まえて、接合面の面積は対象電極パッドの上面の面積よりも大きくされる。この結果、フレームの合わせズレが生じたときに平面視で電極パッドが接合面の外縁よりも外側にはみ出す可能性が低くなり、ひいてはリード間の絶縁不良が生じる懸念が軽減される。
また、リードの先端に形成された接合面の面積を対象電極パッドの上面の面積よりも大きくすることで、はんだやフラックス残渣がリードの上面に吸い上がったり飛んだりする可能性が低くなり、リードの上面に対するパワー半導体素子の実装不良が生じる懸念が軽減される。
これによって、リードの先端に形成された接合面の面積と電極パッドの上面の面積との大小関係に起因するパワー半導体モジュールの品質の低下を抑えることができる。
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
（Ａ）はこの実施例のパワー半導体モジュールの上面を示す上面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの下面を示す下面図である。 （Ａ）はこの実施例のパワー半導体モジュールの側面を示す側面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの或る垂直断面を示す断面図であり、（Ｃ）はこの実施例のパワー半導体モジュールの或る水平断面を示す断面図である。 （Ａ）はこの実施例のパワー半導体モジュールの或る水平断面の要部を示す拡大断面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの或る垂直断面の要部を示す拡大断面図である。 （Ａ）はこの実施例のパワー半導体モジュールの或る水平断面の要部を示す拡大断面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの或る垂直断面の要部を示す拡大断面図である。 （Ａ）はこの実施例のパワー半導体モジュールの或る水平断面の要部を示す拡大断面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの或る垂直断面の要部を示す拡大断面図である。 （Ａ）はこの実施例のパワー半導体モジュールの或る水平断面の要部を示す拡大断面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの或る垂直断面の要部を示す拡大断面図である。 （Ａ）はこの実施例のパワー半導体モジュールの或る水平断面の要部を示す拡大断面図であり、（Ｂ）はこの実施例のパワー半導体モジュールの或る垂直断面の要部を示す拡大断面図である。 リードを基板に接続する工程の一部を示す図解図である。 （Ａ）はリードと基板との合わせズレが生じていない状態を示す図解図であり、（Ｂ）はリードと基板との合わせズレが生じている状態を示す図解図である。 （Ａ）はリードの接合面に対する電極パッドの上面の面積比と熱抵抗との関係を示すグラフであり、（Ｂ）は熱抵抗を説明するための図解図である。 （Ａ）は他の実施例のパワー半導体モジュールの垂直断面を示す断面図であり、（Ｂ）は他の実施例のパワー半導体モジュールの下面を示す上面図である。 （Ａ）はその他の実施例のパワー半導体モジュールの或る垂直断面を示す断面図であり、（Ｂ）はその他の実施例のパワー半導体モジュールの下面を示す下面図である。 （Ａ）はさらにその他の実施例のパワー半導体モジュールの或る垂直断面を示す断面図であり、（Ｂ）はさらにその他の実施例のパワー半導体モジュールの下面を示す下面図である。 （Ａ）は他の実施例のパワー半導体モジュールの或る垂直断面を示す断面図であり、（Ｂ）は他の実施例のパワー半導体モジュールの下面を示す下面図である。 （Ａ）は特許文献１の構造を適用したパワー半導体モジュールの上面を示す上面図であり、（Ｂ）は特許文献１の構造を適用したパワー半導体モジュールの下面を示す下面図である。 （Ａ）は特許文献１の構造を適用したパワー半導体モジュールの側面を示す側面図であり、（Ｂ）は特許文献１の構造を適用したパワー半導体モジュールの或る垂直断面を示す断面図であり、（Ｃ）は特許文献１の構造を適用したパワー半導体モジュールの或る水平断面を示す断面図である。 （Ａ）は特許文献１の構造を適用したパワー半導体モジュールの要部構造を横から眺めた図解図であり、（Ｂ）はこの実施例のパワー半導体モジュールの要部構造を上から眺めた図解図である。 （Ａ）はリードと基板との合わせズレが生じていない状態を示す図解図であり、（Ｂ）はリードと基板との合わせズレが生じていない状態を示す図解図である。 （Ａ）はリードの上面にはんだおよびフラックス残渣が吸い上がった状態を横から眺めた図解図であり、（Ｂ）はリードの上面にはんだおよびフラックス残渣が吸い上がった状態を上から眺めた図解図である。 （Ａ）はリードの上面にはんだおよびフラックス残渣が飛んだ状態を横から眺めた図解図であり、（Ｂ）はリードの上面にはんだおよびフラックス残渣が飛んだ状態を上から眺めた図解図である。
図１（Ａ）〜図１（Ｂ）および図２（Ａ）〜図２（Ｃ）を参照して、この実施例のパワー半導体モジュール１０は、パワー半導体素子（ＦＥＴ）１８ａ〜１８ｂ，制御用の集積回路２０などを組み込んで１パッケージ化した電源用パワー半導体モジュールであり、上面および下面が長方形をなす基板１２を含む。なお、図２（Ｂ）および図２（Ｃ）にはチップ部品等は描かれていないが、実際には各種の部品が搭載されている。
基板１２は、その上面に絶縁膜が形成された金属製の基板であり、厳密には、薄膜状の絶縁層１２１とこれを支持する板状の導電層１２２とによって形成される。絶縁層１２１の表面には、図示しない回路パターンが設けられ、パワー半導体素子１８ａ〜１８ｂ，集積回路２０などは回路パターンと電気的に接続される。また、基板１２の側面および上面は封止樹脂２６によって封止される一方、基板１２の下面（厳密には導電層１２２の下面）は外部に露出する。パワー半導体モジュール１０で発生した熱は、このような基板１２を経て外部に放出される。
なお、この実施例では、基板１２の上面または下面が描く長方形の長辺および短辺に沿ってＸ軸およびＹ軸がそれぞれ割り当てられ、基板１２の上面または下面に直交する方向にＺ軸が割り当てられる。また、図示は省略するが、Ｘ軸，Ｙ軸およびＺ軸の原点は基板１２の中心に割り当てられる。
図２（Ｂ）および図２（Ｃ）から分かるように、基板１２の上面には、銅を材料とする電極パッド１４ａ〜１４ｈが設けられる。電極パッド１４ａ〜１４ｈの各々の上面または下面は、長方形をなす。電極パッド１４ａ〜１４ｈのいずれについても、上面はＺ軸方向の正側を向き、長方形の長辺はＸ軸に沿って延び、長方形の短辺はＹ軸に沿って延びる。また、電極パッド１４ａ〜１４ｃはＸ軸方向において原点よりも負側の位置をＹ軸方向に並び、電極パッド１４ｄ〜１４ｈはＸ軸方向において原点よりも正側の位置をＹ軸方向に並ぶ。
ただし、電極パッド１４ｂの上面の面積は電極パッド１４ａの上面の面積と一致する一方、電極パッド１４ｃの上面の面積は電極パッド１４ｂの上面の面積よりも小さい。また、電極パッド１４ｄ〜１４ｈの各々の上面の面積は、電極パッド１４ｃの上面の面積よりも小さく、かつ互いに一致する。
また、電極パッド１４ａおよび１４ｂの間隔は電極パッド１４ｂおよび１４ｃの間隔と一致し、電極パッド１４ｄおよび１４ｅの間隔は電極パッド１４ｆおよび１４ｇの間隔と一致し、電極パッド１４ｆおよび１４ｇの間隔は電極パッド１４ｇおよび１４ｈの間隔と一致する。ただし、電極パッド１４ｅおよび１４ｆの間隔は、電極パッド１４ｄおよび１４ｅの間隔よりも広くされる。
銅を主な材料とするリード１６ａ〜１６ｈはそれぞれ、電極パッド１４ａ〜１４ｈと電気的に接続される。より詳しく説明すると、リード１６ａ〜１６ｈの各々は、対象電極パッドと接続される一方端と封止樹脂２６の外側に突出した他方端とを有して、Ｘ軸方向に延在する。また、図３（Ａ）〜図３（Ｂ），図４（Ａ）〜図４（Ｂ），図５（Ａ）〜図５（Ｂ），図６（Ａ）〜図６（Ｂ），図７（Ａ）〜図７（Ｂ）に拡大して示すように、リード１６ａ〜１６ｈの各々は一方端の近傍でＺ軸方向に屈曲してからＸ軸方向に延び、屈曲位置から先の部分が接合部１６１ａ〜１６１ｈとされる。接合部１６１ａ〜１６１ｈの各々の下面は、対象電極パッドの上面と接合するための接合面となり、はんだ２４によって対象電極パッドの上面と接合される。
接合面の面積は、対象電極パッドの上面の面積を上回る。したがって、接合面の中心を対象電極パッドの上面の中心と合わせると、対象電極パッドの上面は平面視で接合面によって覆われる。つまり、接合面は、対象電極パッドの上面が描く輪郭ないし外縁の内側に収まる。
図３（Ａ）および図４（Ａ）を参照して、リード１６ａ〜１６ｂについては、接合部１６１ａの幅がリード１６ａの他の部分の幅よりも広くされ、接合部１６１ｂの幅がリード１６ｂの他の部分の幅よりも広くされる。接合部１６１ａの上面にはパワー半導体素子１８ａが実装ないし搭載され、接合部１６１ｂの上面にはパワー半導体素子１８ｂが実装ないし搭載される。これに対して、図５（Ａ）に示すように、リード１６ｃについては、接合部１６１ｃの幅はリード１６ｃの他の部分の幅と一致する。また、接合部１６１ｃの上面に素子が実装ないし搭載されることはない。
パワー半導体素子１８ａはボンディングワイヤＷ１によってリード１６ｂの接合部１６１ｂと接続され、パワー半導体素子１８ｂはボンディングワイヤＷ２によってリード１６ｃの接合部１６１ｃと接続される。なお、ボンディングワイヤＷ１〜Ｗ２はアルミニウムを主な材料とする。
図６（Ａ）〜図６（Ｂ）を参照して、リード１６ｄ〜１６ｆについては、接合部１６１ｄがボンディングワイヤＷ３によって基板１２上の回路パターンと接続され、接合部１６１ｅがボンディングワイヤＷ４によって基板１２上の回路パターンと接続され、接合部１６１ｆがボンディングワイヤＷ５によって基板１２上の回路パターンと接続される。なお、ボンディングワイヤＷ３〜Ｗ５は金を主な材料とする。なお、図７（Ａ）〜図７（Ｂ）に示すように、リード１６ｇおよび１６ｈについては、接合部１６１ｇおよび１６１ｈが電極パッド１４ｇおよび１４ｈとそれぞれ接続されるに留まる。
図２（Ｂ）および図２（Ｃ）に戻って、基板１２の上面にはまた、集積回路２０が実装される。このとき、集積回路２０の脚は、基板１２の上面に設けられた電極パッド２２と接合される。電極パッド２２との接合には、上述と同様、はんだ２４が用いられる。
上述のように、接合面の面積は対象電極パッドの上面の面積を上回るところ、各面積の関係は以下のとおりである。
パワー半導体モジュール１０の製造工程のうち、リード１６ａ〜１６ｈを電極パッド１４ａ〜１４ｈに接続する工程では、リード１６ａ〜１６ｈは図８に示すようにフレームＦＲ１およびタイバーＴＢ１，ＴＢ２と一体化されており、リード間距離は固定的である。また、この工程では、Ｘ軸方向およびＹ軸方向の各々において、所定値を下回る範囲でのフレームＦＲ１およびタイバーＴＢ１，ＴＢ２の合わせズレが許容される。なお、フレームＦＲ１およびタイバーＴＢ１，ＴＢ２は、リード１６ａ〜１６ｈが電極パッド１４ａ〜１４ｈに接続され、封止樹脂２６により封止された後に切断される。また、所定値は、一般的に用いられる製造設備から、およそ０．１ｍｍである。
これを踏まえて、接合面の面積および対象電極パッドの上面の面積は、各面の中心を合わせた状態において、接合面の外縁から対象電極パッドの上面の外縁までの距離が所定値以上の値を示すように、調整される。
この結果、図９（Ａ）に示すように合わせズレが生じていない状態は言うまでもなく、図９（Ｂ）に示すように所定値を下回る合わせズレが生じている状態においても、接合部１６１ａおよび１６１ｂの間および接合部１６１ｂおよび１６１ｃの間に所定のキャップＧｓが確保される。つまり、フレームＦＲ１の合わせズレが生じたときに平面視で電極パッド１４ａ〜１４ｈが接合部１６１ａ〜１６１ｈの外縁よりも外側にはみ出す可能性が低くなり、ひいては隣り合う２つのリード間で絶縁不良が生じる懸念が軽減される。
また、接合面の面積を対象電極パッドの上面の面積よりも大きくすることで、はんだ２４またはフラックス残渣が接合部１６１ａ〜１６１ｈの上面に吸い上がったり飛んだりする可能性が低くなる。これによって、パワー半導体素子１８ａまたは１８ｂが傾いて実装されたり、パワー半導体素子１８ａまたは１８ｂの下面に隙間が生じたりするなどの実装不良が生じる懸念が軽減される。
さらに、接合部１６１ａ〜１６１ｈの上面へのフラックス残渣の付着は、ボンディングワイヤＷ１〜Ｗ５の接続不良を引き起こし、さらに接合部１６１ａ〜１６１ｈと封止樹脂２６との間の剥離による水分の浸入の原因となるところ、接合面の面積を対象電極パッドの上面の面積よりも大きくすることで、このような懸念も軽減される。
なお、接合面の外縁から対象電極パッドの上面の外縁までの距離を所定値以上にするとの上述の説明は、対象電極パッドの上面の面積の上限を規定したものである。以下では、パワー半導体素子１８ａおよび１８ｂが実装されるリード１６ａおよび１６ｂに注目して、その接合対象である電極パッド１４ａおよび１４ｂの上面の面積の下限について説明する。
図１０（Ａ）および図１０（Ｂ）を参照して、パワー半導体素子１８ａで発生した熱は、接合部１６１ａ，はんだ２４および電極パッド１４ａを経て基板１２に伝達される。同様に、パワー半導体素子１８ｂで発生した熱は、接合部１６１ｂ，はんだ２４および電極パッド１４ｂを経て基板１２に伝達される。
図１０（Ａ）では、電極パッド１４ａまたは１４ｂの上面の面積を接合部１６１ａまたは１６１ｂの接合面の面積で割った面積比を横軸とし、先述した面積比が１である場合の熱抵抗を１とした時に対する比率を縦軸としており、熱抵抗は、電極パッド１４ａまたは１４ｂの上面の面積が小さくなるほど増大する。横軸の面積比が４０％以下になると熱抵抗比は大きく増大することから、電極パッド１４ａまたは１４ｂの上面の面積は、好ましくは、接合部１６１ａまたは１６１ｂの接合面の面積に対して４０％以上の大きさを示すように調整される。これによって、放熱性能の低下を回避することができる。
なお、より好ましくは、熱抵抗比が１．５倍程度以下となる面積比７０％以上となるように、電極パッド１４ａまたは１４ｂの上面の面積の大きさが調整される。
なお、この実施例では、基板１２の下面を外部に露出させるようにしている（図１（Ｂ），図２（Ｂ）参照）。しかし、図１１（Ａ）および図１１（Ｂ）に示すように、基板１２の全面を封止樹脂２６で封止するようにしてもよい。
また、この実施例では、基板１２は、薄膜状の絶縁層１２１とこれを支持する板状の導電層１２２とによって形成される。しかし、図１２（Ａ）および図１２（Ｂ）に示すように、樹脂製またはセラミック製の基板１２´を基板１２の代わりに採用するようにしてもよく、さらには図１３（Ａ）および図１３（Ｂ）に示すように、基板１２´の全面を封止樹脂２６で封止するようにしてもよい。また、より厚い樹脂製またはセラミック製の絶縁基板（図示省略）を絶縁層１２１の代わりに採用するようにしてもよい。
この場合、基板１２´または厚めの絶縁基板を多層化することで、より複雑な回路構成のパワー半導体モジュールを実現することができる。
図１４（Ａ）〜図１４（Ｂ）を参照して、他の実施例のパワー半導体モジュール３０もまた、パワー半導体素子３８ａ〜３８ｂなどを組み込んで１パッケージ化した電源用パワー半導体モジュールであり、上面および下面が長方形をなす基板３２を含む。なお、図１４（Ａ）および図１４（Ｂ）にはチップ部品等は描かれていないが、実際には各種の部品が搭載されている。
基板３２は、薄膜状の絶縁層３２１とこれを支持する板状の導電層３２２とによって形成される。絶縁層３２１の表面には、図示しない回路パターンが設けられ、パワー半導体素子３８ａ〜３８ｂなどは回路パターンと電気的に接続される。また、基板３２の側面および上面は封止樹脂４０によって封止される一方、基板３２の下面は外部に露出する。パワー半導体モジュール３０で発生した熱は、このような基板３２を経て外部に放出される。
この実施例でも、基板３２の上面または下面が描く長方形の長辺および短辺に沿ってＸ軸およびＹ軸がそれぞれ割り当てられ、基板３２の上面または下面に直交する方向にＺ軸が割り当てられる。
基板３２の上面には、銅を材料とする電極パッド３４ａ〜３４ｈが設けられる。電極パッド３４ａ〜３４ｈの各々の上面または下面は、長方形をなす。電極パッド３４ａ〜３４ｈのいずれについても、上面はＺ軸方向の正側を向き、長方形の長辺はＸ軸に沿って延び、長方形の短辺はＹ軸に沿って延びる。また、電極パッド３４ａ〜３４ｄはＸ軸方向において原点よりも負側の位置をＹ軸方向に並び、電極パッド３４ｅ〜３４ｈはＸ軸方向において原点よりも正側の位置をＹ軸方向に並ぶ。
さらに、上面の面積は、電極パッド３４ｂおよび３４ｃの間で一致し、電極パッド３４ｇおよび３４ｈの間で一致し、電極パッド３４ａおよび３４ｄの間で一致し、さらに電極パッド３４ｅおよび３４ｆの間で一致する。ただし、電極パッド３４ｅの上面の面積は電極パッド３４ｂの上面の面積よりも小さく、電極パッド３４ａの上面の面積は電極パッド３４ｅの上面の面積よりも小さい。
また、電極パッド３４ａおよび３４ｂの間隔は、電極パッド３４ｂおよび３４ｃの間隔および電極パッド３４ｃおよび３４ｄの間隔の各々と一致する。さらに、電極パッド３４ｅおよび３４ｇの間隔は電極パッド３４ｈおよび３４ｆの間隔と一致する。ただし、電極パッド３４ｅおよび３４ｇの間隔は、電極パッド３４ａおよび３４ｂの間隔よりも狭くされる。
銅を主な材料とするリード３６ａ〜３６ｆはそれぞれ、電極パッド３４ａ〜３４ｆと電気的に接続される。より詳しく説明すると、リード３６ａ〜３６ｆの各々は、対象電極パッドと接続される一方端と封止樹脂４０の外側に突出した他方端とを有して、Ｘ軸方向に延在する。また、リード３６ａ〜３６ｆの各々は一方端の近傍でＺ軸方向に屈曲してからＸ軸方向に延び、屈曲位置から先の部分が接合部３６１ａ〜３６１ｆとされる。接合部３６１ａ〜３６１ｆの各々の下面は、対象電極パッドの上面と接合するための接合面となり、はんだ２４によって対象電極パッドの上面と接合される。
接合面の面積は、対象電極パッドの上面の面積を上回る。したがって、接合面の中心を対象電極パッドの上面の中心と合わせると、対象電極パッドの上面は平面視で接合面によって覆われる。つまり、接合面は、対象電極パッドの上面が描く輪郭ないし外縁の内側に収まる。
リード３６ｂ〜３６ｃについては、接合部３６１ｂの幅がリード３６ｂの他の部分の幅よりも広くされ、接合部３６１ｃの幅がリード３６ｃの他の部分の幅よりも広くされる。これに対して、リード３６ａ，３６ｄ，３６ｅおよび３６ｆについては、接合部３６１ａ，３６１ｄ，３６１ｅおよび３６１ｆの幅はリード３６ａ，３６ｄ，３６ｅおよび３６ｆの他の部分の幅と一致する。
リード３６ａの接合部３６１ａは、ボンディングワイヤＷ６によって基板１２上の回路パターンと接続され、リード３６ｄの接合部３６１ｄは、ボンディングワイヤＷ７によって基板１２上の回路パターンと接続される。また、リード３６ｂの接合部３６１ｂは、ボンディングワイヤＷ８によって電極パッド３４ｇと接続され、リード３６ｃの接合部３６１ｃは、ボンディングワイヤＷ９によって電極パッド３４ｈと接続される。
さらに、パワー半導体素子３８ａは、電極パッド３４ｇに搭載され、ボンディングワイヤＷ１０によってリード３６ｅの接合部３６１ｅと接続される。また、パワー半導体素子３８ｂは、電極パッド３４ｈに搭載され、ボンディングワイヤＷ１１によってリード３６ｆの接合部３６１ｆと接続される。ボンディングワイヤＷ６〜Ｗ７は金を主な材料とし、ボンディングワイヤＷ８〜Ｗ１１はアルミニウムを主な材料とする。
この実施例でも、リード３６ａ〜３６ｆは図示しないフレームと一体化された状態で電極パッド３４ａ〜３４ｆに接続される。また、リード３６ａ〜３６ｆを電極パッド３４ａ〜３４ｆに接続する工程では、Ｘ軸方向およびＹ軸方向の各々において、所定値（＝０．１ｍｍ）を下回る範囲でのフレームの合わせズレが許容される。
これを踏まえて、接合面の面積および対象電極パッドの上面の面積は、各面の中心を合わせた状態において、接合面の外縁から対象電極パッドの上面の外縁までの距離が所定値以上の値を示すように、調整される。これによって、上述の実施例と同様、パワー半導体モジュール３０の品質ないし電気的接続の信頼性が維持される。
また、この実施例のパワー半導体モジュール３０では、上述の実施例のパワー半導体モジュール１０と異なり、パワー半導体素子３８ａおよび３８ｂが電極パッド３４ｇおよび３４ｈに搭載される。このため、パワー半導体素子３８ａおよび３８ｂで発生した熱の多くは、ワイヤＷ８およびＷ１０を経てリード３６ｂおよび３６ｃではなく、基板３２をなす導電層３２２から外部に放出される。
なお、図１４（Ａ）および図１４（Ｂ）に示すパワー半導体モジュール３０の構成の一部は、矛盾しない範囲で、図１３（Ｂ）までに示すパワー半導体モジュール１０の構成に変更することができる。
１０，３０ …パワー半導体モジュール
１２，３２ …基板
１４ａ〜１４ｈ，３４ａ〜３４ｈ …電極パッド
１６ａ〜１６ｈ，３６ａ〜３６ｆ …リード
１８ａ〜１８ｂ，３８ａ〜３８ｂ …パワー半導体素子
ＦＲ１ …フレーム

Claims (8)

  1. 複数の電極パッドが設けられた上面を有する基板、
    前記複数の電極パッドにそれぞれ接続され、フレームから切り離されてなる複数のリード、および
    前記複数の電極パッドの１つまたは前記複数のリードの１つに実装されたパワー半導体素子を備えるパワー半導体モジュールであって、
    前記複数のリードは前記フレームと一体化された状態で前記複数の電極パッドにそれぞれ接続される部材であり、
    前記複数のリードの各々の先端には対象電極パッドの上面の面積を上回る面積を有して前記対象電極パッドの上面に接合される接合面が形成される、パワー半導体モジュール。
  2. 前記接合面は所定値を下回る範囲での合わせズレを許容して前記対象電極パッドの上面に接合され、
    前記接合面の中心を前記対象電極パッドの上面の中心に合わせたときの前記接合面の外縁から前記対象電極パッドの上面の外縁までの距離は前記所定値以上の値を示す、請求項１記載のパワー半導体モジュール。
  3. 前記接合面の中心を前記対象電極パッドの上面の中心に合わせたときの前記接合面の外縁から前記対象電極パッドの上面の外縁までの距離は０．１ｍｍ以上の値を示す、請求項１記載のパワー半導体モジュール。
  4. 前記対象電極パッドの上面の面積は前記接合面の面積の４０％以上である、請求項１ないし３のいずれかに記載のパワー半導体モジュール。
  5. 前記対象電極パッドの上面の面積は前記接合面の面積の７０％以上である、請求項４記載のパワー半導体モジュール。
  6. 前記基板は前記上面に絶縁膜または絶縁基板が形成された金属製の基板である、請求項１ないし５のいずれかに記載のパワー半導体モジュール。
  7. 前記絶縁基板は樹脂またはセラミックを材料とする、請求項６記載のパワー半導体モジュール。
  8. 前記基板は樹脂製またはセラミック製の基板である、請求項１ないし５のいずれかに記載のパワー半導体モジュール。
JP2016573185A 2015-02-06 2015-11-13 パワー半導体モジュール Active JP6330924B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015022076 2015-02-06
JP2015022076 2015-02-06
PCT/JP2015/081916 WO2016125363A1 (ja) 2015-02-06 2015-11-13 パワー半導体モジュール

Publications (2)

Publication Number Publication Date
JPWO2016125363A1 true JPWO2016125363A1 (ja) 2017-10-26
JP6330924B2 JP6330924B2 (ja) 2018-05-30

Family

ID=56563720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016573185A Active JP6330924B2 (ja) 2015-02-06 2015-11-13 パワー半導体モジュール

Country Status (2)

Country Link
JP (1) JP6330924B2 (ja)
WO (1) WO2016125363A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7071499B2 (ja) * 2018-06-20 2022-05-19 ローム株式会社 半導体装置
DE112021000681T5 (de) * 2020-04-01 2023-01-05 Rohm Co. Ltd Elektronische vorrichtung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878619A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd 電力用半導体装置
JP2003007765A (ja) * 2001-06-22 2003-01-10 Canon Inc Ｔａｂテープ及びボンディング方法
JP2008135735A (ja) * 2006-10-31 2008-06-12 Sanyo Electric Co Ltd 回路装置
WO2012114857A1 (ja) * 2011-02-24 2012-08-30 株式会社村田製作所 電子部品の実装構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878619A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd 電力用半導体装置
JP2003007765A (ja) * 2001-06-22 2003-01-10 Canon Inc Ｔａｂテープ及びボンディング方法
JP2008135735A (ja) * 2006-10-31 2008-06-12 Sanyo Electric Co Ltd 回路装置
WO2012114857A1 (ja) * 2011-02-24 2012-08-30 株式会社村田製作所 電子部品の実装構造

Also Published As

Publication number Publication date
WO2016125363A1 (ja) 2016-08-11
JP6330924B2 (ja) 2018-05-30

Similar Documents

Publication Publication Date Title
WO2016084622A1 (ja) 半導体装置
JP5970348B2 (ja) 半導体装置
JP2017005165A (ja) 半導体装置
JP6206494B2 (ja) 半導体装置
JP2016213308A (ja) プリント回路板及びプリント配線板
JP2015056638A (ja) 半導体装置およびその製造方法
US20180049316A1 (en) Circuit structure
JP6330924B2 (ja) パワー半導体モジュール
JP6043049B2 (ja) 半導体装置の実装構造及び半導体装置の実装方法
JP4557804B2 (ja) 半導体装置及びその製造方法
JP4777692B2 (ja) 半導体装置
US9171817B2 (en) Semiconductor device
JP2007005452A (ja) 半導体装置
JP2014236168A (ja) 半導体装置及び半導体装置の製造方法
JP5418654B2 (ja) 半導体装置
TWI680555B (zh) 電子模組
JP6812535B2 (ja) リード端子及び樹脂封止型半導体装置
JP2002359336A (ja) 半導体装置
US20230092121A1 (en) Semiconductor device
JP2008172120A (ja) パワーモジュール
WO2015129185A1 (ja) 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
JP2013065758A (ja) 半導体装置及び半導体装置の製造方法
JP7147173B2 (ja) 半導体装置
JP2017112153A (ja) パワー半導体モジュール
JP2005353731A (ja) チップ部品実装体及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180409

R150 Certificate of patent or registration of utility model

Ref document number: 6330924

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150