JPWO2016110945A1 - 多層回路基板 - Google Patents
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Abstract
グランド層に形成された第1のグランド削除部3aは、第1のグランド削除部3aと部品パッド1aとで決定される特性インピーダンスが、グランド導体2aと伝送線路1bとで決定される特性インピーダンスよりも高くなる大きさに形成されている。部品パッド1aの外形をグランド層に投影したとき、第1のグランド削除部3aの中心に、部品パッド1a同士に挟まれた領域の中心が配置される。
Description
本発明は、絶縁体層を挟んで、信号層とグランド層をそれぞれ少なくとも1層ずつ積層してなる多層回路基板に関するものである。
近年、デジタル伝送の高速化が著しく、特性インピーダンスの不整合による反射特性の増加が顕著となっている。特にチップ部品やコネクタを実装するためのパッドは伝送線路より幅広となり、所望のパッドの特性インピーダンスが得られず、その結果、特性インピーダンス不整合が生じるため、上記パッドで反射が生じてしまう問題がある。
このようなパッドの特性インピーダンス不整合を解決するために、パッドのグランドを削除することで所望の特性インピーダンスを得る手法が知られている(例えば特許文献1)。
しかしながら、上記特許文献1に記載された従来の技術では、基板製造時に積層ずれが起きた場合、パッドの特性インピーダンスが所望の値から著しく変化するため、パッドでの反射特性が劣化するという課題があった。
この発明は、上記のような課題を解決するためになされたもので、積層ずれが発生しても所望の特性インピーダンスから大きく外れることが無く、反射特性の劣化を抑制することができる多層回路基板を提供することを目的とする。
この発明に係る多層回路基板は、絶縁体層を挟んで、信号層とグランド層とをそれぞれ少なくとも1層ずつ積層してなる多層回路基板において、信号層に形成された伝送線路と、信号層に形成されるとともに伝送線路に接続され、かつ、伝送線路より幅広の導体パッドと、グランド層に形成され、導体を抜いた第1のグランド削除部を有するグランド導体と、第1のグランド削除部の内部に設けられ、グランド導体と接続された補助グランド導体とを備え、第1のグランド削除部は、第1のグランド削除部と導体パッドとで決定される特性インピーダンスが、グランド導体と伝送線路とで決定される特性インピーダンスよりも高くなる大きさに形成されたものである。
この発明に係る多層回路基板は、グランド層に形成された第1のグランド削除部は、第1のグランド削除部と導体パッドとで決定される特性インピーダンスが、グランド導体と伝送線路とで決定される特性インピーダンスよりも高くなる大きさに形成するようにしたものである。これにより、積層ずれが発生しても所望の特性インピーダンスから大きく外れることが無く、反射特性の劣化を抑制することができる。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、本実施の形態による多層回路基板を模式的に示す構成図であり、図2は、図1におけるX1−X2線断面図である。実施の形態1では、マイクロストリップ線路による多層回路基板を構成する場合について示している。
実施の形態1.
図1は、本実施の形態による多層回路基板を模式的に示す構成図であり、図2は、図1におけるX1−X2線断面図である。実施の形態1では、マイクロストリップ線路による多層回路基板を構成する場合について示している。
これらの図に示すように、実施の形態1の多層回路基板は、誘電体層(絶縁体層)4の上層と下層に、信号層(信号伝送用導体:部品パッド(導体パッド)1a及び伝送線路1b)と、グランド層(グランド導体2a及び補助グランド導体2b)とが形成され、さらに、グランド層にはグランド削除部(第1のグランド削除部3aと第2のグランド削除部3b)が形成されている。
信号伝送用導体は、一対となった2つの部品パッド1aの一端側が近接するように配置され、かつ、それぞれ部品パッド1aの他端側が伝送線路1bと接続されている。また、グランド層に形成された第1のグランド削除部3aの内部には補助グランド導体2bが配置されており、さらに補助グランド導体2bの内部に第2のグランド削除部3bが配置されている。補助グランド導体2bは、グランド導体2aと電気的に接続されている。
このように、実施の形態1に係る多層回路基板は、グランド層に、グランド導体2aに囲まれた第1のグランド削除部3aを設け、かつ、この第1のグランド削除部3a内に、グランド導体2aと電気的に接続された補助グランド導体2bを配置し、さらに、補助グランド導体2bに囲まれた第2のグランド削除部3bを設けている。
このように、実施の形態1に係る多層回路基板は、グランド層に、グランド導体2aに囲まれた第1のグランド削除部3aを設け、かつ、この第1のグランド削除部3a内に、グランド導体2aと電気的に接続された補助グランド導体2bを配置し、さらに、補助グランド導体2bに囲まれた第2のグランド削除部3bを設けている。
ここで、第1のグランド削除部3aは、第1のグランド削除部3aと部品パッド1aとで決定される特性インピーダンスが、グランド導体2aと伝送線路1bとで決定される特性インピーダンスよりも高くなる大きさに形成されている。なお、これらの特性インピーダンスの関係については後述する。
また、一対の部品パッド1aの外形をグランド層に投影したとき、第1のグランド削除部3aの中心に、部品パッド1a同士に挟まれた領域の中心が配置され、かつ、部品パッド1aの外形をグランド層に投影したとき、その外形が第2のグランド削除部3b内に含まれるよう構成されている。また、第1のグランド削除部3aの中心に補助グランド導体2bの中心が位置するよう補助グランド導体2bが配置されている。
さらに、補助グランド導体2bと第1のグランド削除部3aは、それぞれが線対称となる形状を有している。
また、一対の部品パッド1aの外形をグランド層に投影したとき、第1のグランド削除部3aの中心に、部品パッド1a同士に挟まれた領域の中心が配置され、かつ、部品パッド1aの外形をグランド層に投影したとき、その外形が第2のグランド削除部3b内に含まれるよう構成されている。また、第1のグランド削除部3aの中心に補助グランド導体2bの中心が位置するよう補助グランド導体2bが配置されている。
さらに、補助グランド導体2bと第1のグランド削除部3aは、それぞれが線対称となる形状を有している。
図1及び図2では、積層ずれが起きていない状況における実施の形態1の多層回路基板の構成を示している。一方、図3及び図4に、積層ずれを起こした状況における実施の形態1の多層回路基板の構成を示す。図3は図1に対応した部分平面図であり、図4は図2に対応した図3のX1−X2線断面図である。このような積層ずれを起こした場合の反射特性について、従来構成と比較して説明する。
図5及び図6は従来構成における積層ずれが起きていない状況であり、図7及び図8は積層ずれを起こしている状況を示している。なお、図5及び図7は部分平面図、図6及び図8は図5及び図7のX1−X2線断面図である。これらの図において、部品パッド1a,伝送線路1b及びグランド導体2a,補助グランド導体2bは、図1〜図4と同様の構成であり、グランド削除部3aは図1〜図4の第1のグランド削除部3aに相当する部分である。
図1〜図4に示した実施の形態1の多層回路基板及び図5〜図8に示した従来の多層回路基板における積層ずれの有無の状況において、反射特性を解析した。
図9は、積層ずれの有無に対して、実施の形態1に係る多層回路基板及び従来の多層回路基板による反射特性の解析結果を示している。図9において、実線90a,90bが実施の形態1に係る多層回路基板による反射特性を示し、破線91a,91bが従来の多層回路基板による反射特性を示している。また、実線90a及び破線91aがそれぞれ基準位置の実施の形態1の構成と従来構成の特性であり、実線90b及び破線91bが、それぞれ積層ずれがあった場合の実施の形態1の構成と従来構成の特性を示している。
この図9に示すように、実施の形態1に係る多層回路基板では、従来構成に対し、積層ずれがあるときに反射特性が大きく改善していることがわかる。
図9は、積層ずれの有無に対して、実施の形態1に係る多層回路基板及び従来の多層回路基板による反射特性の解析結果を示している。図9において、実線90a,90bが実施の形態1に係る多層回路基板による反射特性を示し、破線91a,91bが従来の多層回路基板による反射特性を示している。また、実線90a及び破線91aがそれぞれ基準位置の実施の形態1の構成と従来構成の特性であり、実線90b及び破線91bが、それぞれ積層ずれがあった場合の実施の形態1の構成と従来構成の特性を示している。
この図9に示すように、実施の形態1に係る多層回路基板では、従来構成に対し、積層ずれがあるときに反射特性が大きく改善していることがわかる。
積層ずれが起きた従来の多層回路基板では、積層ずれが起きた実施の形態1に係る多層回路基板よりも部品パッド1aとグランド層2が重なる面積が大きくなるため、容量の変化が大きく、その結果、特性インピーダンス不整合が大きくなって、反射特性が低下してしまう。
一方、実施の形態1では、マイクロストリップ線路で第1のグランド削除部3a内に補助グランド導体2bと第2のグランド削除部3bを設けた構成とすることで、図3、図4のように積層ずれが起きた場合でも、部品パッド1aとグランド層2が重なる面積を従来の多層回路基板より小さくできる。その結果、容量の変化を小さくすることができ、従って、特性インピーダンスの不整合を小さくできるため、反射特性を良好のまま維持することができる。以下、この点をさらに詳細に説明する。
特性インピーダンスZは、Z=(L/C)^1/2で与えられる。ここで、Lはインダクタンス、Cは容量である。一般的に、入力から出力まで特性インピーダンスZはできるだけ一定に設計しないと反射特性が悪化する。このため、基準位置における部品パッド1aの特性インピーダンスZcpは、部品パッド1aに接続された伝送線路1bの特性インピーダンスZctとほぼ同じに設計する。そして、積層ずれが生じた場合は、部品パッド1aと伝送線路1bの容量のみ変化が起きるので、特性インピーダンスの不整合が生じ、反射特性が悪化する。関係性は以下の通りである。
・容量の変化が大きい→特性インピーダンスの不整合が大きい→反射特性が悪化
・容量の変化が小さい→特性インピーダンスの不整合が小さい→反射特性が良好
・容量の変化が大きい→特性インピーダンスの不整合が大きい→反射特性が悪化
・容量の変化が小さい→特性インピーダンスの不整合が小さい→反射特性が良好
反射特性を良好に保つためには、積層ずれが起きてもできるだけ容量の変化量を小さくし、一定に保つことが重要である。このため、基準位置において、従来構成ではZcp=Zctとなるように、第1のグランド削除部3aのサイズを決定する(図5,図6)が、従来構成で積層ずれが生じると(図7、図8)、部品パッド1aとグランド導体2aの重なる面積が大きくなり、容量の変化が大きくなる(矢印80参照)。これに対し、実施の形態1では、積層ずれが生じた場合でも部品パッド1aとグランド導体2a間の容量の変化が小さくなる(矢印40参照)ように、第1のグランド削除部3aのサイズを図5のグランド削除部3aより広くする。このように、第1のグランド削除部3aを広くする=容量の変化は小さくする=ZcpはZctより高くする、となる。すなわち、ZcpはZctより高くするということが「積層ずれが発生しても所望の特性インピーダンスから大きく外れることが無い」ということになる。
また、補助グランド導体2bについては、基準位置において、ZcpとZctの整合がとれ(第1のグランド削除部3aの面積を広くしたため)、かつ、積層ずれ発生時に、部品パッド1aと補助グランド導体2bの重なる面積が、従来の構成よりも小さくなる形状とすることが必要である。
なお、図9から明らかなように、積層ずれが起きていない場合は、実施の形態1の多層回路基板と従来の多層回路基板の反射特性(実線90a,破線91a参照)は同等の値を得ることができる。
以上説明したように、実施の形態1の多層回路基板によれば、絶縁体層を挟んで、信号層とグランド層とをそれぞれ少なくとも1層ずつ積層してなる多層回路基板において、信号層に形成された伝送線路と、信号層に形成されるとともに伝送線路に接続され、かつ、伝送線路より幅広の導体パッドと、グランド層に形成され、導体を抜いた第1のグランド削除部を有するグランド導体と、第1のグランド削除部の内部に設けられ、グランド導体と接続された補助グランド導体とを備え、第1のグランド削除部は、第1のグランド削除部と導体パッドとで決定される特性インピーダンスが、グランド導体と伝送線路とで決定される特性インピーダンスよりも高くなる大きさに形成されたので、積層ずれが発生しても所望の特性インピーダンスから大きく外れることが無く、反射特性の劣化を抑制することができる。
また、実施の形態1の多層回路基板によれば、導体パッドは一対に構成され、かつ、導体パッドの外形をグランド層に投影したとき、第1のグランド削除部の中心に、導体パッド同士に挟まれた領域の中心が配置されるようにしたので、特性インピーダンスの不整合を小さくすることができ、反射特性の劣化を抑制することができる。
また、実施の形態1の多層回路基板によれば、第1のグランド削除部の中心に、補助グランド導体の中心が配置されるようにしたので、特性インピーダンスの不整合を小さくすることができ、反射特性の劣化を抑制することができる。
また、実施の形態1の多層回路基板によれば、補助グランド導体はその内部に第2のグランド削除部を有し、導体パッドの外形をグランド層に投影したとき、導体パッドが第2のグランド削除部内に配置されるようにしたので、特性インピーダンスの不整合を小さくすることができ、反射特性の劣化を抑制することができる。
また、実施の形態1の多層回路基板によれば、補助グランド導体及び第1のグランド削除部は、線対称となる形状を有するようにしたので、特性インピーダンスの不整合を小さくすることができ、反射特性の劣化を抑制することができる。
実施の形態2.
実施の形態2は、補助グランド導体2bの部品パッド1aに対向する面を凹凸形状としたものである。以下、実施の形態1と同様に、マイクロストリップ線路による多層回路基板を構成する例を説明する。
実施の形態1では、第2のグランド削除部3bを有した補助グランド導体2bが電気的に接続された構成を示した。それに対し、実施の形態2では、第1のグランド削除部3aの形状を変化させて、積層ずれが起きても、部品パッド1aとグランド層が重なる面積を抑えられる場合について示す。
実施の形態2は、補助グランド導体2bの部品パッド1aに対向する面を凹凸形状としたものである。以下、実施の形態1と同様に、マイクロストリップ線路による多層回路基板を構成する例を説明する。
実施の形態1では、第2のグランド削除部3bを有した補助グランド導体2bが電気的に接続された構成を示した。それに対し、実施の形態2では、第1のグランド削除部3aの形状を変化させて、積層ずれが起きても、部品パッド1aとグランド層が重なる面積を抑えられる場合について示す。
図10は、実施の形態2に係る多層回路基板を模式的に示す構成図である。実施の形態2に係る多層回路基板は、図1〜図4に示す実施の形態1に係る多層回路基板から第2のグランド削除部3bを省き、補助グランド導体2bの部品パッド1a側の面を凹凸形状としたものである。すなわち、この構成は第1のグランド削除部3aの側面形状が凹凸を有するよう構成されているのと同等である。なお、第1のグランド削除部3aは、第1のグランド削除部3aと部品パッド1aとで決定される特性インピーダンスが、グランド導体2aと伝送線路1bとで決定される特性インピーダンスよりも高くなる大きさに形成されているのは実施の形態1と同様である。その他の構成は実施の形態1と同様であるため、対応する部分に同一符号を付してその説明を省略する。
実施の形態2の多層回路基板では、マイクロストリップ線路で第1のグランド削除部3aの側面の形状を凹凸にした構成とすることで、積層ずれが起きた場合に、部品パッド1aとグランド層(グランド導体2a及び補助グランド導体2b)が重なる面積を従来の多層回路基板より小さくできる。図11は、実施の形態2の多層回路基板で積層ずれが起きた状況を示す説明図である。図7の従来構成の積層ずれが起きた場合に比べて部品パッド1aとグランド導体2aまたは補助グランド導体2bと重なる面積が小さいのが分かる。
このように、実施の形態2の多層回路基板では、積層ずれが起きても部品パッド1aとグランド層の重なる面積が小さくなるようにしたので、実施の形態1と同様に、容量の変化が大きくなるのを抑え、特性インピーダンス不整合が小さくなり反射特性を改善することができる。
なお、積層ずれが起きていない場合は、実施の形態2の多層回路基板と、グランド層に第1のグランド削除部3aを削除した従来の多層回路基板の反射特性はほぼ同等の値を得ることができる。
以上説明したように、実施の形態2の多層回路基板によれば、補助グランド導体は、導体パッドに対向する面が凹凸形状であるようにしたので、積層ずれが発生しても所望の特性インピーダンスから大きく外れることが無く、反射特性の劣化を抑制することができる。
実施の形態3.
実施の形態1、2では、マイクロストリップ線路の構成を示した。それに対し、実施の形態3では、ストリップ線路で構成された場合を示す。
実施の形態1、2では、マイクロストリップ線路の構成を示した。それに対し、実施の形態3では、ストリップ線路で構成された場合を示す。
図12は、実施の形態3に係る多層回路基板を模式的に示す構成図であり、図13は図12におけるX1−X2線断面図である。
これらの図に示すように、信号伝送用導体(部品パッド1a,伝送線路1b)の上下のグランド層が基準グランドとなる。上下のグランド層には、それぞれ実施の形態1と同様に、グランド導体2a,補助グランド導体2b及び第1のグランド削除部3a,第2のグランド削除部3bが形成されている。
これらの図に示すように、信号伝送用導体(部品パッド1a,伝送線路1b)の上下のグランド層が基準グランドとなる。上下のグランド層には、それぞれ実施の形態1と同様に、グランド導体2a,補助グランド導体2b及び第1のグランド削除部3a,第2のグランド削除部3bが形成されている。
実施の形態3では、ストリップ線路で上下のグランド層に補助グランド導体2bと第1のグランド削除部3a及び第2のグランド削除部3bを実施の形態1と同様にそれぞれ設けた構成とすることで、積層ずれが起きた場合に、部品パッド1aとグランド層が重なる面積を従来の多層回路基板より小さくできる。
このように実施の形態3の多層回路基板では、ストリップ線路の構成において、積層ずれが起きても部品パッド1aとグランド層の重なる面積が小さくなるようにしたので、実施の形態1及び実施の形態2と同様に、容量の変化が大きくなるのを抑え、特性インピーダンス不整合が小さくなり反射特性を改善することができる効果を奏する。
なお、積層ずれが起きていない場合は、実施の形態3の多層回路基板と、ストリップ線路で上下のグランド層に第1のグランド削除部3aをそれぞれ削除して構成された従来の多層回路基板の反射特性はほぼ同等の値を得ることができる。
また、実施の形態3では、ストリップ線路で上下のグランド層に補助グランド導体2bと第1のグランド削除部3a及び第2のグランド削除部3bを実施の形態1と同様にそれぞれ設けた構成について説明したが、実施の形態2と同様に第1のグランド削除部3aの側面の形状を凹凸にした構成であってもよい。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
以上のように、この発明に係る多層回路基板は、絶縁体層を挟んで、信号層とグランド層をそれぞれ少なくとも1層ずつ積層してなる多層回路基板に関するものであり、チップ部品やコネクタの実装部に用いるのに適している。
1a 部品パッド、1b 伝送線路、2a グランド導体、2b 補助グランド導体、3a 第1のグランド削除部、3b 第2のグランド削除部、4 誘電体層。
Claims (6)
- 絶縁体層を挟んで、信号層とグランド層とをそれぞれ少なくとも1層ずつ積層してなる多層回路基板において、
前記信号層に形成された伝送線路と、
前記信号層に形成されるとともに前記伝送線路に接続され、かつ、当該伝送線路より幅広の導体パッドと、
前記グランド層に形成され、導体を抜いた第1のグランド削除部を有するグランド導体と、
前記第1のグランド削除部の内部に設けられ、前記グランド導体と接続された補助グランド導体とを備え、
前記第1のグランド削除部は、当該第1のグランド削除部と前記導体パッドとで決定される特性インピーダンスが、前記グランド導体と前記伝送線路とで決定される特性インピーダンスよりも高くなる大きさに形成されたことを特徴とする多層回路基板。 - 前記導体パッドは一対に構成され、かつ、当該導体パッドの外形を前記グランド層に投影したとき、前記第1のグランド削除部の中心に、前記導体パッド同士に挟まれた領域の中心が位置することを特徴とする請求項1記載の多層回路基板。
- 前記第1のグランド削除部の中心に、前記補助グランド導体の中心が配置されることを特徴とする請求項1記載の多層回路基板。
- 前記補助グランド導体はその内部に第2のグランド削除部を有し、
前記導体パッドの外形を前記グランド層に投影したとき、当該導体パッドが前記第2のグランド削除部内に配置されることを特徴とする請求項1記載の多層回路基板。 - 前記補助グランド導体は、前記導体パッドに対向する面が凹凸形状であることを特徴とする請求項1記載の多層回路基板。
- 前記補助グランド導体及び前記第1のグランド削除部は、線対称となる形状を有することを特徴とする請求項1記載の多層回路基板。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/050152 WO2016110945A1 (ja) | 2015-01-06 | 2015-01-06 | 多層回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016110945A1 true JPWO2016110945A1 (ja) | 2017-04-27 |
JP6180648B2 JP6180648B2 (ja) | 2017-08-16 |
Family
ID=56355670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016549530A Expired - Fee Related JP6180648B2 (ja) | 2015-01-06 | 2015-01-06 | 多層回路基板 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20170257942A1 (ja) |
EP (1) | EP3244480A4 (ja) |
JP (1) | JP6180648B2 (ja) |
WO (1) | WO2016110945A1 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09107210A (ja) * | 1995-10-11 | 1997-04-22 | Nec Corp | マイクロストリップライン伝送線路 |
JP2010166276A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Optical Components Ltd | 高周波用基板及びパッケージ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI241702B (en) * | 2003-07-28 | 2005-10-11 | Siliconware Precision Industries Co Ltd | Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure |
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US7385459B2 (en) * | 2005-09-08 | 2008-06-10 | Northrop Grumman Corporation | Broadband DC block impedance matching network |
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-
2015
- 2015-01-06 EP EP15876823.4A patent/EP3244480A4/en not_active Withdrawn
- 2015-01-06 WO PCT/JP2015/050152 patent/WO2016110945A1/ja active Application Filing
- 2015-01-06 JP JP2016549530A patent/JP6180648B2/ja not_active Expired - Fee Related
- 2015-01-06 US US15/519,626 patent/US20170257942A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
EP3244480A4 (en) | 2018-08-22 |
EP3244480A1 (en) | 2017-11-15 |
WO2016110945A1 (ja) | 2016-07-14 |
JP6180648B2 (ja) | 2017-08-16 |
US20170257942A1 (en) | 2017-09-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170620 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170718 |
|
R150 | Certificate of patent or registration of utility model |
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