JPWO2015162876A1 - 半導体装置と該半導体装置を備えた赤外線撮像装置、及び半導体装置の制御方法 - Google Patents

Abstract

ボロメータ素子の端子電圧がバイアス電圧に収束するまでの時間を短縮して積分回路のリセット期間を短縮し、温度分解能を改善する。本発明の半導体装置は、ボロメータ素子にバイアス電圧を与える手段を備え、前記ボロメータ素子に前記バイアス電圧を与えたときに前記ボロメータ素子に流れる電流と、前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路からの電流との差電流を積分回路への入力とするバイアス回路が、前記ボロメータ素子を所定のプリチャージ電圧でプリチャージする。

Description

本発明は、半導体装置と、該半導体装置を備えた赤外線撮像装置、及び半導体装置の制御方法に関する。

赤外線撮像装置として、例えば図９に示すように、センサアレイと読み出し回路から構成されるボロメータ型赤外線撮像装置が知られている。図９は、特許文献１の図２（特許文献２の図４）を引用したものである。なお、特許文献１、２の開示自体は、後述される本発明の主題に直接関連するものでないが、ここでは、２次元センサアレイのボロメータ型赤外線撮像装置の概略の一例を説明するための図として引用している。

図９を参照すると、ボロメータ素子（熱電変換素子）２０２は、この例では、基板上に、２次元にマトリクス状に形成され、２次元センサアレイを構成している。ボロメータ素子２０２は、画素スイッチ２０１、水平スイッチ２０４によって切り替えて、順次選択される。信号線２０３と走査線２１１が交差する箇所に設けられた画素スイッチ２０１は、ＮｃｈＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）よりなる。この画素スイッチ２０１を構成するＮｃｈＭＯＳＦＥＴは、ソースが基準電位ＧＮＤ（接地：Ground）に接続され、ドレインがボロメータ素子２０２を介して信号線２０３に接続され、ゲートが、走査線２１１に接続されている。垂直シフトレジスタ２０５は、走査信号２１１（Ｙ１〜Ｙ３）を順次活性化することで、２次元マトリクスの各行を順次選択する。信号線２０３は、水平スイッチ２０４（ＨＡ、ＨＢ）を介して、読み出し回路２０６に接続されている。水平スイッチ２０４（ＨＡ、ＨＢ）は、選択信号φＨＡ、φＨＢでオン、オフが制御される。例えば第１フェーズで選択信号φＨＡが活性化し水平スイッチ２０４（ＨＡ）がオンし、つづく第２フェーズで選択信号φＨＢが活性化し水平スイッチ２０４（ＨＢ）がオンする。読み出し回路２０６の出力は、マルチプレクサスイッチ２０７を介して出力バッファ２０９に接続される。マルチプレクサスイッチ２０７のオン・オフ制御は、水平シフトレジスタ２０８によって行われる。

図９の例では、１個の読み出し回路２０６に対して、水平スイッチ２０４を２個接続している（２次元マトリクスの２列に１個の読み出し回路２０６）。これは、２次元センサアレイの列数に対して、読み出し回路２０６の個数を減らし、回路面積と消費電力を減らすことを目的としている。例えば、１個の読み出し回路２０６に、水平スイッチ２０４を１個接続した構成の場合、２次元センサアレイの列数分だけ読み出し回路２０６が必要とされる。これに対して、図９に示すように、１個の読み出し回路２０６に対して水平スイッチ２０４を２個接続した構成の場合、２次元センサアレイの列数に対して、読み出し回路２０６の個数は半分となり、回路面積と消費電力を減らすことが可能となる。

図７は、ボロメータ型赤外線撮像装置の読み出し回路の一参考例（本発明の比較例でもある）を例示する図である。図７の参考例は、本発明の前提技術を説明するためのプロトタイプ例として本発明者が提示するものであり、文献等に記載の図面そのものではない点を注記しておく。

図７において、ボロメータ素子に流れる電流を読みだす読み出し回路１０１’は、図９の読み出し回路２０６と図９の水平スイッチ２０４（ＨＡ、ＨＢ）を含めた構成としている。その理由は、以下の通りである。

図７の説明で明らかとされるように、水平スイッチがオンのとき、バイアス電圧（ＶＢＯＬ）がボロメータ素子に印加される。このため、ボロメータ素子に、バイアス電圧を印加するバイアス回路として水平スイッチを含めるようにしている。後に説明される実施形態についても同様である。

図７のボロメータ素子１０９Ａ、１０９Ｂは、図９の水平スイッチ２０４（ＨＡ、ＨＢ）にそれぞれ接続されるボロメータ素子２０２に対応する。図７の選択信号ＨＳＷ１、ＨＳＷ２は、図９のφＨＡ、φＨＡにそれぞれ対応する。図７の画素スイッチ１１１Ａ、１１１Ｂは、図９の画素スイッチ２０１に対応する。図７の走査信号ＶＳＷ１〜ＶＳＷｎは、図９の走査線２１１（Ｙ１〜Ｙ３）に対応する。前述した図９の構成と同様、図７においても、１個の読み出し回路１０１’に対して、２個の水平スイッチ１１２Ａ、１１２Ｂを備えている。

図７を参照すると、読み出し回路１０１’は、バイアス回路１０２’、バイアスキャンセル回路１０３、積分回路１０４を有する。

バイアス回路１０２’は、ボロメータ素子１０９Ａ、１０９Ｂに定電圧を印加する。バイアスキャンセル回路１０３は被写体の信号以外の成分のオフセット電流を除去する。積分回路１０４は、バイアス回路１０２’とバイアスキャンセル回路１０３に接続されているオペアンプ（演算増幅器：Operational-Amplifier）１１９を含む。

複数の読み出し回路１０１’は、入力電圧配線１０７、１０８を介してバイアス電圧として入力電圧が供給され、それぞれ同時並列に動作を行う。読み出し回路１０１’の動作は、概略以下の通りである。

各ボロメータ素子１０９Ａ、１０９Ｂの抵抗変化は、被写体からの赤外線入射光の強度に応じて、生じる。ボロメータ素子１０９Ａの抵抗変化は、バイアス電圧（ＶＢＯＬ）により決まるボロメータ素子１０９Ａに流れる電流と、バイアス電圧（ＶＣＡＮ）により決まるバイアスキャンセル回路１０３の電流との差電流として、検出される。ボロメータ素子１０９Ｂの抵抗変化は、バイアス電圧（ＶＢＯＬ）により決まるボロメータ素子１０９Ｂに流れる電流と、バイアス電圧（ＶＣＡＮ）により決まるバイアスキャンセル回路１０３の電流との差電流として、検出される。ここで、バイアス電圧（ＶＢＯＬ）は入力端子１２１に与えられる入力電圧であり、バイアス電圧（ＶＣＡＮ）は入力端子１２２に与えられる入力電圧である。またここで、バイアス電圧（ＶＣＡＮ）により決まるバイアスキャンセル回路１０３の電流は、抵抗素子（バイアスキャンセル抵抗）１１０に流れる電流である。

この差電流は、積分回路１０４に入力され、積分され、出力端子１３２から、読み出し回路１０１’の出力信号（出力電圧）として出力される。読み出し回路１０１’の出力端子１３２からの出力信号は、不図示のマルチプレクサスイッチに入力され、該マルチプレクサスイッチを介して、不図示の出力バッファに出力される。ここで、不図示のマルチプレクサスイッチは、図９のマルチプレクサスイッチ２０７に対応する。またここで、不図示の出力バッファは、図９の出力バッファ２０９に対応する。

図７のバイアス回路１０２’とバイアスキャンセル回路１０３の動作は、例えば以下のようなものとされる。まず、ボロメータ型赤外線撮像装置のシャッター（不図示）を閉じた状態（すなわち、被写体からの光が入射していない状態）で入力電圧（ＶＢＯＬ、ＶＣＡＮ）が調整される。この調整でボロメータ素子１０９Ａ、１０９Ｂ側に流れる電流と抵抗素子（バイアスキャンセル抵抗）１１０に流れる電流とをつり合わせる。その後、ボロメータ型赤外線撮像装置のシャッター（不図示）を開くことにより、被写体からの光入射によるボロメータ素子１０９Ａ、１０９Ｂの抵抗変化に伴う電流変化分を取り出すことができる。

図７を参照して、各回路について説明する。図７において、ボロメータ素子１０９Ａと画素スイッチ１１１Ａの直列回路、及び、ボロメータ素子１０９Ｂと画素スイッチ１１１Ｂの直列回路は、それぞれ、図９のボロメータ素子２０２と画素スイッチ２０１の直列回路に対応している。

バイアス回路１０２’は、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ（「バイアストランジスタ」ともいう）１１５と、水平スイッチ１１２Ａ、１１２Ｂと、を備えている。

ＮＭＯＳトランジスタ１１５のゲートは入力電圧配線１０７に接続され、ドレインは積分回路１０４の入力端に接続され、ソースは、水平スイッチ１１２Ａの一端と水平スイッチ１１２Ｂの一端の接続点に接続されている。ＮＭＯＳトランジスタ１１５は、ソースフォロワ構成とされ、ＮＭＯＳトランジスタ１１５のソース電位は、バイアス電圧（ＶＢＯＬ）とされる。

水平スイッチ１１２Ａ、１１２Ｂは、それぞれ、入力端子１２５、１２６から入力される選択信号ＨＳＷ１、ＨＳＷ２によってオン、オフが制御される。例えば第１フェーズでは、選択信号ＨＳＷ１が活性化し（例えばHighレベルとなり）、水平スイッチ１１２Ａがオンする。つづく第２フェーズでは選択信号ＨＳＷ２が活性化し、水平スイッチ１１２Ｂがオンする。

水平スイッチ１１２Ａの他端（ノード１２９Ａ）と基準電位（ＧＮＤ）の間には、ボロメータ素子１０９Ａと画素スイッチ１１１Ａの直列回路が、ｎ個、互いに、並列に接続されている。水平スイッチ１１２Ｂの他端（ノード１２９Ｂ）と基準電位（ＧＮＤ）との間には、ボロメータ素子１０９Ｂと画素スイッチ１１１Ｂの直列回路が、ｎ個並列に接続されている。読み出し回路１０１’の個数をＭとすると、センサアレイは、ｎ行×２Ｍ列構成の２次元アレイとされる。

特に制限されないが、図７の例では、水平スイッチ１１２Ａ、１１２Ｂ側に最も近く配置された画素スイッチ１１１Ａと画素スイッチ１１１Ｂには、入力端子１２７が接続される。入力端子１２７には、１番目のラインを走査する走査信号ＶＳＷ１が供給され、画素スイッチ１１１Ａと画素スイッチ１１１Ｂを共通にオン・オフ制御する。水平スイッチ１１２Ａ、１１２Ｂから最も遠く配置された画素スイッチ１１１Ａと画素スイッチ１１１Ｂには、入力端子１２８が接続される。入力端子１２８には、ｎ番目のラインを走査する走査信号ＶＳＷｎが供給され、画素スイッチ１１１Ａと画素スイッチ１１１Ｂを共通にオン・オフ制御する。

なお図７の例において、走査信号ＶＳＷｎを、水平スイッチ１１２Ａ、１１２Ｂ側に最も近く配置された画素スイッチ１１１Ａと画素スイッチ１１１Ｂに供給する、構成としてもよい。そして、水平スイッチ１１２Ａ、１１２Ｂから最も遠く配置された画素スイッチ１１１Ａと画素スイッチ１１１Ｂには、走査信号ＶＳＷ１を供給する、構成としてもよい。

走査信号ＶＳＷ１〜ＶＳＷｎは、不図示の垂直シフトレジスタ（例えば図９の垂直シフトレジスタ２０５に対応）から供給される。１ラインの走査期間（１水平走査期間：「１Ｈ」ともいう）は、１フレーム期間をＴ（例えば１／３０秒）とすると、Ｔをｎで除した値Ｔ／ｎとされる。走査信号ＶＳＷ１〜ＶＳＷｎは、１フレーム期間Ｔを周期としてＴ／ｎの期間、順次、活性化される。１フェーズ期間は、Ｔ／（２×ｎ）となり、水平スイッチ１１２Ａ、１１２Ｂは、期間Ｔ／（２×ｎ）毎に、交互にオンに設定される。

ボロメータ素子１０９Ａ、１０９Ｂは、ｎ本のラインの画素スイッチ１１１Ａ、１１１Ｂのオン・オフの切り替えと、フェーズ毎の水平スイッチ１１２Ａ、１１２Ｂの交互のオン・オフの切り替えによって、選択される。ここで、ｎ本のラインの画素スイッチ１１１Ａ、１１１Ｂのオン・オフの切り替えは、垂直シフトレジスタ（図９の２０５）からの走査信号ＶＳＷ１〜ＶＳＷｎによって、なされる。こうして選択されたボロメータ素子１０９Ａ、１０９Ｂの一端に、バイアス電圧が印加される。

すなわち、ボロメータ素子１０９Ａ又は１０９Ｂの一端が接続されたノード１２９Ａ又は１２９Ｂに、バイアス電圧（ＶＢＯＬ）が印加される。ここで、バイアス電圧（ＶＢＯＬ）が印加されるのは、ノード１２９Ａ又は１２９Ｂのうち、オン状態の水平スイッチ１１２Ａ又は１１２Ｂに接続するボロメータ素子１０９Ａ又は１０９Ｂの一端が接続されたノード１２９Ａ又は１２９Ｂである。そして、このボロメータ素子１０９Ａ又は１０９Ｂは、活性化された走査信号ＶＳＷｉ（１≦ｉ≦ｎ）が供給されるｉ番目のラインの画素スイッチ１１１Ａ、１１１Ｂに接続するボロメータ素子１０９Ａ、１０９Ｂに含まれるものである。

選択されたボロメータ素子１０９Ａ、１０９Ｂの抵抗値が減少した場合、ボロメータ素子１０９Ａ、１０９Ｂの一端が接続するノード１２９Ａ、１２９Ｂに与えられる電圧は一定であるため、該ボロメータ素子１０９Ａ、１０９Ｂに流れる電流の値は増加する。言い換えると、選択されたボロメータ素子１０９Ａ、１０９Ｂの抵抗値が減少した場合、ボロメータ素子１０９Ａ、１０９Ｂの一端が接続するノード１２９Ａ、１２９Ｂに与えられる電圧は一定であるため、ＮＭＯＳトランジスタ１１５に流れる電流の値は増加する。

一方、選択されたボロメータ素子１０９Ａ、１０９Ｂの抵抗値が増加した場合、ボロメータ素子１０９Ａ、１０９Ｂの一端が接続するノード１２９Ａ、１２９Ｂの電圧が一定であるため、選択されたボロメータ素子１０９Ａ、１０９Ｂに流れる電流は減少する。言い換えると、選択されたボロメータ素子１０９Ａ、１０９Ｂの抵抗値が増加した場合、ボロメータ素子１０９Ａ、１０９Ｂの一端が接続するノード１２９Ａ、１２９Ｂの電圧が一定であるため、ＮＭＯＳトランジスタ１１５に流れる電流の値は減少する。

このように、被写体からの光入射によるボロメータ素子１０９Ａ、１０９Ｂの抵抗値の変化は、バイアス回路１０２’のＮＭＯＳトランジスタ１１５に流れる電流値に変換される。

第１ＶＧＳ除去電圧発生回路１０５は、入力電圧配線１０７にバイアス電圧を与える回路である。第１ＶＧＳ除去電圧発生回路１０５は、オペアンプ１１７と、バイアス回路１０２’のＮＭＯＳトランジスタ１１５と同一構成のＮＭＯＳトランジスタ１１５と、から構成される。オペアンプ１１７は、非反転入力端子（＋）が入力端子１２１に接続されて電圧（ＶＢＯＬ）を受け、反転入力端子（−）が第１ＶＧＳ除去電圧発生回路１０５のソースフォロワ構成のＮＭＯＳトランジスタ１１５のソースに接続されている。オペアンプ１１７の出力は、第１ＶＧＳ除去電圧発生回路１０５のＮＭＯＳトランジスタ１１５のゲートと、複数のバイアス回路１０２’のＮＭＯＳトランジスタ１１５のゲートとに、共通に接続されている。

第１ＶＧＳ除去電圧発生回路１０５において、入力端子１２１には入力電圧（バイアス電圧ＶＢＯＬ）が供給される。オペアンプ１１７は、ボルテージフォロワ構成とされる。オペアンプ１１７は、バイアストランジスタ１１５のソース電位が、非反転入力端子（＋）に入力される電圧（ＶＢＯＬ）となるように、ＮＭＯＳトランジスタ１１５のゲート電位を制御する。ここで、オペアンプ１１７によりゲート電位を制御されるＮＭＯＳトランジスタ１１５は、第１ＶＧＳ除去電圧発生回路１０５のＮＭＯＳトランジスタ１１５と、読み出し回路１０１’のバイアス回路１０２’のＮＭＯＳトランジスタ１１５である。

第１ＶＧＳ除去電圧発生回路１０５は、ＮＭＯＳトランジスタ１１５のゲート・ソース間電圧（gate-to-source voltage）ＶＧＳの変動等の影響が、該ＮＭＯＳトランジスタ１１５のドレイン電流に現れない構成（ＶＧＳ電圧降下を補償する構成）とされる。例えばＮＭＯＳトランジスタ１１５のゲート・ソース間電圧ＶＧＳの温度係数の影響（温度ドリフト等）を除去している。かかる構成により、ボロメータ素子１０９Ａ、１０９Ｂの一端が接続されるノード１２９Ａ、１２９Ｂに印加されるバイアス電圧（ＶＢＯＬ）を高精度に制御することが可能とされる。第１ＶＧＳ除去電圧発生回路１０５においては、ボルテージフォロワ構成のオペアンプ１１７がＮＭＯＳトランジスタ１１５を低インピーダンスで駆動しており、読み出し回路１０１’への飛び込むノイズ等を抑えることができる。

バイアスキャンセル回路１０３は、画素スイッチ１１３と、水平スイッチ１１４と、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ１１６と、を備えている。バイアスキャンセル回路１０３の画素スイッチ１１３は、電源ＶＤＤと抵抗素子（「バイアスキャンセル抵抗」ともいう）１１０の一端との間に、接続されている。バイアスキャンセル回路１０３の水平スイッチ１１４は、抵抗素子１１０の他端に一端が接続されている。バイアスキャンセル回路１０３のＰＭＯＳトランジスタ１１６は、ソースが水平スイッチ１１４の他端に接続され、ドレインがバイアス回路１０２’のＮＭＯＳトランジスタ１１５のドレインに接続され、ゲートが入力電圧配線１０８に接続されている。

赤外線の信号は大きなＤＣ（直流：Direct Current）オフセット成分を持ち、オフセット成分の上に被写体からの信号成分が微小なレベルで存在する。バイアスキャンセル回路１０３は、このオフセット成分を除去する。

また、第２ＶＧＳ除去電圧発生回路１０６は、第１ＶＧＳ除去電圧発生回路１０５と同様に、バイアスキャンセル回路１０３のＰＭＯＳトランジスタ１１６と同一構成のＰＭＯＳトランジスタ１１６と、オペアンプ１１８と、を備えている。このオペアンプ１１８は、非反転入力端子（＋）が入力端子１２２に接続されて電圧（ＶＣＡＮ）を受け、反転入力端子（−）が第２ＶＧＳ除去電圧発生回路１０６のソースフォロワ構成のＰＭＯＳトランジスタ１１６のソースに接続されている。オペアンプ１１８の出力は、第２ＶＧＳ除去電圧発生回路１０６のＰＭＯＳトランジスタ１１６のゲートと、複数のバイアスキャンセル回路１０３のＰＭＯＳトランジスタ１１６のゲートとに、共通に接続されている。

読み出し回路１０１’におけるバイアス回路１０２’のＮＭＯＳトランジスタ１１５のドレインは、積分回路１０４におけるオペアンプ１１９の反転入力端子（−）と積分コンデンサ（キャパシタ）１２０の一端の接続点に接続されている。読み出し回路１０１’におけるバイアスキャンセル回路１０３のＰＭＯＳトランジスタ１１６のドレインは、積分回路１０４におけるオペアンプ１１９の反転入力端子（−）と積分コンデンサ（キャパシタ）１２０の一端の接続点に接続されている。

積分コンデンサ１２０の他端は、オペアンプ１１９の出力端子に接続されている。オペアンプ１１９の非反転入力端子（＋）は、ＶＤＤ／２に接続されている。イマジナリショート（仮想短絡）により、オペアンプ１１９の反転入力端子（−）と非反転入力端子（＋）の電位差は０Ｖとなる。さらにイマジナリショート（仮想短絡）により、オペアンプ１１９の反転入力端子（−）に共通に接続されたＮＭＯＳトランジスタ１１５とＰＭＯＳトランジスタ１１６のドレイン電圧は、ＶＤＤ／２とされる。

オペアンプ１１９の帰還路の積分コンデンサ１２０での積分後における積分コンデンサ１２０の電圧は、オペアンプ１１９の出力端子から取り出される。さらに、出力信号として各読み出し回路１０１’から、図９のマルチプレクサスイッチ２０７を介して図９の出力バッファ２０９に入力され、順次出力される。

また、オペアンプ１１９の反転入力端子（−）とオペアンプ１１９の出力端子の間には、積分コンデンサ１２０と並列にリセット用のスイッチ１２３が接続されている。リセット用のスイッチ１２３は、入力端子１２４に入力されるリセット信号ＲＳＴが活性化された時（例えばＲＳＴがHighレベルの時）にオンし、非活性化時（例えばLowレベルの時）にオフする。積分コンデンサ１２０で積分された電圧値を出力した後に、リセット信号ＲＳＴを活性化し、スイッチ１２３をオン状態とすることで、オペアンプ１１９の出力端子は、オペアンプ１１９の非反転入力端子（＋）の電圧であるＶＤＤ／２に設定される。すなわち、リセット信号ＲＳＴの活性化時に、積分コンデンサ１２０は、その両端の電圧が等電位（ＶＤＤ／２）にリセットされる。

積分コンデンサ１２０のリセット後に、積分回路１０４は積分動作を行う。すなわち、リセット信号ＲＳＴが非活性化され（例えばLowレベルとされる）、スイッチ１２３がオフすると、積分回路１０４において積分コンデンサ１２０を充電する。この充電は、バイアス回路１０２’のＮＭＯＳトランジスタ１１５のドレイン電流ＩＤ１（吸込電流）からバイアスキャンセル回路１０３のＰＭＯＳトランジスタ１１６のドレイン電流ＩＤ２（吐出電流）を差し引いた電流ΔＩ（＝ＩＤ１−ＩＤ２）にて、行われる。そして、積分回路１０４は、次式（１）に示すような電圧Ｖｏｕｔを出力端子１３２に出力する。

ただし、Ｃは、積分コンデンサ１２０の容量値、ｔは積分期間である。

図８は、図７に示した参考例（プロトタイプ例）の動作を説明する図である。図８には、図７の走査信号ＶＳＷ１〜ＶＳＷｎ、選択信号ＨＳＷ１、ＨＳＷ２、ノード１２９Ａ、１２９Ｂ、リセット信号ＲＳＴの電圧波形が模式的に示されている。

図９の垂直シフトレジスタ２０５から出力される走査信号ＶＳＷ１〜ＶＳＷｎは、１フレーム期間をｎ分割した時間期間、活性状態（High）とされる。走査信号ＶＳＷ１〜ＶＳＷｎがそれぞれ供給されるｎ本のラインの画素スイッチ１１１Ａ、１１１Ｂは、対応する走査信号の活性化により、順次、オン状態に設定される。前述したように、走査信号ＶＳＷ１〜ＶＳＷｎは、１フレーム期間Ｔを周期として、順次、１水平走査期間（Ｔ／ｎ）の間、活性化される。

水平スイッチ１１２Ａ、１１２Ｂは、走査信号ＶＳＷ１〜ＶＳＷｎのそれぞれの活性期間（High期間）において、オンする。例えば第１フェーズ、第２フェーズで交互に活性化される選択信号ＨＳＷ１、ＨＳＷ２により、第１フェーズでは水平スイッチ１１２Ａがオンし、第２フェーズでは水平スイッチ１１２Ｂがオンする。

例えば走査信号ＶＳＷ１が活性状態（例えばHighレベル）の場合、第１フェーズにおいて、水平スイッチ１１２Ａは選択信号ＨＳＷ１の活性状態の期間（Highレベル期間）にオンする。この水平スイッチ１１２Ａの接続先であるノード１２９Ａは、選択信号ＨＳＷ１の活性状態の期間（Highレベル期間）に、ＮＭＯＳトランジスタ１１５のソースに接続される。このため、ＮＭＯＳトランジスタ１１５からのドレイン電流が、１ライン目のボロメータ素子１０９Ａに供給され、オン状態の１ライン目の画素スイッチ１１１Ａを介して基準電位ＧＮＤに流れる。ボロメータ素子１０９Ａの一端に接続されたノード１２９Ａの電圧は、選択信号ＨＳＷ１が非活性状態のときのＧＮＤ電位から、バイアス電圧（ＶＢＯＬ）にまで上昇する。

積分回路１０４のスイッチ１２３のオン・オフを制御するリセット信号ＲＳＴは、選択信号ＨＳＷ１の活性化の開始のタイミング（フェーズ切り替えのタイミング）で活性化され（例えばHighレベルとなる）、積分コンデンサ１２０をリセットする。言い換えると、リセット信号ＲＳＴは、選択信号ＨＳＷ１の活性化の開始のタイミングで活性化され、積分コンデンサ１２０の電荷を放電する。活性化されたリセット信号ＲＳＴは、ノード１２９Ａの電圧がバイアス電圧（ＶＢＯＬ）に収束する予め定められた所定のタイミングで非活性化され（例えばLowレベルとなる）、スイッチ１２３をオフさせる。リセット信号ＲＳＴが非活性状態の期間、積分回路１０４は積分動作を行う。

選択信号ＨＳＷ１が非活性状態（ＨＳＷ２が活性状態）の期間（Lowレベル期間：第２フェーズ）、水平スイッチ１１２Ａはオフし、ノード１２９ＡはＮＭＯＳトランジスタ１１５のソースと電気的に切り離される。言い換えると、選択信号ＨＳＷ１が非活性状態の期間、水平スイッチ１１２Ａはオフし、ノード１２９Ａへの、ＮＭＯＳトランジスタ１１５からのドレイン電流の供給は停止する。このため、ノード１２９Ａの電荷は、選択された１ライン目のボロメータ素子１０９Ａと、オン状態の画素スイッチ１１１Ａとを介して放電され、ノード１２９Ａの電圧は、ＧＮＤレベルとなる。

第２フェーズで選択信号ＨＳＷ２の活性状態の期間（Highレベル期間）にオンとされる水平スイッチ１１２Ｂの接続先であるノード１２９Ｂは、ＮＭＯＳトランジスタ１１５のソースに接続される。ＮＭＯＳトランジスタ１１５からのドレイン電流が、１ライン目のボロメータ素子１０９Ｂに供給される。その結果、該ボロメータ素子１０９Ｂの一端に接続されたノード１２９Ｂの電圧は、選択信号ＨＳＷ２の非活性状態のときのＧＮＤ電位から電圧（ＶＢＯＬ）にまで上昇する。

リセット信号ＲＳＴは、選択信号ＨＳＷ２の活性化の開始のタイミングで活性化され（Highレベルとなる）、ノード１２９Ｂの電圧がバイアス電圧（ＶＢＯＬ）に収束する予め定められた所定のタイミングで非活性化される（Lowレベルとなる）。リセット信号ＲＳＴは積分回路１０４のスイッチ１２３をオフさせ、積分回路１０４は積分動作を開始する。

選択信号ＨＳＷ２が非活性状態の期間（Lowレベルの期間）、水平スイッチ１１２Ｂはオフし、ノード１２９ＢはＮＭＯＳトランジスタ１１５のソースと電気的に切り離される（ＮＭＯＳトランジスタ１１５からのドレイン電流の供給は停止する）。このため、ノード１２９Ｂの電荷は、選択された１ライン目のボロメータ素子１０９Ｂとオン状態の画素スイッチ１１１Ｂを介してＧＮＤ側に放電され、ノード１２９Ｂの電圧は、ＧＮＤレベルとなる。

上記したように、図８において、１つのフェーズ期間に、リセット期間（リセット信号ＲＳＴ：Highレベル）と積分期間（リセット信号ＲＳＴ：Lowレベル）が含まれる。リセット信号ＲＳＴが活性状態のリセット期間では、積分回路１０４の積分コンデンサ１２０の電荷を放電し、同時に、水平スイッチ１１２Ａ、１１２Ｂを切り替えて、読み出すべき列（ボロメータ素子１０９Ａ、１０９Ｂ）を選択する。積分期間では、選択されたボロメータ素子１０９Ａ、１０９Ｂに流れる電流とバイアスキャンセル回路１０３の電流との差電流で、積分コンデンサ１２０を充電する。リセット期間と積分期間の対が、フェーズ毎に繰り返される。

リセット期間は、積分コンデンサ１２０の放電時間、及び、水平スイッチ１１２Ａ、１１２Ｂの切り替え時にノード１２９Ａ、１２９Ｂの電圧がバイアス電圧（ＶＢＯＬ）へ収束するまでの時間（収束時間）等に基づき、決定される。

積分回路１０４において、積分コンデンサ１２０が完全にリセット（放電）されていない状態（蓄積電荷が残っている状態）で、積分を開始すると、積分回路１０４の出力電圧には、例えば、残存していた蓄積電荷分のオフセット電圧が乗る。

また、次の場合、ボロメータ素子１０９Ａ、１０９Ｂに流れる電流の値は、ノード１２９Ａ、１２９Ｂの電圧がバイアス電圧（ＶＢＯＬ）に収束しているときに流れる電流値よりも小さい。すなわち、バイアス回路１０２’においてノード１２９Ａ、１２９Ｂの電圧が、バイアス電圧（ＶＢＯＬ）に収束していない場合（バイアス電圧（ＶＢＯＬ）よりも低い状態）である。

このため、バイアス回路１０２’においてノード１２９Ａ、１２９Ｂの電圧がバイアス電圧（ＶＢＯＬ）に収束していない時点で、積分回路１０４において積分を開始した場合、上記差電流を正しく積分していることにはならない。ここで上記差電流とは、ボロメータ素子１０９Ａ、１０９Ｂに流れる電流（ＮＭＯＳトランジスタ１１５のドレイン電流）とバイアスキャンセル回路１０３のＰＭＯＳトランジスタ１１６のドレイン電流との差である。上記差電流の正しい積分を実現するため、リセット期間は、積分回路１０４の積分コンデンサ１２０の放電と、ノード１２９Ａ、１２９Ｂの電圧収束とが完了するまでの期間を確保するように、十分に長く設定されている。

図８のリセット信号ＲＳＴの電圧波形から理解されるように、予め所定値に設定された１フェーズ期間（＝Ｔ／（２×ｎ）；Ｔ：１フレーム期間、ｎ：ライン数）において、リセット期間を長くすると、その分、積分期間を短くする必要がある。

積分回路１０４による信号の増幅では、入力信号成分の増幅とともに、入力ノイズ成分も増幅している。積分回路１０４の周波数帯域を下げることで（積分期間を長くすることで）、入力ノイズ成分を低減することができる。ある一定の周期で駆動する積分回路１０４の帯域を下げるためには、リセット期間を短くし、積分期間を長くする必要がある。

特開２００３−３１８７１２号公報 特開２００８−２２４５７号公報

上記した参考例の分析を以下に与える。以下の分析はいずれも本発明者の知見による。

図７の参考例において、第１フェーズで選択信号ＨＳＷ１の活性状態の期間にオンとされる水平スイッチ１１２Ａの接続先であるノード１２９Ａは、選択信号ＨＳＷ１が活性状態とされる期間に、ＧＮＤ電位から、バイアス電圧（ＶＢＯＬ）に上昇する。これは、バイアス回路１０２’のＮＭＯＳトランジスタ１１５に流れる電流（ドレイン・ソース間電流：drain-to-source current）が、水平スイッチ１１２Ａを介して選択されたボロメータ素子１０９Ａに流れるからである。こうして、ノード１２９Ａの電圧はＧＮＤ電位から、バイアス回路１０２’のＮＭＯＳトランジスタ１１５のソース電圧、したがってバイアス電圧（ＶＢＯＬ）に上昇する。

同様に、第２フェーズで選択信号ＨＳＷ２の活性状態の期間にオンとされる水平スイッチ１１２Ｂの接続先であるノード１２９Ｂは、選択信号ＨＳＷ２が活性状態とされる期間に、ＧＮＤ電位から、バイアス電圧（ＶＢＯＬ）に上昇する。これは、バイアス回路１０２’のＮＭＯＳトランジスタ１１５に流れる上記電流が、水平スイッチ１１２Ｂを介して選択されたボロメータ素子１０９Ｂに流れるからである。こうして、ノード１２９Ｂの電圧はＧＮＤ電位から、バイアス回路１０２’のＮＭＯＳトランジスタ１１５のソース電圧、したがってバイアス電圧（ＶＢＯＬ）に上昇する。

図７において、次の抵抗値、配線抵抗、及び寄生容量により、ＲＣ直列回路が形成される。
・ボロメータ素子１０９Ａ（１０９Ｂ）の抵抗値と、ボロメータ素子１０９Ａ（１０９Ｂ）から水平スイッチ１１２Ａ（１１２Ｂ）までの配線抵抗
・ボロメータ素子１０９Ａ（１０９Ｂ）の寄生容量と、ボロメータ素子１０９Ａ（１０９Ｂ）から水平スイッチ１１２Ａ（１１２Ｂ）までの信号配線における寄生容量
また、水平スイッチ１１２Ａ（１１２Ｂ）がアナログスイッチ（パストランジスタ）等の場合、オン抵抗と寄生容量も無視できない値となる。ノード１２９Ａ（１２９Ｂ）の電圧はＧＮＤ電位からバイアス電圧（ＶＢＯＬ）に上昇するときに、ＲＣ直列回路による信号電圧の遅延が問題となる。

水平スイッチ１１２Ａをオンさせてノード１２９Ａにバイアス電圧を印加したとき、ノード１２９Ａの電圧がＧＮＤレベルから立ち上がりバイアス電圧（ＶＢＯＬ）に収束するまでの時間は、ＲＣ直列回路の時定数ＣＲで遅延する。水平スイッチ１１２Ｂをオンさせてノード１２９Ｂにバイアス電圧を印加したとき、ノード１２９Ｂの電圧がＧＮＤレベルから立ち上がりバイアス電圧（ＶＢＯＬ）に収束するまでの時間は、ＲＣ直列回路の時定数ＣＲで遅延する。

積分回路１０４では、ノード１２９Ａ（１２９Ｂ）の電圧が、バイアス電圧（ＶＢＯＬ）に完全に収束した状態で、バイアス回路１０２’に流れる電流とバイアスキャンセル回路１０３に流れる電流との差電流を、積分することが好ましい。ここで、バイアス回路１０２’に流れる電流は、選択されたボロメータ素子に流れる電流である。積分回路１０４において、該差電流の積分動作は、リセット信号ＲＳＴが活性状態から非活性状態へ遷移したときに開始され、リセット信号ＲＳＴが非活性状態の間、該差電流の積分動作が行われる。

以上から、ノード１２９Ａ（１２９Ｂ）の電圧のバイアス電圧（ＶＢＯＬ）への収束の遅延に対処するには、リセット信号ＲＳＴの活性状態の期間（リセット期間）を長くする必要がある。

積分回路１０４において、リセット期間を長くすると、１フェーズ期間が一定であることから、その分、積分期間が短くなる。積分期間を短縮することは、積分回路１０４の周波数帯域の上昇を意味する。すなわち、積分回路１０４は低域通過フィルタ（Low Pass Filter）として機能する。積分回路１０４において、帯域の上昇は、カットオフ周波数の上昇を意味しており、例えば入力ノイズ成分を十分に下げることができない場合がある。積分回路１０４の出力信号中でのノイズ成分の増加は、Ｓ／Ｎ比（Signal to Noise Ratio）の劣化を意味する。これは、ボロメータ型赤外線撮像装置の温度分解能の劣化となる。すなわち、本来得られるべき温度分解能が得られなくなる、可能性がある。

したがって、本発明の目的は、上記問題点を解決する装置、方法を提供することにある。

本発明の１つの側面によれば、少なくとも１つのボロメータ素子と、前記ボロメータ素子にバイアス電圧を与える手段を備え、前記ボロメータ素子に前記バイアス電圧を与えたときに前記ボロメータ素子に流れる電流と、前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路からの電流との差電流を積分回路への入力とするバイアス回路と、を含み、
前記バイアス回路が、前記ボロメータ素子を所定のプリチャージ電圧でプリチャージする手段をさらに含む、半導体装置が提供される。

本発明の他の側面によれば、ボロメータ素子にバイアス回路からバイアス電圧を与えたときに、前記ボロメータ素子に流れる電流と、前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路からの電流との差電流を積分回路で積分した値を出力し、前記ボロメータ素子を所定のプリチャージ電圧でプリチャージする半導体装置の制御方法が提供される。

本発明によれば、ボロメータ素子の端子電圧がバイアス電圧に収束するまでの時間を短縮して積分回路のリセット期間を短縮可能とし、温度分解能の改善を可能としている。

本発明の第１の実施形態の構成を説明する図である。 本発明の第２の実施形態の構成を説明する図である。 本発明の第３の実施形態の構成を説明する図である。 本発明の第１の実施形態の動作を説明する図である。 本発明の第２の実施形態の動作を説明する図である。 本発明の第３の実施形態の動作を説明する図である。 参考例の構成を説明する図である。 参考例のタイミング動作を説明する図である。 特許文献１の構成を説明する図である。 本発明の基本概念を説明する図である。 本発明の態様の１つを説明する図である。

はじめに本発明の概要を説明し、つづいて例示的な実施形態について説明する。

図１０は、本発明の基本概念を説明した図である。本発明の１つの側面によれば、図１０を参照すると、少なくとも１つのボロメータ素子１１と、上記ボロメータ素子１１にバイアス電圧を与える手段の一例としてのバイアス手段１７を備えたバイアス回路１２と、を備えている。

図１０のバイアス回路１２は、上記ボロメータ素子１１のオフセット電流を除去する電流を生成するバイアスキャンセル回路１３と、積分回路１４と、に接続される。バイアス回路１２は、上記ボロメータ素子１１の一端、すなわち信号線２１に上記バイアス電圧を与えたときに、上記ボロメータ素子１１に流れる電流と、上記バイアスキャンセル回路１３からの電流との差電流を、積分回路１４に入力する。バイアス回路１２は、上記ボロメータ素子１１をプリチャージ電圧でプリチャージするプリチャージ手段１８をさらに備えている。

本発明の実施形態によれば、上記プリチャージ手段１８は、上記ボロメータ素子１１が上記バイアス電圧でバイアスされていない期間のうちの一部の期間又は全ての期間に、上記ボロメータ素子１１の一端に上記プリチャージ電圧を与える。

本発明の実施形態によれば、上記プリチャージ手段１８は、一部の期間に、上記ボロメータ素子１１の一端に上記プリチャージ電圧を与えるようにしてもよい。上記一部の期間とは、上記ボロメータ素子１１が上記バイアス電圧でバイアスされていない期間のうち、上記ボロメータ素子１１が上記バイアス電圧でバイアスされる直前の期間を含む少なくとも一部の期間である。

図１１は、本発明の態様の１つを説明する図である。図１１を参照すると、本発明の態様の１つによれば、ボロメータ素子に流れる電流を読みだす読み出し回路１０は、バイアス回路１２と、バイアスキャンセル回路１３と、積分回路１４とを、を備えている。バイアスキャンセル回路１３は、バイアス回路１２のオフセット電流をキャンセルする。積分回路１４は、ボロメータ素子に流れる電流とバイアスキャンセル回路１３からの電流との差電流を積分し、出力端子２２から出力する。

図１１のバイアス回路１２は、図１０の上記バイアス手段１７の一例として、所定の期間毎、交互にオンとされ、オン状態のときに上記バイアス電圧を供給する第１、第２のスイッチ１７Ａ、１７Ｂを備えている。

図１１のバイアス回路１２は、図１０の上記プリチャージ手段１８の一例として、プリチャージ手段１８Ａ、１８Ｂを備えている。

入力端子１５には、バイアス電圧（ＢＩＡＳ）が与えられている。入力端子１６には、プリチャージ電圧（ＶＣＨＧ）が与えられている。入力端子１９には、選択信号（ＨＳＷ１）が与えられている。入力端子２０には、選択信号（ＨＳＷ２）が与えられている。

プリチャージ回路としてのプリチャージ手段１８Ｂは、オフ状態の上記第２のスイッチ１７Ｂに接続された第２のボロメータ素子１１Ｂの一端、すなわち信号線２１Ｂに上記プリチャージ電圧（ＶＣＨＧ）を与える。このプリチャージ電圧（ＶＣＨＧ）の供給は、第１のスイッチ１７Ａがオンとされ、上記第１のスイッチ１７Ａに接続された第１のボロメータ素子１１Ａの一端に上記バイアス電圧（ＢＩＡＳ）が与えられている期間になされる。

プリチャージ回路としてのプリチャージ手段１８Ａは、オフ状態の上記第１のスイッチ１７Ａに接続された第１のボロメータ素子１１Ａの一端、すなわち信号線２１Ａに上記プリチャージ電圧（ＶＣＨＧ）を与える。このプリチャージ電圧（ＶＣＨＧ）の供給は、第２のスイッチ１７Ｂがオンとされ、上記第２のスイッチ１７Ｂに接続された第２のボロメータ素子１１Ｂの一端に上記バイアス電圧（ＢＩＡＳ）が与えられている期間になされる。

本発明の別の態様の１つによれば、上記バイアス回路は、上記バイアス電圧を与える手段（バイアス手段）１７として、１つずつ巡回的に、順次、オン状態とされる第１乃至第ｍのスイッチ（ｍは２以上の整数）を備えている。すなわち、上記バイアス回路はｍ個のスイッチを備えている（ｍは２以上の整数）。例えば、図１１には、ｍ＝２の例が例示されており、図２には、ｍ＝４の例が例示されている。

上記プリチャージ手段は、第ｉのスイッチがオンし、第ｉのスイッチに接続されたボロメータ素子の一端にバイアス電圧が与えられる期間に、オフ状態の第ｉ＋１のスイッチに接続されたボロメータ素子の一端に、プリチャージ電圧を与える構成としてもよい。ここで、ｉは１≦ｉ≦ｍの整数である。オフ状態の第ｉ＋１のスイッチは、ｉがｍのときの、第ｍ＋１は第１となるものとする。現在オフの第ｉ＋１のスイッチは、第ｉのスイッチの次にオン状態とされるものとする。

本発明の態様によれば、上記ボロメータ素子１１の一端にプリチャージ電圧を与えるとき、上記ボロメータ素子１１の他端をオープン状態とし、プリチャージ電圧が一端に印加される上記ボロメータ素子１１に電流が流れないようにしてもよい。

本発明のいくつかの態様によれば、上記プリチャージ電圧（ＶＣＨＧ）は、上記バイアス電圧（ＢＩＡＳ）に等しいか、又は、上記バイアス電圧（ＢＩＡＳ）に所定の電圧（バイアス補償電圧）を加算又は減算した電圧としてもよい。

本発明のいくつかの態様によれば、上記積分回路１４は、上記ボロメータ素子１１に上記バイアス電圧（ＢＩＡＳ）が与えられる期間の開始から、所定の期間、リセットされる。言い換えると、積分回路１４は、上記ボロメータ素子１１に上記バイアス電圧（ＢＩＡＳ）が与えられる期間の開始から、所定の期間、積分コンデンサを放電する。上記リセット終了後、上記積分回路１４は、上記バイアスキャンセル回路１３からの電流と上記バイアス電圧でバイアスしたときに上記ボロメータ素子１１に流れる電流との差電流を、積分する。

本発明のいくつかの態様によれば、１つの読み出し回路１０１に接続するボロメータ素子１０９Ａに対して、当該ボロメータ素子１０９Ａと基準電位ＧＮＤとの間に、それぞれ、画素スイッチ１１１Ａを備えた構成としてもよい（図３参照）。この画素スイッチ１１１Ａの配置は、ｎ本のラインのそれぞれについてなされるものである。その際、ｉ番目（１≦ｉ≦ｎ）のラインの画素スイッチ１１１Ａが、第１の走査信号ＶＳＷｉＡが供給される入力端子にそれぞれ接続される。

また、１つの読み出し回路１０１に接続するボロメータ素子１０９Ｂに対して、当該ボロメータ素子１０９Ｂと基準電位ＧＮＤとの間に、それぞれ、画素スイッチ１１１Ｂを備えた構成としてもよい（図３参照）。この画素スイッチ１１１Ｂの配置は、ｎ本のラインのそれぞれについてなされるものである。その際、ｉ番目（１≦ｉ≦ｎ）のラインの画素スイッチ１１１Ｂが、第１の走査信号ＶＳＷｉＢが供給される入力端子にそれぞれ接続される。そして、上記ｎ本のラインに対して、２×ｎ本の走査信号（ＶＳＷ１Ａ、Ｂ〜ＶＳＷｎＡ、Ｂ）を備えた構成とする。

なお、１つの読み出し回路１０１に共通に接続するｍ個のボロメータ素子と基準電位ＧＮＤとの間にｍ個（ｍは、ｍ＞２の整数）の画素スイッチを備え、上記ｎ本のラインに対して、ｍ×ｎ本の走査信号を備えた構成としてもよい。このｍ個の画素スイッチの配置は、ｎ本のラインのそれぞれについてなされるものである。

本発明の実施形態によれば、ボロメータ素子に予めプリチャージ電圧を与えることで、選択されたボロメータ素子の端子電圧のバイアス電圧までの収束時間を短縮している。本発明の実施形態によれば、ボロメータ素子の非選択期間の少なくとも一部の期間（例えば当該ボロメータ素子が選択され、当該ボロメータ素子の一端にバイアス電圧が印加される直前）に、当該ボロメータ素子はプリチャージ電圧に設定されている。

このボロメータ素子がプリチャージ電圧に設定されている状態で、当該ボロメータ素子が選択されたときの当該ボロメータ素子の一端がプリチャージ電圧からバイアス電圧へ収束するに要する時間は、特段に短縮される。この時間短縮は、例えばボロメータ素子の非選択期間にプリチャージせずに、ボロメータ素子の一端を基準電位ＧＮＤからバイアス電圧に収束されるまでの時間と比べた場合のものである。

このため、積分回路のリセット期間を短くすることが可能である。その分、積分回路での積分期間を長くすることができる。すなわち、積分期間を長くし、積分回路の周波数帯域を下げることができる。積分回路の帯域を下げることで、入力ノイズ成分を低減可能とし、以って、赤外線撮像装置の温度分解能を向上（改善）させることができる、という作用効果を奏する。

上記基本概念の理解を前提にして、以下実施形態に即して説明する。なお、以下の記載から、各実施形態は、いずれも、上記本発明の作用効果及び、それ以外の作用効果等を奏するものであることは明らかであろう。

＜実施形態１＞
図１は、本発明の第１の実施形態の構成を説明する図である。特に制限されないが、図１には、図７と同様に、２次元センサアレイと読み出し回路の構成が例示されている。２次元センサアレイは、読み出し回路１０１の個数をＭ個とすると、ｎ行×２Ｍのマトリクスからなる。走査信号ＶＳＷ１〜ＶＳＷｎは、不図示の垂直シフトレジスタ（例えば図９の垂直シフトレジスタ２０５参照）から供給される。

ボロメータ素子に流れる電流を読みだす読み出し回路１０１は、バイアス回路１０２と、バイアスキャンセル回路１０３と、積分回路１０４と、を備えている。読み出し回路１０１のバイアス回路１０２は、ボロメータ素子１０９Ａ、１０９Ｂにバイアスを与える。読み出し回路１０１のバイアスキャンセル回路１０３は、被写体の信号以外の成分のオフセット電流を除去する。読み出し回路１０１の積分回路１０４は、被写体の信号を積分し、出力端子１３２から、読み出し回路１０１の出力信号（出力電圧）として出力する。

なお、図１において、図７と同一又は同等の要素には、同一の参照符号が付されている。以下では、バイアスキャンセル回路１０３、積分回路１０４、第１ＶＧＳ除去電圧発生回路１０５、第２ＶＧＳ除去電圧発生回路１０６等、図７と同一の要素についての説明は、重複を回避するために、適宜省略し、主に、図７の参考例との相違点について説明する。

図１を参照すると、バイアス回路１０２が、ボロメータ素子１０９Ａ、１０９Ｂにプリチャージ電圧（ＶＣＨＧ）を与えるプリチャージ回路１３０Ａ、１３０Ｂを備えている点が、図７のバイアス回路１０２’と相違している。図１に示すように、プリチャージ回路１３０Ａ、１３０Ｂには、入力端子１３１に供給されるプリチャージ電圧（ＶＣＨＧ）が共通に入力されている。さらに、プリチャージ回路１３０Ａ、１３０Ｂには、入力端子１２５、１２６に選択信号ＨＳＷ２、ＨＳＷ１がそれぞれ入力されている。

プリチャージ回路１３０Ａは、水平スイッチ１１２Ｂのオン、オフを制御する選択信号ＨＳＷ２によりオン・オフが制御されるスイッチから、構成される。プリチャージ回路１３０Ａは、選択信号ＨＳＷ２が活性状態（例えばHighレベル）とされ、水平スイッチ１１２Ｂがオンのとき、オンする。オンしたプリチャージ回路１３０Ａは、プリチャージ電圧（ＶＣＨＧ）を、水平スイッチ１１２Ａの一端が接続するノード１２９Ａ（選択されたボロメータ素子１０９Ａの一端が接続するノード）に与える。

プリチャージ回路１３０Ｂは、水平スイッチ１１２Ａのオン、オフを制御する選択信号ＨＳＷ１によりオン・オフが制御されるスイッチから構成される。プリチャージ回路１３０Ｂは、選択信号ＨＳＷ１が活性状態（例えばHighレベル）とされ、水平スイッチ１１２Ａがオンのとき、オンする。オンしたプリチャージ回路１３０Ｂは、プリチャージ電圧（ＶＣＨＧ）を、水平スイッチ１１２Ｂの一端が接続するノード１２９Ｂ（選択されたボロメータ素子１０９Ｂの一端が接続するノード）に与える。

入力電圧配線１０７、１０８は、図７の回路と同様に、第１ＶＧＳ除去電圧発生回路１０５、第２ＶＧＳ除去電圧発生回路１０６の出力に、それぞれ接続されている。第１ＶＧＳ除去電圧発生回路１０５の入力端子１２１には、バイアス電圧（ＶＢＯＬ）が与えられている。第２ＶＧＳ除去電圧発生回路１０６の入力端子１２２には、バイアス電圧（ＶＣＡＮ）が与えられている。

入力端子１３１に供給されるプリチャージ電圧（ＶＣＨＧ）は、複数の読み出し回路１０１のバイアス回路１０２のプリチャージ回路１３０Ａ、１３０Ｂの入力に、共通に供給される。

入力端子１３１に供給されるプリチャージ電圧（ＶＣＨＧ）の電圧値は、水平スイッチ１１２Ａ、１１２Ｂがオンしたときの、ノード１２９Ａ、１２９Ｂの電圧値とするために、入力端子１２１に与えられるバイアス電圧（ＶＢＯＬ）と共通にしても良い。

あるいは、水平スイッチ１１２Ａがオンしたときに、入力端子１２１に与えられるバイアス電圧へのノード１２９Ａの収束時間を早くするために、水平スイッチ１１２Ａ、及び、プリチャージ回路１３０Ａのオン抵抗等の影響を考慮した電圧値にしても良い。また、水平スイッチ１１２Ｂがオンしたときに、入力端子１２１に与えられるバイアス電圧（ＶＢＯＬ）へのノード１２９Ｂの収束時間を早くするために、水平スイッチ１１２Ｂ、及び、プリチャージ回路１３０Ｂのオン抵抗等の影響を考慮した電圧値にしても良い。例えば、プリチャージ電圧（ＶＣＨＧ）は、バイアス電圧（ＶＢＯＬ）に対して、例えば水平スイッチ１１２Ａ、１１２Ｂのオン抵抗、及び、プリチャージ回路１３０Ａ、１３０Ｂのオン抵抗等による電圧降下分、電圧加算又は電圧減算した電圧値としてもよい。

図４は、第１の実施形態のタイミング動作を説明する図である。図４には、図１の走査信号ＶＳＷ１〜ＶＳＷｎと、選択信号ＨＳＷ１、ＨＳＷ２と、ノード１２９Ａ、１２９Ｂと、リセット信号ＲＳＴの各電圧波形が、模式的に例示されている。選択信号ＨＳＷ１、ＨＳＷ２は、最初のフェーズ（第１フェーズ）で（ＨＳＷ１、ＨＳＷ２）＝（High、Low）とされ、次のフェーズ（第２フェーズ）で（ＨＳＷ１、ＨＳＷ２）＝（Low、High）とされる。こうして、バイアス回路１０２の水平スイッチ１１２Ａ、１１２Ｂのオン、オフが、フェーズ毎に交互に切り替わり、２列のボロメータ素子１０９Ａ、１０９Ｂを交互に選択している。

水平スイッチ１１２Ａがオフである期間（第２フェーズ）に、１フェーズ前の選択信号ＨＳＷ１の値を、プリチャージ回路１３０Ａに入力する。ここで、１フェーズ前の選択信号ＨＳＷ１の値は、当該第２フェーズに活性化される選択信号ＨＳＷ２である。これにより、プリチャージ回路１３０Ａがオンし、入力端子１３１に与えられている、プリチャージ電圧（ＶＣＨＧ）を、ボロメータ素子１０９Ａの一端が接続するノード１２９Ａに印加する。ここでボロメータ素子１０９Ａの一端が接続するノード１２９Ａは、水平スイッチ１１２Ａと、選択されたボロメータ素子１０９Ａの一端との接続ノードである。

同様に、水平スイッチ１１２Ｂがオフである期間（第１フェーズ）に、１フェーズ前の選択信号ＨＳＷ２の値（したがって、当該第１フェーズに活性化される選択信号ＨＳＷ１）を、プリチャージ回路１３０Ｂに入力する。ここで１フェーズ前の選択信号ＨＳＷ２の値は、当該第１フェーズに活性化される選択信号ＨＳＷ１である。これにより、プリチャージ回路１３０Ｂがオンし、入力端子１３１に与えられている、プリチャージ電圧（ＶＣＨＧ）を、ボロメータ素子１０９Ｂの一端が接続するノード１２９Ｂに印加する。ここでボロメータ素子１０９Ｂの一端が接続するノード１２９Ｂは、水平スイッチ１１２Ｂと、選択されたボロメータ素子１０９Ｂの一端との接続ノードである。

１ライン目を選択する走査信号ＶＳＷ１が活性状態（Highレベル）のとき、走査信号ＶＳＷ１が供給される入力端子１２７に接続している１ライン目の画素スイッチ１１１Ａ、１１１Ｂは、第１、第２フェーズでともにオンとされる。

第１フェーズでは、選択信号ＨＳＷ１はHighとされ、選択信号ＨＳＷ２はLowとされる。水平スイッチ１１２Ａがオンし、１ライン目のボロメータ素子１０９Ａの一端がバイアス回路１０２のＮＭＯＳトランジスタ１１５のソースに接続される。水平スイッチ１１２Ａがオンし、当該ボロメータ素子１０９Ａの他端はオン状態の画素スイッチ１１１Ａを介して、基準電位ＧＮＤに接続される。

このため、水平スイッチ１１２Ａと１ライン目のボロメータ素子１０９Ａの一端との接続ノードであるノード１２９Ａは、バイアス電圧（ＶＢＯＬ）に収束する。一方、選択信号ＨＳＷ２がLowであることから、水平スイッチ１１２Ｂはオフである。水平スイッチ１１２Ｂに一端が接続されたボロメータ素子１０９Ｂの他端はオン状態の画素スイッチ１１１Ｂを介して基準電位ＧＮＤに接続される。このとき、選択信号ＨＳＷ１がHighであることから、プリチャージ回路１３０Ｂがオンとされ、プリチャージ回路１３０Ｂから、ノード１２９Ｂにプリチャージ電圧（ＶＣＨＧ）が印加される。すなわち、第１フェーズでは、水平スイッチ１１２Ｂと１ライン目のボロメータ素子１０９Ｂの一端との接続ノードであるノード１２９Ｂは、プリチャージ電圧（ＶＣＨＧ）に設定される。

第２フェーズでは、走査信号ＶＳＷ１がHigh、選択信号ＨＳＷ２がHigh、選択信号ＨＳＷ１がLowとされる。水平スイッチ１１２Ｂがオンし、１ライン目のボロメータ素子１０９Ｂの一端がＮＭＯＳトランジスタ１１５のソースに接続される。水平スイッチ１１２Ｂがオンし、１ライン目のボロメータ素子１０９Ｂの他端はオン状態の画素スイッチ１１１Ｂを介して基準電位ＧＮＤに接続される。水平スイッチ１１２Ｂがオンし、水平スイッチ１１２Ｂと１ライン目のボロメータ素子１０９Ｂの一端との接続ノードであるノード１２９Ｂは、１フェーズ前のプリチャージ電圧から、バイアス電圧（ＶＢＯＬ）に収束する。

一方、第２フェーズでは、選択信号ＨＳＷ１がLowであることから、水平スイッチ１１２Ａはオフであるが、選択信号ＨＳＷ２がHighであるため、プリチャージ回路１３０Ａがオンとされる。このため、第２フェーズでは、プリチャージ回路１３０Ａからノード１２９Ａにプリチャージ電圧（ＶＣＨＧ）が印加される。

走査信号ＶＳＷ２、ＶＳＷ３、・・・、ＶＳＷｎの活性化時等、２ライン目以降の動作も同様とされる。このため、説明は省略する。

本実施形態によれば、プリチャージ回路１３０Ａにより、水平スイッチ１１２Ａがオフ期間に、水平スイッチ１１２Ａとボロメータ素子１０９Ａの一端との接続ノードであるノード１２９Ａは、プリチャージ電圧（ＶＣＨＧ）が印加された状態に保持される。また、プリチャージ回路１３０Ｂにより、水平スイッチ１１２Ｂがオフ期間に、水平スイッチ１１２Ｂとボロメータ素子１０９Ｂの一端との接続ノードであるノード１２９Ｂは、プリチャージ電圧（ＶＣＨＧ）が印加された状態に保持される。

水平スイッチ１１２Ａがオフ状態からオン状態に遷移したとき、水平スイッチ１１２Ａとボロメータ素子１０９Ａの一端との接続ノードであるノード１２９Ａには、電圧変動はほとんど発生しない。同様に、水平スイッチ１１２Ｂがオフ状態からオン状態に遷移したとき、水平スイッチ１１２Ｂとボロメータ素子１０９Ｂの一端との接続ノードであるノード１２９Ｂには、電圧変動はほとんど発生しない。この電圧変動はほとんど発生しない理由は、選択信号ＨＳＷ１、ＨＳＷ２の非活性状態から活性状態への遷移によるものである。

したがって、水平スイッチ１１２Ａ、１１２Ｂがオフ状態からオン状態に遷移したとき、ノード１２９Ａ、１２９Ｂは、プリチャージ電圧（ＶＣＨＧ）からバイアス電圧（ＶＢＯＬ）にただちに収束する。このため、積分回路１０４の積分コンデンサ１２０の両端を通電するリセット期間（リセット信号ＲＳＴの活性化期間（Highレベルの期間））を短縮し、その分、積分期間を長くすることができる。その結果、積分回路１０４の出力信号のＳ／Ｎ比を改善し、温度分解能を向上することができる。

上記第１の実施形態では、１つの読み出し回路１０１（バイアス回路１０２）に対して、２つの水平スイッチ１１２Ａ、１１２Ｂ（第１、第２の水平スイッチ）を備えた構成とされているが、バイアス回路１０２に対する水平スイッチの個数は制限されない。また、１つの読み出し回路１０１（バイアス回路１０２）に対して、２つのプリチャージ回路１３０Ａ、１３０Ｂを備えた構成とされているが、かかる構成に制限されるものでなく、例えば水平スイッチの各々に対応してプリチャージ回路が設けられる。

＜実施形態２＞
図２は、本発明の第２の実施形態の構成を説明する図である。図２には、２次元センサアレイとバイアス回路１０２の構成のみが、模式的に例示されている。１つのバイアス回路１０２に対して、４個の水平スイッチ１１２Ａ乃至１１２Ｄを備えた構成としている。第２の実施形態において、バイアス回路１０２以外の図示されない回路（バイアスキャンセル回路１０３、積分回路１０４、第１ＶＧＳ除去電圧発生回路１０５、第２ＶＧＳ除去電圧発生回路１０６等）は、図１を参照して説明した前記第１の実施形態と同一である。このため、以下では、前記第１の実施形態との相違点について説明する。

水平スイッチ１１２Ａ（第１水平スイッチ）は、選択信号ＨＳＷ１（第１選択信号）でオン・オフが制御される。

水平スイッチ１１２Ｂ（第２水平スイッチ）は、選択信号ＨＳＷ２（第２選択信号）でオン・オフが制御される。

水平スイッチ１１２Ｃ（第３水平スイッチ）は、選択信号ＨＳＷ３（第３選択信号）でオン・オフが制御される。

水平スイッチ１１２Ｄ（第４水平スイッチ）は、選択信号ＨＳＷ４（第４選択信号）でオン・オフが制御される。

プリチャージ回路１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄは、水平スイッチ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄに接続される選択信号が活性化されるフェーズの１フェーズ前の値をとる選択信号に、それぞれ接続される。ここで、水平スイッチ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄに接続される選択信号は、ＨＳＷ１、ＨＳＷ２、ＨＳＷ３、ＨＳＷ４であり、１フェーズ前の値をとる選択信号は、ＨＳＷ４、ＨＳＷ１、ＨＳＷ２、ＨＳＷ３である。すなわち、プリチャージ回路１３０Ａ（第１プリチャージ回路）は、選択信号ＨＳＷ４（第４選択信号）で水平スイッチ１１２Ｄ（第４水平スイッチ）と共通に、オン・オフが制御される。

プリチャージ回路１３０Ｂ（第２プリチャージ回路）は、選択信号ＨＳＷ１（第１選択信号）で水平スイッチ１１２Ａ（第１水平スイッチ）と共通に、オン・オフが制御される。

プリチャージ回路１３０Ｃ（第３プリチャージ回路）は、選択信号ＨＳＷ２（第２選択信号）で水平スイッチ１１２Ｂ（第２水平スイッチ）と共通に、オン・オフが制御される。

プリチャージ回路１３０Ｄ（第４プリチャージ回路）は、選択信号ＨＳＷ３（第３選択信号）で水平スイッチ１１２Ｃ（第３水平スイッチ）と共通に、オン・オフが制御される。

なお、図２では、プリチャージ回路１３０Ａ乃至１３０Ｄのオン・オフの制御（対応する水平スイッチが選択される１フェーズ前にオンに設定）を、説明の容易化のため、選択信号ＨＳＷＡ乃至ＨＳＷＤの信号の配線接続により行っている。しかしながら、本発明はかかる構成にのみ制限されるものでないことは勿論である。例えば、不図示の論理回路等を用いて、プリチャージ回路１３０Ａ乃至１３０Ｄのオン・オフを制御する信号を、対応する水平スイッチ１１２Ａ乃至１１２Ｄが選択される１フェーズ前にオンに設定するように生成する構成としてもよいことは勿論である。

図５は、第２の実施形態の動作を説明する図である。図５には、図２の走査信号ＶＳＷ１〜ＶＳＷｎと、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ３、ＨＳＷ４と、ノード１２９Ａ、１２９Ｂ、１２９Ｃ、１２９Ｄの各電圧波形が模式的に例示されている。ここで、図２の走査信号ＶＳＷ１〜ＶＳＷｎは、ｎラインの各ラインの画素スイッチ１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄのオン・オフを切り替える。ここで、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ３、ＨＳＷ４は、水平スイッチ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄのオン・オフを切り替える。

垂直シフトレジスタからの走査信号ＶＳＷ１〜ＶＳＷｎが順次活性化され、走査信号ＶＳＷ１〜ＶＳＷｎが活性化される期間、活性化された走査信号に対応するラインの画素スイッチ１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄが共通にオンとされる。ここで、垂直シフトレジスタは、図９の垂直シフトレジスタ２０５である。走査信号ＶＳＷ１〜ＶＳＷｎの活性化とは、例えばHighレベルとされることである。

走査信号ＶＳＷｉが活性化される期間に、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ３、ＨＳＷ４がフェーズ毎に巡回的に順次活性化され、バイアス回路１０２の水平スイッチ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄが、フェーズ毎にオンに順次切り替わる。ここで、走査信号ＶＳＷｉのｉは１≦ｉ≦ｎの整数である。ここで、走査信号ＶＳＷｉが活性化される期間は、１水平走査期間（１Ｈ）である。選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ３、ＨＳＷ４がフェーズ毎に巡回的に順次活性化されるとは、１フェーズ期間、順次、Highレベルとされることである。

これにより、ｉ（１≦ｉ≦ｎ）ライン目のボロメータ素子１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄの一端は、第１乃至第４フェーズのフェーズ毎に、順次、ＮＭＯＳトランジスタ１１５のソースに接続し、バイアス電圧（ＶＢＯＬ）が印加される。ｉ（１≦ｉ≦ｎ）ライン目のボロメータ素子１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄの他端は、オン状態のｉ（１≦ｉ≦ｎ）ライン目の画素スイッチ１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄを介して、基準電位ＧＮＤに接続される。

選択信号ＨＳＷ４を入力とするプリチャージ回路１３０Ａは、選択信号ＨＳＷ１に基づきオン・オフが制御される水平スイッチ１１２Ａがオンとされるフェーズの１フェーズ前に、オンとされ、ノード１２９Ａに、プリチャージ電圧（ＶＣＨＧ）を与える。同様に、選択信号ＨＳＷ１を入力とするプリチャージ回路１３０Ｂは、選択信号ＨＳＷ２に基づきオン・オフが制御される水平スイッチ１１２Ｂがオンとされるフェーズの１フェーズ前に、オンとされ、ノード１２９Ｂに、プリチャージ電圧（ＶＣＨＧ）を与える。同様に、選択信号ＨＳＷ２を入力とするプリチャージ回路１３０Ｃは、選択信号ＨＳＷ３に基づきオン・オフが制御される水平スイッチ１１２Ｃがオンとされるフェーズの１フェーズ前に、オンとされ、ノード１２９Ｃに、プリチャージ電圧（ＶＣＨＧ）を与える。同様に、選択信号ＨＳＷ３を入力とするプリチャージ回路１３０Ｄは、選択信号ＨＳＷ４に基づきオン・オフが制御される水平スイッチ１１２Ｄがオンとされるフェーズの１フェーズ前に、オンとされ、ノード１２９Ｄに、プリチャージ電圧（ＶＣＨＧ）を与える。図５を参照して、タイミング動作の詳細を説明する。

図５において、例えば、１ライン目を選択する走査信号ＶＳＷ１がHighの期間において、第１フェーズでは、水平スイッチ１１２Ａがオンする。ここで、第１フェーズとは、図５において、選択信号ＨＳＷ１がHigh、且つ、選択信号ＨＳＷ２、ＨＳＷ３、ＨＳＷ４がLowの期間である。そして、オン状態の水平スイッチ１１２Ａを介して、ＮＭＯＳトランジスタ１１５に流れる電流が、ボロメータ素子１０９Ａに流れ、ノード１２９Ａはバイアス電圧（ＶＢＯＬ）に収束する。ここで１ライン目を選択する走査信号ＶＳＷ１がHighの期間とは、図２の走査信号ＶＳＷ１が供給される画素スイッチ１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄがオンの期間である。第１フェーズとは、図５において、選択信号ＨＳＷ１がHigh、且つ、選択信号ＨＳＷ２、ＨＳＷ３、ＨＳＷ４がLowの期間である。ここで、ＮＭＯＳトランジスタ１１５に流れる電流とは、ＮＭＯＳトランジスタ１１５のドレイン・ソース間電流（drain-to-source current）である。

第１フェーズでは、選択信号ＨＳＷ２、ＨＳＷ３、ＨＳＷ４はLowであるため、水平スイッチ１１２Ｂ、１１２Ｃ、１１２Ｄは、ともにオフ状態とされる。ただし、選択信号ＨＳＷ１がHighであるため、プリチャージ回路１３０Ｂがオンし、ノード１２９Ｂには、プリチャージ回路１３０Ｂからプリチャージ電圧（ＶＣＨＧ）が印加される（図５のノード１２９Ｂの電圧波形のＰ：プリチャージ期間参照）。

図５において、１ライン目を選択する走査信号ＶＳＷ１がHighの期間において、第２フェーズでは、水平スイッチ１１２Ｂがオンする。ここで、第２フェーズとは、図５において、選択信号ＨＳＷ２がHigh、且つ、選択信号ＨＳＷ１、ＨＳＷ３、ＨＳＷ４がLowの期間である。そして、オン状態の水平スイッチ１１２Ｂを介して、ＮＭＯＳトランジスタ１１５に流れる電流が、ボロメータ素子１０９Ｂに流れる。その結果、ノード１２９Ｂは、第１フェーズで設定されたプリチャージ電圧（ＶＣＨＧ）から、バイアス電圧（ＶＢＯＬ）に収束する。

ここで１ライン目を選択する走査信号ＶＳＷ１がHighの期間とは、図２の走査信号ＶＳＷ１が供給される画素スイッチ１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄがオンの期間である。第２フェーズとは、図５において、選択信号ＨＳＷ２がHigh、且つ、選択信号ＨＳＷ１、ＨＳＷ３、ＨＳＷ４がLowの期間である。ここで、ＮＭＯＳトランジスタ１１５に流れる電流とは、ＮＭＯＳトランジスタ１１５のドレイン・ソース間電流（drain-to-source current）である。

第２フェーズでは、選択信号ＨＳＷ１、ＨＳＷ３、ＨＳＷ４はLowであるため、水平スイッチ１１２Ａ、１１２Ｃ、１１２Ｄはオフ状態とされる。水平スイッチ１１２Ａとプリチャージ回路１３０Ａは、ともにオフ状態とされる。このため、ノード１２９Ａは放電され、ノード１２９Ａの電位は、ボロメータ素子１０９Ａの抵抗値や配線抵抗と、ボロメータ素子１０９Ａの寄生容量や配線容量等で決まる時定数ＣＲで、ＧＮＤレベルとなる。一方、プリチャージ回路１３０Ｃは、オン状態とされる。このため、ノード１２９Ｃは、プリチャージ回路１３０Ｃにより、第１フェーズのＧＮＤ電位から、プリチャージ電圧（ＶＣＨＧ）に設定される（図５のノード１２９Ｃの電圧波形のＰ参照）。プリチャージ回路１３０Ｄはオフ状態であるため、ノード１２９ＤはＧＮＤ電位とされる。

図５において、１ライン目を選択する走査信号ＶＳＷ１がHighの期間において、第３フェーズでは、水平スイッチ１１２Ｃがオンする。ここで、第３フェーズとは、図５において、選択信号ＨＳＷ３がHigh、且つ、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ４がLowの期間である。そして、オン状態の水平スイッチ１１２Ｃを介して、ＮＭＯＳトランジスタ１１５に流れる電流が、ボロメータ素子１０９Ｃに流れる。その結果、ノード１２９Ｃは、第２フェーズで設定されたプリチャージ電圧（ＶＣＨＧ）から、バイアス電圧（ＶＢＯＬ）に収束する。

第３フェーズでは、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ４はLowであるため、水平スイッチ１１２Ａ、１１２Ｂ、１１２Ｄはオフ状態とされる。水平スイッチ１１２Ａとプリチャージ回路１３０Ａが、ともにオフ状態とされる。このため、ノード１２９ＡはＧＮＤレベルに保持される。さらに水平スイッチ１１２Ｂとプリチャージ回路１３０Ｂも、ともにオフ状態とされる。このため、ノード１２９Ｂは放電され、ＧＮＤレベルとなる。一方、プリチャージ回路１３０Ｄは、オン状態とされる。このため、ノード１２９Ｄは、プリチャージ回路１３０Ｄにより、第２フェーズのＧＮＤ電位から、プリチャージ電圧（ＶＣＨＧ）に設定される（図５のノード１２９Ｄの電圧波形のＰ参照）。

図５において、１ライン目を選択する走査信号ＶＳＷ１がHighの期間において、第４フェーズでは、水平スイッチ１１２Ｄがオンする。ここで、第４フェーズとは、図５において、選択信号ＨＳＷ４がHigh、且つ、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ３がLowの期間である。そして、オン状態の水平スイッチ１１２Ｄを介して、ＮＭＯＳトランジスタ１１５に流れる電流が、ボロメータ素子１０９Ｄに流れる。その結果、ノード１２９Ｄは、第３フェーズで設定されたプリチャージ電圧（ＶＣＨＧ）から、バイアス電圧（ＶＢＯＬ）に収束する。

第４フェーズでは、選択信号ＨＳＷ１、ＨＳＷ２、ＨＳＷ３はLowであるため、水平スイッチ１１２Ａ、１１２Ｂ、１１２Ｃはオフ状態とされる。選択信号ＨＳＷ４がHighであるため、プリチャージ回路１３０Ａはオン状態とされる。Highレベルの走査信号ＶＳＷ１によりオン状態に設定された１ライン目の画素スイッチ１１１Ａと直列に接続されたボロメータ素子１０９Ａにプリチャージ回路１３０Ａから電流が供給される。その結果、ノード１２９Ａは、第３フェーズのＧＮＤ電位から、プリチャージ電圧（ＶＣＨＧ）に設定される（図５のノード１２９Ａの電圧波形のＰ参照）。プリチャージ回路１３０Ｂ、１３０Ｃ、１３０Ｄはオフ状態とされる。水平スイッチ１１２Ｂとプリチャージ回路１３０Ｂはともにオフ状態とされるため、ノード１２９ＢはＧＮＤレベルに保持される。水平スイッチ１１２Ｃとプリチャージ回路１３０Ｃはともにオフ状態とされるため、ノード１２９Ｃの電荷が放電され、ＧＮＤレベルとされる。

つづく走査信号ＶＳＷ２がHighの期間において、第１フェーズでは、オン状態の水平スイッチ１１２Ａを介して、ＮＭＯＳトランジスタ１１５に流れる電流が２ライン目のボロメータ素子１０９Ａに流れる。その結果、ノード１２９Ａは、１フェーズ前に設定されたプリチャージ電圧（ＶＣＨＧ）から、バイアス電圧（ＶＢＯＬ）に収束する。ここで、走査信号ＶＳＷ２がHighの期間とは、図２の走査信号ＶＳＷ２が供給される２ライン目の画素スイッチ１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄがオンの期間である。ここで、第１フェーズとは、図５において、選択信号ＨＳＷ１がHigh、且つ、選択信号ＨＳＷ２、ＨＳＷ３、ＨＳＷ４がLowの期間である。ここで、ＮＭＯＳトランジスタ１１５に流れる電流とは、ＮＭＯＳトランジスタ１１５のドレイン・ソース間電流（drain-to-source current）である。

なお、図５では、プリチャージ電圧（ＶＣＨＧ）はバイアス電圧（ＶＢＯＬ）に等しい電圧値とされている。フェーズの切り替え時に、ノード１２９Ａの電圧は、１フェーズ前に設定されたプリチャージ電圧（ＶＣＨＧ）とバイアス電圧（ＶＢＯＬ）の切り替え時に、一瞬、わずかに下がるが、ただちにバイアス電圧（ＶＢＯＬ）に切り替わっている。この切り替え時のわずかな電圧降下は、プリチャージ回路と水平スイッチのオン・オフの切り替えのタイミングによるものである。ノード１２９Ａがバイアス電圧（ＶＢＯＬ）に収束した後、積分回路１０４で、バイアスキャンセル回路１０３の電流と、２ライン目のボロメータ素子１０９Ａに流れる電流の差が積分される。以下、同様にして繰り返される。

第２の実施形態においても、前記第１の実施形態と同様の作用効果を奏する。さらに、１つの読み出し回路に対する列数（水平スイッチの個数）を、前記第１の実施形態の２倍としているため、回路構成の縮減、消費電力の削減に貢献する。

＜実施形態３＞
図３は、本発明の第３の実施形態の構成を説明する図である。図１を参照して説明した前記第１の実施形態との相違は、各ラインの走査信号ＶＳＷｉ（ｉは１≦ｉ≦ｎの整数）を、各ラインの画素スイッチ１１１Ａ、１１１Ｂに対応して、２系列ＶＳＷｉＡ、ＶＳＷｉＢとしていることである。ｎ本のラインに対して、走査信号の配線の本数は、前記第１の実施形態の２倍の２×ｎ本となる。他の構成は、図１を参照して説明した前記第１の実施形態と同一である。以下では、前記第１の実施形態の相違点として、第３の実施形態（走査信号の本数を前記第１の実施形態の２倍とした構成）に固有の動作について、説明する。

図６は、第３の実施形態の動作を説明する図である。図６には、図３の走査信号ＶＳＷ１Ａ、ＶＳＷ１Ｂ・・・、ＶＳＷｎＡ、ＶＳＷｎＢ、選択信号ＨＳＷ１、ＨＳＷ２と、ノード１２９Ａ、１２９Ｂと、リセット信号ＲＳＴの電圧波形が、模式的に例示されている。

ｎラインのうちのｉ番目のラインを選択する走査信号ＶＳＷｉＡ、ＶＳＷｉＢ（１≦ｉ≦ｎ）は、第１、第２フェーズでそれぞれ活性状態（例えばHighレベル）とされる。ｉ番目のライン（１≦ｉ≦ｎ）の画素スイッチ１１１Ａ、１１１Ｂは、走査信号ＶＳＷｉＡ、ＶＳＷｉＢが活性状態のときに、それぞれオンとされる。すなわち、画素スイッチ１１１Ａ、１１１Ｂは第１、第２フェーズでそれぞれオンとされる。

図３の例では、水平スイッチ１１２Ａ側に近く配置された画素スイッチ１１１Ａには、入力端子１２７Ａが接続される。入力端子１２７Ａには、１番目のラインを走査する走査信号ＶＳＷ１Ａが供給され、画素スイッチ１１１Ａをオン・オフ制御する。水平スイッチ１１２Ｂ側に近く配置された画素スイッチ１１１Ｂには、入力端子１２７Ｂが接続される。入力端子１２７Ｂには、１番目のラインを走査する走査信号ＶＳＷ１Ｂが供給され、画素スイッチ１１１Ｂをオン・オフ制御する。

図３の例では、水平スイッチ１１２Ａから最も遠く配置された画素スイッチ１１１Ａには、入力端子１２８Ａが接続される。入力端子１２８Ａには、ｎ番目のラインを走査する走査信号ＶＳＷｎＡが供給され、画素スイッチ１１１Ａをオン・オフ制御する。水平スイッチ１１２Ｂから最も遠く配置された画素スイッチ１１１Ｂには、入力端子１２８Ｂが接続される。入力端子１２８Ｂには、ｎ番目のラインを走査する走査信号ＶＳＷｎＢが供給され、画素スイッチ１１１Ｂをオン・オフ制御する。

選択信号ＨＳＷ１、ＨＳＷ２は、フェーズ毎に交互に活性化される。水平スイッチ１１２Ａ、１１２Ｂは、フェーズ毎に交互に活性化される選択信号ＨＳＷ１、ＨＳＷ２に応答して、フェーズ毎に交互にオン、オフし、ボロメータ素子１０９Ａ、１０９Ｂを選択している。

１ライン目を選択する走査信号ＶＳＷ１Ａ、ＶＳＷ１Ｂで選択される１ライン目の画素スイッチ１１１Ａ、１１１Ｂは、１ライン目が選択される１水平走査期間において、第１、第２フェーズでそれぞれオンとされる。

走査信号ＶＳＷ１Ａが活性状態（High）、走査信号ＶＳＷ１Ｂが非活性状態（Low）、選択信号ＨＳＷ１が活性状態（High）、選択信号ＨＳＷ２が非活性状態（Low）のとき、１ライン目の画素スイッチ１１１Ａがオンし、水平スイッチ１１２Ａがオンする。これにより、１ライン目のボロメータ素子１０９Ａの一端がＮＭＯＳトランジスタ１１５のソースに接続され、１ライン目のボロメータ素子１０９Ａの他端は基準電位ＧＮＤに接続される。その結果、ＮＭＯＳトランジスタ１１５に流れる電流が１ライン目のボロメータ素子１０９Ａに流れ、１ライン目のボロメータ素子１０９Ａの一端が接続するノード１２９Ａは、バイアス電圧（ＶＢＯＬ）に収束する。ここでＮＭＯＳトランジスタ１１５に流れる電流とは、ＮＭＯＳトランジスタ１１５のドレイン・ソース間電流（drain-to-source current）である。

一方、選択信号ＨＳＷ２が非活性状態（Low）であることから、水平スイッチ１１２Ｂはオフであるが、選択信号ＨＳＷ１が活性状態（High）であるため、プリチャージ回路１３０Ｂがオンとされる。このため、プリチャージ回路１３０Ｂから、ノード１２９Ｂにプリチャージ電圧（ＶＣＨＧ）が印加される。このとき、走査信号ＶＳＷ１Ｂは非活性状態（Low）であるため、１ライン目の画素スイッチ１１１Ｂはオフであり、プリチャージ電圧が一端に印加される１ライン目のボロメータ素子１０９Ｂの他端は、オープン状態とされる。したがって、１ライン目のボロメータ素子１０９Ｂに電流は流れない。この状態で、ノード１２９Ｂは、プリチャージ電圧（ＶＣＨＧ）が印加される入力端子１３１と等電位となる。

走査信号ＶＳＷ１Ｂが活性状態（High）、走査信号ＶＳＷ１Ａが非活性状態（Low）、選択信号ＨＳＷ２が活性状態（High）、選択信号ＨＳＷ１が非活性状態（Low）のとき、１ライン目の画素スイッチ１１１Ｂがオンし、水平スイッチ１１２Ｂがオンする。これにより、１ライン目のボロメータ素子１０９Ｂの一端がＮＭＯＳトランジスタ１１５のソースに接続され、１ライン目のボロメータ素子１０９Ｂの他端は基準電位ＧＮＤに接続される。その結果、ＮＭＯＳトランジスタ１１５に流れる電流が１ライン目のボロメータ素子１０９Ｂに流れ、１ライン目のボロメータ素子１０９Ｂの一端が接続するノード１２９Ｂは、１フェーズ前のプリチャージ電圧から、バイアス電圧（ＶＢＯＬ）に収束する。ここでＮＭＯＳトランジスタ１１５に流れる電流とは、ＮＭＯＳトランジスタ１１５のドレイン・ソース間電流（drain-to-source current）である。

一方、選択信号ＨＳＷ１が非活性状態（Low）であることから、水平スイッチ１１２Ａはオフであるが、選択信号ＨＳＷ２が活性状態（High）であるため、プリチャージ回路１３０Ａがオンとされる。このため、プリチャージ回路１３０Ａからノード１２９Ａにプリチャージ電圧（ＶＣＨＧ）が印加される。このとき、走査信号ＶＳＷ１Ａは非活性状態（Low）であるため、１ライン目の画素スイッチ１１１Ａはオフであり、プリチャージ電圧（ＶＣＨＧ）が一端に印加される１ライン目のボロメータ素子１０９Ａの他端は、オープン状態である。したがって、１ライン目のボロメータ素子１０９Ａに電流は流れない。この状態で、ノード１２９Ａは、プリチャージ電圧（ＶＣＨＧ）が印加される入力端子１３１と等電位となる。

走査信号ＶＳＷ２Ａ、２Ｂの活性化時等、２ライン目以降の動作も同様とされる。

上述の第１の実施形態では、プリチャージ回路１３０Ａ、１３０Ｂの一方がオンのとき、選択されたラインの画素スイッチ１１１Ａ、１１１Ｂはともにオンとされる。そして、プリチャージ電圧（ＶＣＨＧ）が印加される入力端子１３１から、オン状態のプリチャージ回路、ボロメータ素子、オン状態の画素スイッチを介して基準電位ＧＮＤに電流が流れる。

これに対して、本実施形態によれば、選択信号ＨＳＷ１が非活性状態（Low）、選択信号ＨＳＷ２が活性状態（High）とされ、プリチャージ回路１３０Ａがオンのとき、選択されたｉ番目のライン（１≦ｉ≦ｎ）の画素スイッチ１１１Ａはオフとされる。すなわち、走査信号ＶＳＷｉＡはLowである。このため、プリチャージ電圧（ＶＣＨＧ）が印加される入力端子１３１から、オン状態のプリチャージ回路１３０Ａ、ボロメータ素子１０９Ｂを介して基準電位ＧＮＤに電流が流れることはない。

選択信号ＨＳＷ１が活性状態（High）、選択信号ＨＳＷ２が非活性状態（Low）とされ、プリチャージ回路１３０Ｂがオンのとき、選択されたｉ番目のライン（１≦ｉ≦ｎ）の画素スイッチ１１１Ｂはオフとされる。すなわち、走査信号ＶＳＷｉＢはLowである。このため、プリチャージ電圧（ＶＣＨＧ）が印加される入力端子１３１から、オン状態のプリチャージ回路１３０Ｂ、ボロメータ素子１０９Ｂを介して基準電位ＧＮＤに電流が流れることはない。

これにより、第３の実施形態によれば、上述の第１の実施形態と同様の作用効果を奏するとともに、第１の実施形態と比べて、プリチャージ電圧供給時の電力消費の増加を抑制している。ただし、走査信号の本数は上記第１の実施形態の２倍に増加する。

なお、上記実施形態では、センサアレイとして２次元アレイ（マトリクス）を例に説明したが、１ライン分のボロメータ素子を備えた１次元アレイ（ただし、走査信号と画素スイッチはない）についても、同様に適用可能であることは勿論である。

また、上記実施形態では、バイアスキャンセル回路１０３にＰＭＯＳを用い、バイアス回路１０２にＮＭＯＳを用いた例に即して説明したが、かかる構成にのみ制限されるものでないことは勿論である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。

この出願は、２０１４年４月２２日に出願された日本出願特願２０１４−８８５０６号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０、１０１、１０１’ 読み出し回路
１１、１１Ａ、１１Ｂ、１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄ ボロメータ素子
１２、１０２、１０２’ バイアス回路
１３、１０３ バイアスキャンセル回路
１４、１０４ 積分回路
１５ 入力端子
１６ 入力端子
１７ バイアス電圧を与える手段（バイアス手段）
１７Ａ 第１のスイッチ
１７Ｂ 第２のスイッチ
１８、１８Ａ、１８Ｂ プリチャージ手段
１９、１２５ 入力端子
２０、１２６ 入力端子
２１、２１Ａ、２１Ｂ 信号線
２２ 出力端子
１０５ 第１ＶＧＳ除去電圧発生回路
１０６ 第２ＶＧＳ除去電圧発生回路
１０７、１０８ 入力電圧配線
１１０ 抵抗素子
１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄ 画素スイッチ
１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ 水平スイッチ
１１３ 画素スイッチ
１１４ 水平スイッチ
１１５ ＮＭＯＳトランジスタ
１１６ ＰＭＯＳトランジスタ
１１７、１１８、１１９ オペアンプ
１２０ 積分コンデンサ
１２３ スイッチ
１２４ 入力端子
１２７、１２７Ａ、１２７Ｂ 入力端子
１２８、１２８Ａ、１２８Ｂ 入力端子
１２９Ａ、１２９Ｂ、１２９Ｃ、１２９Ｄ ノード
１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ プリチャージ回路（プリチャージ手段）
１３１ 入力端子
１３２ 出力端子
２０１ 画素スイッチ
２０２ ボロメータ素子（熱電変換素子）
２０３ 信号線
２０４ 水平スイッチ
２０５ 垂直シフトレジスタ
２０６ 読み出し回路
２０７ マルチプレクサスイッチ
２０８ 水平シフトレジスタ
２０９ 出力バッファ
２１１ 走査線

Claims (21)

1. 少なくとも１つのボロメータ素子と、
   前記ボロメータ素子にバイアス電圧を与える手段を備え、前記ボロメータ素子に前記バイアス電圧を与えたときに前記ボロメータ素子に流れる電流と、前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路からの電流との差電流を積分回路への入力とするバイアス回路と、
   を含み、
   前記バイアス回路が、前記ボロメータ素子を所定のプリチャージ電圧でプリチャージするプリチャージ手段をさらに含む、ことを特徴とする半導体装置。
2. 前記プリチャージ手段は、前記ボロメータ素子が前記バイアス電圧でバイアスされていない期間の一部の期間又は全ての期間に、前記ボロメータ素子を前記プリチャージ電圧でプリチャージする、ことを特徴とする請求項１記載の半導体装置。
3. 前記プリチャージ手段は、前記ボロメータ素子が前記バイアス電圧でバイアスされていない期間のうち、前記ボロメータ素子が前記バイアス電圧でバイアスされる直前の期間を含む少なくとも一部の期間に、前記ボロメータ素子を前記プリチャージ電圧でプリチャージする、ことを特徴とする請求項１又は２記載の半導体装置。
4. 前記バイアス回路が、前記バイアス電圧を与える手段として、所定の期間毎、交互にオンとされ、オン状態のときに前記バイアス電圧を供給する第１、第２のスイッチを含み、
   前記プリチャージ手段は、
   前記第１のスイッチがオンとされ、前記第１のスイッチに接続された第１のボロメータ素子の一端に前記バイアス電圧が与えられている期間に、
   オフ状態の前記第２のスイッチに接続された第２のボロメータ素子の一端に前記プリチャージ電圧を与え、
   前記第２のスイッチがオンとされ、前記第２のスイッチに接続された前記第２のボロメータ素子の一端に前記バイアス電圧が与えられている期間に、
   オフ状態の前記第１のスイッチに接続された前記第１のボロメータ素子の一端に前記プリチャージ電圧を与える、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記バイアス回路が、前記バイアス電圧を与える手段として、１つずつ巡回的に、順次、オン状態とされる第１乃至第ｍのスイッチ（ｍは２以上の所定の整数）を含み、
   前記プリチャージ手段は、
   第ｉ（ただし、ｉは１≦ｉ≦ｍの整数）のスイッチがオンし、前記第ｉ（１≦ｉ≦ｍ）のスイッチに接続されたボロメータ素子の一端に前記バイアス電圧が与えられる期間に、
   オフ状態の第ｉ＋１（ただし、ｉがｍのときの、第ｍ＋１は第１となる）のスイッチに接続されたボロメータ素子の一端に前記プリチャージ電圧を与える、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記プリチャージ手段が前記ボロメータ素子の一端にプリチャージ電圧を与えるとき、前記ボロメータ素子の他端をオープン状態とする、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記プリチャージ電圧は、前記バイアス電圧に等しいか、又は前記バイアス電圧に所定の電圧を加算又は減算した電圧である、ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記積分回路が、前記ボロメータ素子に前記バイアス電圧が与えられる期間の開始から、所定の期間リセットされ、前記リセット終了後、前記積分回路は、前記バイアスキャンセル回路からの電流と、前記ボロメータ素子に前記バイアス電圧を与えたときに前記ボロメータ素子に流れる電流の差電流を積分する、ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記バイアス回路、前記バイアスキャンセル回路、及び、前記積分回路を備えた読み出し回路を、１つ又は複数備え、
   前記ボロメータ素子として、
   １ラインあたり、１つの前記読み出し回路に対して、第１乃至第ｍ（ｍは２以上の整数）のボロメータ素子を備え、
   １つの前記読み出し回路に対して、
   ｎ本（ｎは１以上の所定の整数）の前記ラインを備えたｍ×ｎのボロメータ素子のアレイを備えた、ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記ｎ本のラインのそれぞれについて、１つの前記読み出し回路に対応する前記第１乃至第ｍのボロメータ素子と基準電位間に、第１乃至第ｍの画素スイッチを備え、
    前記ｎ本のラインの各ラインの前記画素スイッチが、ｎ本の走査信号の各走査信号で共通にオン、オフされる、ことを特徴とする請求項９記載の半導体装置。
11. 前記ｎ本のラインのそれぞれについて、１つの前記読み出し回路に対応する前記第１乃至第ｍのボロメータ素子と基準電位間に第１乃至第ｍの画素スイッチを備え、
    １つの前記読み出し回路に対して、
    一本のラインの第１乃至第ｍの画素スイッチが、第１乃至第ｍの走査信号にそれぞれ接続され、
    前記ｎ本のラインに対して、ｍ×ｎ本の走査信号を備えた、ことを特徴とする請求項９記載の半導体装置。
12. 前記第１乃至第ｍのスイッチが、フェーズ毎に、オンに設定される、水平スイッチからなる、ことを特徴とする請求項５記載の半導体装置。
13. 請求項１乃至１２のいずれか１項に記載の半導体装置を備えた赤外線撮像装置。
14. ボロメータ素子にバイアス回路からバイアス電圧を与えたときに前記ボロメータ素子に流れる電流と、前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路からの電流との差電流を、積分回路に入力して積分した値を出力し、
    前記ボロメータ素子を所定のプリチャージ電圧でプリチャージする、ことを特徴とする半導体装置の制御方法。
15. 前記ボロメータ素子が、前記バイアス電圧でバイアスされていない期間の一部の期間又は全ての期間に、前記ボロメータ素子、を前記プリチャージ電圧でプリチャージする、ことを特徴とする請求項１４記載の半導体装置の制御方法。
16. 前記ボロメータ素子が前記バイアス電圧でバイアスされていない期間のうち、前記ボロメータ素子が前記バイアス電圧でバイアスされる直前の期間を含む少なくとも一部の期間に、前記ボロメータ素子を前記プリチャージ電圧でプリチャージする、ことを特徴とする請求項１４又は１５記載の半導体装置の制御方法。
17. 第１のスイッチがオンとされ、前記第１のスイッチに接続された第１のボロメータ素子の一端に前記バイアス電圧が与えられている期間に、
    オフ状態の第２のスイッチに接続された第２のボロメータ素子の一端に前記プリチャージ電圧を与え、
    前記第２のスイッチがオンとされ、前記第２のスイッチに接続された前記第２のボロメータ素子の一端に前記バイアス電圧が与えられている期間に、
    オフ状態の前記第１のスイッチに接続された前記第１のボロメータ素子の一端に前記プリチャージ電圧を与える、ことを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置の制御方法。
18. １つずつ順次巡回的にオン状態とされる第１乃至第ｍのスイッチ（ｍは２以上の所定の整数）の中で、第ｉ（１≦ｉ≦ｍ）のスイッチがオンし、前記第ｉ（１≦ｉ≦ｍ）のスイッチに接続されたボロメータ素子の一端に前記バイアス電圧が与えられる期間に、
    オフ状態の第ｉ＋１（ただし、ｉがｍのときの、第ｍ＋１は第１となる）のスイッチに接続されたボロメータ素子の一端に前記プリチャージ電圧を与える、ことを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置の制御方法。
19. 前記ボロメータ素子の一端にプリチャージ電圧を与えるとき、前記ボロメータ素子の他端をオープン状態とする、ことを特徴とする請求項１４乃至１８のいずれか１項に記載の半導体装置の制御方法。
20. 前記プリチャージ電圧は、前記バイアス電圧に等しいか、又は前記バイアス電圧に所定の電圧を加算した電圧である、ことを特徴とする請求項１４乃至１９のいずれか１項に記載の半導体装置の制御方法。
21. 前記ボロメータ素子に前記バイアス電圧が与えられる期間の開始から、所定の期間、前記積分回路をリセットし、
    前記リセット終了後、前記積分回路は、前記バイアスキャンセル回路からの電流と、前記ボロメータ素子に前記バイアス電圧を与えたときに前記ボロメータ素子に流れる電流の差電流を積分する、ことを特徴とする請求項１４乃至２０のいずれか１項に記載の半導体装置の制御方法。

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