JPWO2015145919A1 - 低雑音増幅器 - Google Patents

低雑音増幅器 Download PDF

Info

Publication number
JPWO2015145919A1
JPWO2015145919A1 JP2016509921A JP2016509921A JPWO2015145919A1 JP WO2015145919 A1 JPWO2015145919 A1 JP WO2015145919A1 JP 2016509921 A JP2016509921 A JP 2016509921A JP 2016509921 A JP2016509921 A JP 2016509921A JP WO2015145919 A1 JPWO2015145919 A1 JP WO2015145919A1
Authority
JP
Japan
Prior art keywords
transistor
electrically connected
drain
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016509921A
Other languages
English (en)
Other versions
JP6436163B2 (ja
Inventor
高宏 朴井
高宏 朴井
木村　博
博 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2015145919A1 publication Critical patent/JPWO2015145919A1/ja
Application granted granted Critical
Publication of JP6436163B2 publication Critical patent/JP6436163B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H03F3/45206—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/513—Indexing scheme relating to amplifiers the amplifier being made for low supply voltages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/555—A voltage generating circuit being realised for biasing different circuit elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45494—Indexing scheme relating to differential amplifiers the CSC comprising one or more potentiometers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

低雑音増幅器（１）は、第１および第２の入力信号（ＶＩＰ，ＶＩＮ ）を受ける第１および第７のトランジスタ（ＴＲ１，ＴＲ７）と、これらに接続される、第２および第８、第３および第９、第５および第１１のトランジスタ（ＴＲ２，ＴＲ８，ＴＲ３，ＴＲ９，ＴＲ５，ＴＲ１１）、ならびに第３の抵抗素子（Ｒ３）と、第３および第９のトランジスタに接続される第４および第１０のトランジスタ（ＴＲ４，ＴＲ１０）と、第２および第１の出力端子（ＮＯＮ，ＮＯＰ）に接続される第６および第１２のトランジスタ（ＴＲ６，ＴＲ１２）ならびに第１および第２の抵抗素子（Ｒ１，Ｒ２）とを備えている。

Description

本開示は、低雑音増幅器に関し、特に、消費電力を低減する技術に関する。
従来、各種電子機器等に用いられる低雑音増幅器には、低ノイズおよび低歪み等の特性の向上が求められている。また、年々、電子機器に対して低消費電力化の需要が高まっており、低雑音増幅器についても、上記特性に加え、消費電力を低減する技術への関心が高まっている。
低ノイズ化、低歪み化、および低消費電力化が可能な低雑音増幅器として、２つの入力信号の差分を増幅して出力する増幅器が知られている（例えば特許文献１の図５参照）。これによると、低雑音増幅器を比較的簡易な回路で構成し、特許文献１の図３に示す構成よりも低消費電力化が可能となっている。
米国特許第６，１１８，３４０号明細書
近年、電子機器のさらなる低消費電力化の要求が高まっているため、電子機器に用いられる低雑音増幅器についても、その消費電力をさらに低減できるようにすることが好ましいといえる。
しかしながら、上記低雑音増幅器では、ノイズ特性および歪み特性については比較的良好に維持できるものの、消費電力をさらに低減することは困難な場合がある。
かかる点に鑑みて、本開示は、ノイズ特性および歪み特性を良好に維持しながらも、さらなる低消費電力化が可能な低雑音増幅器を提供することを課題とする。
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する第１の低雑音増幅器は、ゲートに前記第１の入力信号を受ける第１のトランジスタと、ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、ゲートがバイアスされ、ソースが前記第１のトランジスタのドレインに電気的に接続される第３のトランジスタと、ゲートがバイアスされ、ソースが第２の電位に、ドレインが前記第３のトランジスタのドレインに、それぞれ電気的に接続される第４のトランジスタと、ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第２の出力信号を出力する第２の出力端子に、それぞれ電気的に接続される第６のトランジスタと、一端が前記第１の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、ゲートに前記第２の入力信号を受ける第７のトランジスタと、ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第７のトランジスタのドレインに、それぞれ電気的に接続される第８のトランジスタと、ゲートがバイアスされ、ソースが前記第７のトランジスタのドレインに電気的に接続される第９のトランジスタと、ゲートがバイアスされ、ソースが前記第２の電位に、ドレインが前記第９のトランジスタのドレインに、それぞれ電気的に接続される第１０のトランジスタと、ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第７のトランジスタのソースに、それぞれ電気的に接続される第１１のトランジスタと、ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第１の出力信号を出力する第１の出力端子に、それぞれ電気的に接続される第１２のトランジスタと、一端が前記第１の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、前記第１のトランジスタのソースと前記第７のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えている。
これによると、第１の低雑音増幅器は、第１の電位と第２の電位との間に、第１、第２および第５のトランジスタで構成される第１の経路と、第１の抵抗素子および第６のトランジスタで構成される第２の経路とを有する。そして、第１の経路に流れる電流が第２の経路にカレントミラーされる構成となっている。
また、第１の低雑音増幅器は、第１の電位と第２の電位との間に、第７、第８および第１１のトランジスタで構成される第３の経路と、第２の抵抗素子および第１２のトランジスタで構成される第４の経路とを有する。そして、第３の経路に流れる電流が第４の経路にカレントミラーされる構成となっている。
ここで、特許文献１の図５に示す低雑音増幅器は、電源電位とグランド電位との間において、抵抗素子と３つのトランジスタとが直列接続された２つの経路を有する差動構成となっている。
上述した２つの低雑音増幅器について、消費電力を低減するために、例えば、低雑音増幅器を低電圧で動作させることが考えられる。
特許文献１の図５の構成において動作電圧を低下させると、信号が入力される回路と出力される回路とが縦積みになっており、電源とグランド間に多くの素子が接続されているため、入力信号の振幅に対して、入力ダイナミックレンジが不足する場合がある。
これに対して、上記第１の低雑音増幅器によると、入力信号が供給される第１および第３の経路と出力信号が出力される第２および第４の経路が分離されているため、第１の電位と第２の電位との間に配置される素子数が少なくて済み、動作電圧を低下させても、入力信号の振幅に対して、入力ダイナミックレンジが不足することがない。したがって、低電圧動作によって、さらなる低消費電力化が可能となる。
また、第１の低雑音増幅器によって得られるゲインは、第１乃至第３の抵抗素子のそれぞれの抵抗値と第５、第６、第１１、および第１２のトランジスタのそれぞれのサイズとに依存し、トランジスタのトランスコンダクタンスに依存しない。したがって、歪み特性を良好に維持することができる。
あるいは、第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する第２の低雑音増幅器は、ゲートに前記第１の入力信号を受ける第１のトランジスタと、ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、ゲートが前記第１のトランジスタのドレインに、ドレインが前記第１の電位に、それぞれ電気的に接続される第３のトランジスタと、ゲートがバイアスされ、ソースが第２の電位に、ドレインが前記第３のトランジスタのソースに、それぞれ電気的に接続される第４のトランジスタと、ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第２の出力信号を出力する第２の出力端子に、それぞれ電気的に接続される第６のトランジスタと、一端が前記第１の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、ゲートに前記第２の入力信号を受ける第７のトランジスタと、ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第７のトランジスタのドレインに、それぞれ電気的に接続される第８のトランジスタと、ゲートが前記第７のトランジスタのドレインに、ドレインが前記第１の電位に、それぞれ電気的に接続される第９のトランジスタと、ゲートがバイアスされ、ソースが前記第２の電位に、ドレインが前記第９のトランジスタのソースに、それぞれ電気的に接続される第１０のトランジスタと、ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第７のトランジスタのソースに、それぞれ電気的に接続される第１１のトランジスタと、ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第１の出力信号を出力する第１の出力端子に、それぞれ電気的に接続される第１２のトランジスタと、一端が前記第１の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、前記第１のトランジスタのソースと前記第７のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えていてもよい。
あるいは、第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する第３の低雑音増幅器は、ゲートに前記第１の入力信号を受ける第１のトランジスタと、ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、ゲートが前記第１のトランジスタのドレインに、ソースが第２の電位に、それぞれ電気的に接続される第３のトランジスタと、ゲートが前記第１のトランジスタのドレインに、ソースが前記第２の電位に、それぞれ電気的に接続される第４のトランジスタと、ゲートがバイアスされ、ソースが前記第３のトランジスタのドレインに、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、ゲートがバイアスされ、ソースが前記第４のトランジスタのドレインに、ドレインが、前記第２の出力信号を出力する第２の出力端子に、それぞれ電気的に接続される第６のトランジスタと、一端が前記第１の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、ゲートに前記第２の入力信号を受ける第７のトランジスタと、ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第７のトランジスタのドレインに、それぞれ電気的に接続される第８のトランジスタと、ゲートが前記第７のトランジスタのドレインに、ソースが前記第２の電位に、それぞれ電気的に接続される第９のトランジスタと、ゲートが前記第７のトランジスタのドレインに、ソースが前記第２の電位に、それぞれ電気的に接続される第１０のトランジスタと、ゲートがバイアスされ、ソースが前記第９のトランジスタのドレインに、ドレインが前記第７のトランジスタのソースに、それぞれ電気的に接続される第１１のトランジスタと、ゲートがバイアスされ、ソースが前記第１０のトランジスタのドレインに、ドレインが、前記第１の出力信号を出力する第１の出力端子に、それぞれ電気的に接続される第１２のトランジスタと、一端が前記第１の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、前記第１のトランジスタのソースと前記第７のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えていてもよい。
あるいは、第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する第４の低雑音増幅器は、ゲートに前記第１の入力信号を受ける第１のトランジスタと、ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、ゲートがバイアスされ、ソースが前記第１のトランジスタのドレインに電気的に接続される第３のトランジスタと、ゲートがバイアスされ、ソースが第２の電位に、ドレインが前記第３のトランジスタのドレインに、それぞれ電気的に接続される第４のトランジスタと、ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の出力信号を出力する第２の出力端子に、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、一端が前記第２の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、ゲートに前記第２の入力信号を受ける第６のトランジスタと、ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第６のトランジスタのドレインに、それぞれ電気的に接続される第７のトランジスタと、ゲートがバイアスされ、ソースが前記第６のトランジスタのドレインに電気的に接続される第８のトランジスタと、ゲートがバイアスされ、ソースが前記第２の電位に、ドレインが前記第８のトランジスタのドレインに、それぞれ電気的に接続される第９のトランジスタと、ゲートが前記第９のトランジスタのドレインに、ソースが前記第１の出力信号を出力する第１の出力端子に、ドレインが前記第６のトランジスタのソースに、それぞれ電気的に接続される第１０のトランジスタと、一端が前記第２の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、前記第１のトランジスタのソースと前記第６のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えていてもよい。
上記第２乃至第４の低雑音増幅器においても、上記第１の低雑音増幅器と同様の効果を得ることができる。
本開示によれば、ノイズ特性および歪み特性を良好に維持しながらも、さらなる低消費電力化が可能な低雑音増幅器を提供することができる。
図１は、第１の実施形態に係る低雑音増幅器の構成を示す回路図である。 図２は、図１との比較例に係る低雑音増幅器の構成を示す回路図である。 図３は、第１の実施形態の変形例１に係る低雑音増幅器の構成を示す回路図である。 図４は、第１の実施形態の変形例２に係る低雑音増幅器の構成を示す回路図である。 図５は、第１の実施形態の変形例３に係る低雑音増幅器の構成を示す回路図である。 図６は、第１の実施形態の変形例４に係る低雑音増幅器の構成を示す回路図である。 図７は、第１の実施形態の変形例５に係る低雑音増幅器の構成を示す回路図である。 図８は、第１の実施形態の変形例６に係る低雑音増幅器の構成を示す回路図である。 図９は、第２の実施形態に係る低雑音増幅器の構成を示す回路図である。 図１０は、第３の実施形態に係る低雑音増幅器の構成を示す回路図である。 図１１は、第４の実施形態に係る低雑音増幅器の構成を示す回路図である。 図１２は、第４の実施形態に係る低雑音増幅器に図５の構成を適用した回路図である。 図１３は、第４の実施形態に係る低雑音増幅器に図６の構成を適用した回路図である。 図１４は、第４の実施形態に係る低雑音増幅器に図７の構成を適用した回路図である。 図１５は、第４の実施形態に係る低雑音増幅器に図８の構成を適用した回路図である。
以下、本開示の各実施形態について、図面を参照しながら説明する。なお、各実施形態において、回路要素同士が電気的に接続されていることを、単に「接続」という文言で表すようにしている。つまり、各実施形態における「接続」とは、回路要素同士が直接的に接続されていることだけではなく、素子(容量素子、トランジスタなど)を介して信号の伝播が可能なように間接的に接続されていてもよいことを含む。
また、各実施形態および各変形例において特に明記しない限り、共通の符号は同一の構成要素を示す。
＜第１の実施形態＞
図１は、第１の実施形態に係る低雑音増幅器の構成を示す回路図である。本実施形態に係る低雑音増幅器は、差動構成となっており、第１および第２の入力信号ＶＩＰ，ＶＩＮの差電圧を増幅して、第１および第２の出力信号ＶＯＰ，ＶＯＮをそれぞれ出力する。
低雑音増幅器１は、第１のトランジスタとしてのＮｃｈトランジスタＴＲ１と、第２のトランジスタとしてのＰｃｈトランジスタＴＲ２と、第３のトランジスタとしてのＰｃｈトランジスタＴＲ３と、第４のトランジスタとしてのＮｃｈトランジスタＴＲ４と、第５のトランジスタとしてのＮｃｈトランジスタＴＲ５と、第６のトランジスタとしてのＮｃｈトランジスタＴＲ６と、第７のトランジスタとしてのＮｃｈトランジスタＴＲ７と、第８のトランジスタとしてのＰｃｈトランジスタＴＲ８と、第９のトランジスタとしてのＰｃｈトランジスタＴＲ９と、第１０のトランジスタとしてのＮｃｈトランジスタＴＲ１０と、第１１のトランジスタとしてのＮｃｈトランジスタＴＲ１１と、第１２のトランジスタとしてのＮｃｈトランジスタＴＲ１２と、第１の抵抗素子としての抵抗素子Ｒ１と、第２の抵抗素子としての抵抗素子Ｒ２と、第３の抵抗素子としての抵抗素子Ｒ３とを有する。
トランジスタＴＲ１〜ＴＲ１２、および抵抗素子Ｒ１〜Ｒ３は、第１の電位である例えば電源電位ＶＤＤと、第１の電位よりも低い第２の電位である例えばグランド電位ＶＳＳとの間に接続されている。
具体的に、トランジスタＴＲ１は、ゲートに第１の入力信号である電圧ＶＩＰを受ける。また、トランジスタＴＲ１のソースは抵抗素子Ｒ３の一端およびトランジスタＴＲ５のドレインに、ドレインはトランジスタＴＲ２のドレインおよびトランジスタＴＲ３のソースに、それぞれ接続されている。
トランジスタＴＲ２は、ゲートにバイアス電位Ｖｂｉａｓ１を受ける。また、トランジスタＴＲ２のソースは電源電位ＶＤＤに、ドレインはトランジスタＴＲ３のソースに、それぞれ接続されている。
トランジスタＴＲ３は、ゲートにバイアス電位Ｖｂｉａｓ２を受ける。また、トランジスタＴＲ３のドレインは、トランジスタＴＲ４のドレインおよびトランジスタＴＲ５，ＴＲ６のゲートに、それぞれ接続されている。
トランジスタＴＲ４は、ゲートにバイアス電位Ｖｂｉａｓ３を受ける。また、トランジスタＴＲ４のソースはグランド電位ＶＳＳに接続されている。
トランジスタＴＲ５のゲートはトランジスタＴＲ６のゲートに、ソースはグランド電位ＶＳＳに、ドレインは抵抗素子Ｒ３の一端に、それぞれ接続されている。
トランジスタＴＲ６のドレインは、第２の出力端子としてのノードＮＯＮに、ソースはグランド電位ＶＳＳに、それぞれ接続されている。ノードＮＯＮからは、第２の出力信号である電圧ＶＯＮが出力される。
抵抗素子Ｒ１は、ノードＮＯＮと電源電位ＶＤＤとの間に接続されている。
トランジスタＴＲ７は、ゲートに第２の入力信号である電圧ＶＩＮを受ける。また、トランジスタＴＲ７のソースは抵抗素子Ｒ３の他端およびトランジスタＴＲ１１のドレインに、ドレインはトランジスタＴＲ８のドレインおよびトランジスタＴＲ９のソースに、それぞれ接続されている。
トランジスタＴＲ８は、ゲートにバイアス電位Ｖｂｉａｓ１を受ける。また、トランジスタＴＲ８のソースは電源電位ＶＤＤに、ドレインはトランジスタＴＲ９のソースに、それぞれ接続されている。
トランジスタＴＲ９は、ゲートにバイアス電位Ｖｂｉａｓ２を受ける。また、トランジスタＴＲ９のドレインは、トランジスタＴＲ１０のドレインおよびトランジスタＴＲ１１，ＴＲ１２のゲートに、それぞれ接続されている。
トランジスタＴＲ１０は、ゲートにバイアス電位Ｖｂｉａｓ３を受ける。また、トランジスタＴＲ１０のソースはグランド電位ＶＳＳに接続されている。
トランジスタＴＲ１１のゲートはトランジスタＴＲ１２のゲートに、ソースはグランド電位ＶＳＳに、ドレインは抵抗素子Ｒ３の他端に、それぞれ接続されている。
トランジスタＴＲ１２のドレインは、第１の出力端子としてのノードＮＯＰに、ソースはグランド電位ＶＳＳに、それぞれ接続されている。ノードＮＯＰからは、第１の出力信号である電圧ＶＯＰが出力される。
抵抗素子Ｒ２は、ノードＮＯＰと電源電位ＶＤＤとの間に接続されている。
抵抗素子Ｒ３は、抵抗値が可変であり、トランジスタＴＲ１のソースおよびトランジスタＴＲ７のソースに接続されている。
なお、抵抗素子Ｒ３の抵抗値は固定でもあってもよい。また、電流源として機能するトランジスタＴＲ２，ＴＲ８のノイズを削減するために、トランジスタＴＲ２，ＴＲ８のソースと電源電位ＶＤＤとの間に抵抗素子を接続してもよい。
次に、本実施形態に係る低雑音増幅器１の動作について説明する。今、第１および第２の入力信号が同じ電圧、すなわち、ＶＩＰ＝ＶＩＮと仮定すると、抵抗素子Ｒ３の両端の電圧は等しくなり、抵抗素子Ｒ３には電流が流れない。トランジスタＴＲ１のドレイン電流Ｉ１は、トランジスタＴＲ２による定電流源の電流値Ｉ２、およびトランジスタＴＲ４による定電流源の電流値Ｉ４の差分、すなわちＩ２−Ｉ４となるため、この電流Ｉ１＝Ｉ２−Ｉ４がそのままトランジスタＴＲ５のドレインに注入される。そして、トランジスタＴＲ５のゲート電圧は、そのドレイン電流がＩ１に一致するように、トランジスタＴＲ１〜ＴＲ５で構成されるフィードバック回路により決定される。
ここで、トランジスタＴＲ６とトランジスタＴＲ５のチャネル幅、チャネル長をそれぞれＷ６，Ｌ６，Ｗ５，Ｌ５とし、そのサイズ比をＫ１＝(Ｗ６／Ｌ６)／（Ｗ５／Ｌ５）とすると、前記ドレイン電流Ｉ１がトランジスタＴＲ６にＩ６＝Ｋ１×Ｉ１のようにカレントミラーされ、この電流が抵抗素子Ｒ１に流し込まれるため、第２の出力端子電圧は、
ＶＯＮ＝Ｖｖａｌ−Ｒｏ×Ｋ１×Ｉ１
となる。ここで、電源電位ＶＤＤの値をＶｖａｌ、抵抗素子Ｒ１の値をＲｏとした。
同様に、トランジスタＴＲ７のドレイン電流Ｉ７は、トランジスタＴＲ８による定電流源の電流値Ｉ８、およびトランジスタＴＲ１０による定電流源の電流値Ｉ１０の差分、すなわちＩ８−Ｉ１０となるため、この電流Ｉ７＝Ｉ８−Ｉ１０がそのままトランジスタＴＲ１１のドレインに注入される。そして、トランジスタＴＲ１１のゲート電圧は、そのドレイン電流がＩ７に一致するように、トランジスタＴＲ７〜ＴＲ１１で構成されるフィードバック回路により決定される。
ここで、トランジスタＴＲ１２とトランジスタＴＲ１１のチャネル幅、チャネル長をそれぞれＷ１２，Ｌ１２，Ｗ１１，Ｌ１１とし、そのサイズ比をＫ２＝（Ｗ１２／Ｌ１２）／（Ｗ１１／Ｌ１１）とすると、前記ドレイン電流Ｉ７がトランジスタＴＲ１２にＩ１２＝Ｋ２×Ｉ７のようにカレントミラーされ、この電流が抵抗素子Ｒ２に流し込まれるため、第１の出力端子電圧は、抵抗素子Ｒ２の値をＲ１と同じＲｏとすると、
ＶＯＰ＝Ｖｖａｌ−Ｒｏ×Ｋ２×Ｉ７
となる。したがって、Ｉ２＝Ｉ８、Ｉ４＝Ｉ１０、すなわち、Ｉ１＝Ｉ７、かつ、Ｋ１＝Ｋ２＝Ｋのように設定するとＶＯＮ＝ＶＯＰとなり、出力差電圧はゼロとなる。
次に、例えば第１および第２の入力信号として、その差電圧がＶＩＰ−ＶＩＮ＝ΔＶ＞０となるような電圧が印加されたとすると、抵抗素子Ｒ３の両端にはその差電圧ΔＶがかかるため、抵抗素子Ｒ３にはその抵抗値をＲｉとするとＩＲ３＝ΔＶ／Ｒｉの電流がトランジスタＴＲ１からＴＲ７の方向に流れることになる。この時、トランジスタＴＲ５のドレインに注入される電流はＩ１−ＩＲ３に減少するが、トランジスタＴＲ５のゲート電圧が、そのドレイン電流がＩ１−ＩＲ３に一致するようにトランジスタＴＲ１〜ＴＲ５で構成されるフィードバック回路により変化し、その変化分を吸収する。この電流Ｉ１−ＩＲ３がトランジスタＴＲ６にＩ６＝Ｋ１（Ｉ１−ＩＲ３）のようにカレントミラーされ抵抗素子Ｒ１に流し込まれるため、第２の出力端子電圧は、
ＶＯＮ＝Ｖｖａｌ−Ｒｏ×Ｋ１（Ｉ１−ＩＲ３）
となる。
一方、トランジスタＴＲ１１のドレインに注入される電流はＩ７＋ＩＲ３に増加するが、トランジスタＴＲ１１のゲート電圧が、そのドレイン電流がＩ７＋ＩＲ３に一致するようにトランジスタＴＲ７〜１１で構成されるフィードバック回路により変化し、その変化分を吸収する。この電流Ｉ７＋ＩＲ３がトランジスタＴＲ１２にＩ１２＝Ｋ２（Ｉ７＋ＩＲ３）のようにカレントミラーされ抵抗素子Ｒ２に流し込まれるため、第１の出力端子電圧は、
ＶＯＰ＝Ｖｖａｌ−Ｒｏ×Ｋ２（Ｉ７＋ＩＲ３）
となる。したがって、２つの出力端子間電圧は、先程と同様Ｉ２＝Ｉ８、Ｉ４＝Ｉ１０、すなわち、Ｉ１＝Ｉ７、かつ、Ｋ１＝Ｋ２＝Ｋとすると、
ＶＯＮ−ＶＯＰ＝２Ｒｏ×Ｋ×ＩＲ３
となる。ここで、ＩＲ３＝ΔＶ／Ｒｉを代入すると、
ＶＯＮ−ＶＯＰ＝２Ｒｏ×Ｋ×ΔＶ／Ｒｉ
となり、利得は、
（ＶＯＮ−ＶＯＰ）／ΔＶ＝２Ｒｏ×Ｋ／Ｒｉ
で表され、抵抗比、トランジスタサイズ比のみで決まることになる。
このように、本開示においては、差動入力トランジスタＴＲ１，ＴＲ７のドレイン電流が、抵抗素子Ｒ３に流れる電流に無関係に常に一定に保持され、入力信号の差電圧が正確に抵抗素子Ｒ３の両端に伝わる構成となっている。このため、利得が抵抗比、トランジスタのサイズ比のみで正確に決まるようになり、高精度の利得を低歪で実現することが可能となる。しかも、図１に示すように低雑音増幅器１を構成することで、低雑音増幅器１の低電圧動作が可能となり、さらなる低消費電力化を実現することができる。この点について、従来例と比較しながら説明する。
図２は、図１との比較例に係る低雑音増幅器の構成を示す回路である。なお、図２は、特許文献１の図５の等価回路である。
従来の低雑音増幅器１００は、ＮｃｈトランジスタＴＲ１０１，ＴＲ１０４，ＴＲ１１１，ＴＲ１１４と、ＰｃｈトランジスタＴＲ１０２，ＴＲ１０３，ＴＲ１０５，ＴＲ１１２，ＴＲ１１３，ＴＲ１１５と、抵抗素子Ｒ１０１〜Ｒ１０３と、容量素子Ｃ１０１，Ｃ１０２とを有し、これらが図２に示すように、電源電位ＶＤＤとグランド電位ＶＳＳとの間に接続されている。
そして、トランジスタＴＲ１０１のゲートに電圧ＶＩＰが供給され、トランジスタＴＲ１１１のゲートに電圧ＶＩＮが供給される。また、ノードＮＯＮから電圧ＶＯＮが出力され、ノードＮＯＰから電圧ＶＯＰが出力される。
このような差動構成を有する低雑音増幅器１００の動作電圧と入力ダイナミックレンジとの関係について説明する。
図２において、電源電位ＶＤＤの値をＶｖａｌ、ＮｃｈトランジスタＴＲ１０１，ＴＲ１１１のゲート−ソース間電圧の値をＶｇｎ、ＰｃｈトランジスタＴＲ１０３，ＴＲ１１３のゲート−ソース間電圧の値をＶｇｐ、ＮｃｈトランジスタＴＲ１０１，ＴＲ１１１のドレイン−ソース間電圧の値をＶｄｓｎ、ＰｃｈトランジスタＴＲ１０５，ＴＲ１１５のドレイン−ソース間電圧の値をＶｄｓｐ、電圧ＶＯＰ，ＶＯＮの振幅をＶｏａ、出力コモン電圧の値をＶｏｃとする。
この場合、図２における入力ダイナミックレンジの上限ＶｉＨと下限ＶｉＬは、以下のように表すことができる。
ＶｉＨ＝Ｖｖａｌ−Ｖｇｐ＋Ｖｇｎ−Ｖｄｓｎ・・・・式（１）
ＶｉＬ＝Ｖｏｃ＋Ｖｏａ＋Ｖｇｎ＋Ｖｄｓｐ・・・・・式（２）
ここで、例えば、Ｖｖａｌ＝３．３Ｖ、Ｖｇｐ＝０．５Ｖ、Ｖｇｎ＝０．５Ｖ、Ｖｄｓｎ＝０．２Ｖ、Ｖｄｓｐ＝０．２Ｖ、Ｖｏｃ＝０．５Ｖ、Ｖｏａ＝０．６３３５／２Ｖとする。すなわち、出力信号波高を０．６３３５Ｖとしている。
これらの値を式（１）および式（２）に代入すると、
ＶｉＨ＝３．３−０．５＋０．５−０．２＝３．１Ｖ
ＶｉＬ＝０．５＋０．６３３５／２＋０．５＋０．２＝１．５Ｖ
となる。つまり、入力ダイナミックレンジは１．５Ｖ〜３．１Ｖと１．６Ｖあり、入力信号波高を０．５Ｖと仮定しても、十分に正常動作可能である。
このように、従来の低雑音増幅器１００は、動作電圧が比較的高い場合には正常に動作しうるが、低雑音増幅器の消費電力をさらに低減するために動作電圧を低減することが可能かどうか次に検証する。
具体的に、低雑音増幅器１００において、例えば、Ｖｖａｌ＝１．８Ｖとすると、上記式（１）および式（２）より、
ＶｉＨ＝１．８−０．５＋０．５−０．２＝１．６Ｖ
ＶｉＬ＝０．３２＋０．６３３５／２＋０．５＋０．２＝１．３４Ｖ
が得られる。なお、Ｖｏｃ＝０．３２Ｖであり、その他の値は上記と同様である。
このように、低雑音増幅器１００の動作電圧を１．８Ｖとした場合、入力ダイナミックレンジは１．３４Ｖ〜１．６Ｖと０．２６Ｖとなり、入力信号波高を０．５Ｖと仮定した場合、ダイナミックレンジ不足で正常動作が困難となることがわかる。
すなわち、低雑音増幅器１００では、入力信号を受ける回路（ＴＲ１０１，ＴＲ１０２，ＴＲ１１１，ＴＲ１１２，Ｒ１０３）と出力信号を出力する回路（ＴＲ１０５，Ｒ１０１，ＴＲ１１５，Ｒ１０２）が縦積みの構成になっているため、入力および出力のダイナミックレンジが狭くなり、低電圧化による更なる低消費電力化を実現することが困難となる。これは、入力ダイナミックレンジの下限ＶｉＬを表す式（２）が、出力ダイナミックレンジの最大値を示すＶｏｃ＋Ｖｏａの項を含んでおり、入力ダイナミックレンジと出力ダイナミックレンジを同時に広く取れないことからも容易に理解することができる。
これに対して、本実施形態に係る低雑音増幅器１では、図１に示すように、入力信号を受ける回路(ＴＲ１，ＴＲ２，ＴＲ５，ＴＲ７，ＴＲ８，ＴＲ１１，Ｒ３)と出力信号を出力する回路（ＴＲ６，Ｒ１，ＴＲ１２，Ｒ２）が並列に配置される構成になっているため、入力および出力のダイナミックレンジを広く取ることができ、低電圧化による更なる低消費電力化が可能となる。
具体的に、低雑音増幅器１において、電源電位ＶＤＤの値をＶｖａｌ、ＮｃｈトランジスタＴＲ１，ＴＲ７のゲート−ソース間電圧の値をＶｇｎ、ＰｃｈトランジスタＴＲ２，ＴＲ８のドレイン−ソース間電圧の値をＶｄｓｐ、ＮｃｈトランジスタＴＲ１，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ１１，ＴＲ１２のドレイン−ソース間電圧の値をＶｄｓｎとすると、図１における入力ダイナミックレンジの上限ＶｉＨと下限ＶｉＬは、以下のように表すことができる。
ＶｉＨ＝Ｖｖａｌ−Ｖｄｓｐ＋Ｖｇｎ−Ｖｄｓｎ・・式（３）
ＶｉＬ＝Ｖｇｎ＋Ｖｄｓｎ・・・・・・・・・・・・式（４）
例えば、Ｖｖａｌ＝１．８Ｖ、Ｖｄｓｐ＝０．２Ｖ、Ｖｇｎ＝０．５Ｖ、Ｖｄｓｎ＝０．２Ｖとする。なお、他の条件については上記と同様とし、これらの値を式（３）および式（４）に代入すると、
ＶｉＨ＝１．８−０．２＋０．５−０．２＝１．９Ｖ
ＶｉＬ＝０．５＋０．２＝０．７Ｖ
となる。つまり、入力ダイナミックレンジは０．７Ｖ〜１．９Ｖと１．２Ｖとなり、従来例の図２の回路における入力ダイナミックレンジ０．２６Ｖに対して大幅に改善され、入力信号波高を０．５Ｖと仮定しても、十分なマージンで正常動作可能であることがわかる。また、式（３）および式（４）のいずれも出力ダイナミックレンジを示すＶｏｃ＋Ｖｏａの項を含んでおらず、出力とは独立に入力ダイナミックレンジを設定できることがわかる。一方、出力ダイナミックレンジの上限ＶｏＨと下限ＶｏＬは、以下の式で表すことができる。
ＶｏＨ＝Ｖｖａｌ・・・・式（５）
ＶｏＬ＝Ｖｄｓｎ・・・・式（６）
すなわち、最大で１．６Ｖもの出力ダイナミックレンジを実現することができる。このように、低雑音増幅器１は、従来の低雑音増幅器１００の動作下限電圧よりも低い電源電圧において、十分な入力および出力ダイナミックレンジを確保することができるため、低電源電圧化によるさらなる低消費電力化が可能である。
また、図１に示す低雑音増幅器１は、図２に示す低雑音増幅器１００に比べて、回路面積を縮小することができる。
具体的に、図１および図２において、破線の丸印は回路におけるポールを示す。
図２に示すようにポールが２カ所存在すると、位相が１８０度回ってしまうため、位相補償をする必要があり、例えば容量素子Ｃ１０１，Ｃ１０２が必要となる。なお、特許文献１の図５には、これら容量素子は記載されていないが、特許文献１の図５に示す増幅器を実際に動作させる場合には位相補償のために、容量素子が必要となる。
これに対して、図１に示す低雑音増幅器１では、ポールは１カ所であるため、位相補償のための容量素子を省略することができる。容量素子の回路面積に占める割合は比較的大きいため、容量素子が不要である低雑音増幅器１は、大幅な回路面積の縮小が可能である。また、回路面積を低雑音増幅器１００と同じとした場合、低雑音増幅器１に用いられるトランジスタのサイズをその分大きくすることができるため、低雑音増幅器１のノイズ特性をさらに向上させることができる。
また、低雑音増幅器１に位相補償のための容量素子を設けてもよいが、その場合であっても、その容量素子のサイズは、低雑音増幅器１００に用いられる容量素子Ｃ１０１，Ｃ１０２のサイズよりも小さく、約１／１０程度で済む。
なお、本実施形態において、トランジスタＴＲ１，ＴＲ７のペア、ならびにトランジスタＴＲ３，ＴＲ９のペアのそれぞれについて、少なくとも一方のペアのトランジスタのバックゲートとソースとが接続されていてもよい。
−変形例１−
図３は、変形例１に係る低雑音増幅器の構成を示す回路図である。なお、本変形例では、図１との相違点について主に説明する。
図３に示す低雑音増幅器１は、図１の構成に加えて、抵抗素子Ｒａ，Ｒｂと、第１３および第１４のトランジスタとしてのＮｃｈトランジスタＴＲ１３，ＴＲ１４と、第１５および第１６のトランジスタとしてのＮｃｈトランジスタＴＲ１５，ＴＲ１６と、第１７および第１８のトランジスタとしてのＮｃｈトランジスタＴＲ１７，ＴＲ１８と、容量素子Ｃ１，Ｃ２とを有する。
抵抗素子Ｒａは、トランジスタＴＲ２のソースと電源電位ＶＤＤとの間に接続されている。抵抗素子Ｒｂは、トランジスタＴＲ８のソースと電源電位ＶＤＤとの間に接続されている。抵抗素子Ｒａ，Ｒｂは、それぞれ、電流源として機能するトランジスタＴＲ２，ＴＲ８のノイズを削減するためのものである。
トランジスタＴＲ１３は、ゲートがトランジスタＴＲ１のゲートに接続されており、ゲートに電圧ＶＩＰを受ける。トランジスタＴＲ１３のソースはトランジスタＴＲ１６のドレインに、ドレインはノードＮＯＮに、それぞれ接続されている。
トランジスタＴＲ１５，ＴＲ１６はそれぞれ対応して設けられ、トランジスタＴＲ５，ＴＲ６にカスコード接続されている。
具体的に、トランジスタＴＲ１５は、ゲートにバイアス電位Ｖｂｉａｓ４を受ける。また、トランジスタＴＲ１５のソースはトランジスタＴＲ５のドレインに、ドレインはトランジスタＴＲ１のソースおよび抵抗素子Ｒ３に、それぞれ接続されている。
トランジスタＴＲ１６は、ゲートにバイアス電位Ｖｂｉａｓ４を受ける。また、トランジスタＴＲ１６のソースはトランジスタＴＲ６のドレインに、ドレインはトランジスタＴＲ１３のソースに、それぞれ接続されている。
なお、複数のトランジスタＴＲ１５，ＴＲ１６のペアを、トランジスタＴＲ５，ＴＲ６にカスコード接続してもよい。
つまり、トランジスタＴＲ１のソースとトランジスタＴＲ５のドレインとの間に、複数のトランジスタＴＲ１５をカスコード接続してもよく、トランジスタＴＲ１３のソースとトランジスタＴＲ６のドレインとの間に、複数のトランジスタＴＲ１６をカスコード接続してもよい。
容量素子Ｃ１は、一端がノードＮＯＮに、他端がトランジスタＴＲ４のドレインおよびトランジスタＴＲ５，ＴＲ６のゲートに接続されている。
トランジスタＴＲ１４は、ゲートがトランジスタＴＲ７のゲートに接続されており、ゲートに電圧ＶＩＮを受ける。トランジスタＴＲ１４のソースはトランジスタＴＲ１８のドレインに、ドレインはノードＮＯＰに、それぞれ接続されている。
トランジスタＴＲ１７，ＴＲ１８はそれぞれ対応して設けられ、トランジスタＴＲ１１，ＴＲ１２にカスコード接続されている。
具体的に、トランジスタＴＲ１７は、ゲートにバイアス電位Ｖｂｉａｓ４を受ける。また、トランジスタＴＲ１７のソースはトランジスタＴＲ１１のドレインに、ドレインはトランジスタＴＲ７のソースおよび抵抗素子Ｒ３に、それぞれ接続されている。
トランジスタＴＲ１８は、ゲートにバイアス電位Ｖｂｉａｓ４を受ける。また、トランジスタＴＲ１８のソースはトランジスタＴＲ１２のドレインに、ドレインはトランジスタＴＲ１４のソースに、それぞれ接続されている。
なお、複数のトランジスタＴＲ１７，ＴＲ１８のペアを、トランジスタＴＲ１１，ＴＲ１２にカスコード接続してもよい。
つまり、トランジスタＴＲ７のソースとトランジスタＴＲ１１のドレインとの間に、複数のトランジスタＴＲ１７をカスコード接続してもよく、トランジスタＴＲ１４のソースとトランジスタＴＲ１２のドレインとの間に複数のトランジスタＴＲ１８をカスコード接続してもよい。
容量素子Ｃ２は、一端がノードＮＯＰに、他端がトランジスタＴＲ１０のドレインおよびトランジスタＴＲ１１，ＴＲ１２のゲートに接続されている。
なお、容量素子Ｃ１，Ｃ２は、上述した位相補償のためのものである。
以上、本変形例に係る低雑音増幅器１によると、歪み特性のさらなる向上を図ることができる。
具体的に、トランジスタＴＲ５，ＴＲ６、およびトランジスタＴＲ１１，ＴＲ１２におけるカレントミラー精度が低いと、低雑音増幅器１の歪み特性が劣化するおそれがある。
そのため、本変形例では、電流源として機能するトランジスタＴＲ５，ＴＲ６のドレインに、それぞれ、トランジスタＴＲ１５，ＴＲ１６をカスコード接続している。これにより、トランジスタＴＲ５，ＴＲ６のそれぞれのドレインに電位差が生じにくくなり、これらドレインの電位をほぼ等しくすることができるため、カレントミラー精度を高く維持することができる。
さらに、ゲートに電圧ＶＩＰを受け、ソースフォロアのように機能するトランジスタＴＲ１３を設けることによって、トランジスタＴＲ１５，ＴＲ１６のそれぞれのドレイン電位が近づくため、カレントミラー精度のさらなる向上を図ることができる。
また、トランジスタＴＲ１４，ＴＲ１７，ＴＲ１８についても、それぞれ、トランジスタＴＲ１３，ＴＲ１５，ＴＲ１６と同様である。
なお、トランジスタＴＲ１３，ＴＲ１４、およびトランジスタＴＲ１５〜ＴＲ１８は、必ずしも両方必要ではなく、いずれか一方のみでもよい。
つまり、トランジスタＴＲ１５，１６のペア、およびトランジスタＴＲ１７，ＴＲ１８のペアの両方を省略してもよい。この場合、トランジスタＴＲ１３は、ノードＮＯＮとトランジスタＴＲ６のドレインとの間に接続されていればよく、トランジスタＴＲ１４は、ノードＮＯＰとトランジスタＴＲ１２のドレインとの間に接続されていればよい。
また、トランジスタＴＲ１３，ＴＲ１４を省略した場合、トランジスタＴＲ１５は、トランジスタＴＲ１とトランジスタＴＲ５との間に、トランジスタＴＲ１６は、ノードＮＯＮとトランジスタＴＲ６との間に接続されていてもよく、トランジスタＴＲ１７は、トランジスタＴＲ７とトランジスタＴＲ１１との間に、トランジスタＴＲ１８は、ノードＮＯＰとトランジスタＴＲ１２との間に接続されていてもよい。
また、本変形例において、トランジスタＴＲ１，ＴＲ７，ＴＲ１３，ＴＲ１４のそれぞれについて、バックゲートとソースとが接続されていてもよい。また、トランジスタＴＲ３，ＴＲ９のそれぞれについて、バックゲートとソースとが接続されていてもよい。さらに、トランジスタＴＲ１，ＴＲ３，ＴＲ７，ＴＲ９，ＴＲ１３，ＴＲ１４のそれぞれについて、バックゲートとソースとが接続されていてもよい。
−変形例２−
図４は、変形例２に係る低雑音増幅器の構成を示す回路図である。なお、本変形例では、図３との相違点について主に説明する。
本変形例に係る低雑音増幅器１は、抵抗素子Ｒ１と電源電位ＶＤＤとの間に第４の抵抗素子としての抵抗素子Ｒ４が、抵抗素子Ｒ２と電源電位ＶＤＤとの間に第５の抵抗素子としての抵抗素子Ｒ５が挿入され、抵抗素子Ｒ１，Ｒ４の接続ノードと抵抗素子Ｒ２，Ｒ５の接続ノードとが配線Ｌｎによって接続される構成となっている。
トランジスタＴＲ６，ＴＲ１２に流れる電流、すなわち、抵抗素子Ｒ１，Ｒ２に流れる電流は、すでに述べたようにそれぞれＫ１（Ｉ１−ＩＲ３），Ｋ２（Ｉ７＋ＩＲ３）となるため、そのトータル電流は２Ｋ×Ｉ１と常に一定となり(Ｋ１＝Ｋ２＝Ｋ，Ｉ１＝Ｉ７)、抵抗素子Ｒ４，Ｒ５の抵抗値をＲｃとした場合、出力電圧レンジがＲｃ×Ｋ×Ｉ１だけシフトされることになる。
このように、本構成によれば、抵抗値Ｒｃを変えることで容易に出力レンジを可変できるため、該出力レンジを後段回路の入力レンジと一致するように抵抗値Ｒｃを最適化することで容易にＤＣ（Direct Current）直結が可能となり、容量結合のための容量素子を削除することが可能となる。なお、抵抗素子Ｒ４，Ｒ５は、いずれか一方でもよい。この場合のレベルシフト量は、２Ｒｃ×Ｋ×Ｉ１となる。
−変形例３−
図５は、変形例３に係る低雑音増幅器の構成を示す回路図である。なお、本変形例では、図３との相違点について主に説明する。
本変形例に係る低雑音増幅器１は、容量素子Ｃ３，Ｃ４と、抵抗素子Ｒ６，Ｒ７とを有する。
トランジスタＴＲ３のゲートは、抵抗素子Ｒ６を通してバイアス電位Ｖｂｉａｓ２を受けるとともに、容量素子Ｃ３を介してトランジスタＴＲ９のドレインに接続されている。
トランジスタＴＲ９のゲートは、抵抗素子Ｒ７を通してバイアス電位Ｖｂｉａｓ２を受けるとともに、容量素子Ｃ４を介してトランジスタＴＲ３のドレインに接続されている。
以上、本変形例に係る低雑音増幅器１では、例えばデバイスのばらつきによりトランジスタＴＲ３，ＴＲ９のドレインの信号振幅に差が生じ、差動出力ＶＯＰ，ＶＯＮ間に振幅誤差が生じたとしても、ドレインの信号振幅が大きい方のトランジスタには弱く、ドレインの信号振幅が小さい方のトランジスタには強くゲインブーストがかかる構成となっているため、両者の信号振幅の差が縮小するように動作し、対称性が改善される。その結果、特に２次歪みを含む歪み特性の改善を図ることができる。
−変形例４−
図６は、変形例４に係る低雑音増幅器の構成を示す回路図である。なお、本変形例では、図３との相違点について主に説明する。
本変形例に係る低雑音増幅器１において、例えばトランジスタＴＲ９のゲートに供給されるバイアス電位は可変に構成されている。
具体的に、トランジスタＴＲ３のゲートには、固定的なバイアス電位Ｖｂｉａｓ２が供給されるのに対して、トランジスタＴＲ９のゲートには、例えば可変電圧源８から可変バイアス電位が供給される。
以上、本変形例によると、ＰｃｈトランジスタであるトランジスタＴＲ９のゲートに供給されるバイアス電位の調整が可能であるため、シングル入力で使用する場合やデバイスばらつきにより対称性が崩れている場合でも、歪み特性の改善を図ることができる。
なお、トランジスタＴＲ３のゲートに供給されるバイアス電位Ｖｂｉａｓ２を可変としてもよく、トランジスタＴＲ３，ＴＲ９のそれぞれのゲートに供給されるバイアス電位のうち、少なくとも一方を可変とすればよい。
−変形例５−
図７は、変形例５に係る低雑音増幅器の構成を示す回路図である。なお、本変形例では、図６との相違点について主に説明する。
本変形例に係る低雑音増幅器１は、第２０のトランジスタとしてのＰｃｈトランジスタＴＲ２０を有する。
トランジスタＴＲ９は、ゲートにバイアス電位Ｖｂｉａｓ２を受ける。
トランジスタＴＲ２０は、トランジスタＴＲ９と並列に接続されており、ゲートに可変電圧源８からの可変バイアス電位を受ける。
なお、複数のトランジスタＴＲ２０を、トランジスタＴＲ９に並列接続してもよい。
また、トランジスタＴＲ２０を省略して、ゲートに可変バイアス電位が供給される、第１９のトランジスタとしてのＰｃｈトランジスタ（図示しないがこれをトランジスタＴＲ１９とする）をトランジスタＴＲ３に並列接続してもよい。
また、トランジスタＴＲ３にトランジスタＴＲ１９を、トランジスタＴＲ９にトランジスタＴＲ２０を、それぞれ並列接続してもよい。
以上、本変形例のように、トランジスタＴＲ３，ＴＲ９の少なくとも一方に並列接続されるＰｃｈトランジスタのバイアス電位を可変にすることで、変形例４の場合に比べてより細かい最適化が可能となり、歪み特性の更なる改善を図ることができる。
−変形例６−
図８は、変形例６に係る低雑音増幅器の構成を示す回路図である。なお、本変形例では、図６との相違点について主に説明する。
本変形例に係る低雑音増幅器１は、Ｘ個（Ｘは２以上の整数）の第９のトランジスタとしてのＰｃｈトランジスタＴＲ９＿１〜ＴＲ９＿Ｘ（適宜ＴＲ９と略記する）と、トランジスタＴＲ９＿１〜ＴＲ９＿Ｘのそれぞれに対応して設けられるスイッチＳＷ＿１〜ＳＷ＿Ｘ（適宜ＳＷと略記する）とを含む、第１のトランスコンダクタンス可変回路としてのトランスコンダクタンス可変回路３０を有する。
トランジスタＴＲ９＿１〜ＴＲ９＿Ｘのそれぞれは、トランジスタＴＲ７のドレインとトランジスタＴＲ１０のドレインとの間に並列に接続される。また、各トランジスタＴＲ９のゲートには、対応するスイッチＳＷから、電源電位ＶＤＤまたはバイアス電位Ｖｂｉａｓ２が供給される。
スイッチＳＷ＿１〜ＳＷ＿Ｘのそれぞれは、電源電位ＶＤＤとバイアス電位Ｖｂｉａｓ２との間に並列接続され、対応する制御信号Ｓｃｔｒ＿１〜Ｓｃｔｒ＿Ｘ（適宜Ｓｃｔｒと略記する）に応じて、電源電位ＶＤＤまたはバイアス電位Ｖｂｉａｓ２のいずれかを出力する。
例えば、制御信号ＳｃｔｒがＨレベルのとき、トランジスタＴＲ９のゲートにはバイアス電位Ｖｂｉａｓ２が供給され、Ｌレベルのとき、トランジスタＴＲ９のゲートには電源電位ＶＤＤが供給される。
なお、スイッチＳＷは、制御信号Ｓｃｔｒに応じて、バイアス電位Ｖｂｉａｓ２をトランジスタＴＲ９のゲートに供給するか否かを切り替え可能に構成されていればよい。
以上、本変形例によると、スイッチＳＷを制御することにより、ゲートにバイアス電位Ｖｂｉａｓ２が供給されるトランジスタＴＲ９の個数を変更することができる。つまり、バイアスされるトランジスタＴＲ９のサイズの合計を可変とすることができる。これにより、トランジスタＴＲ９のトランスコンダクタンスを最適化し、歪み特性をさらに改善することが可能となる。
なお、図８において、トランスコンダクタンス可変回路３０を１つのトランジスタＴＲ９に置き換えるとともに、１つのトランジスタＴＲ３を、複数のトランジスタＴＲ３と、複数のトランジスタＴＲ３のそれぞれに対応する複数のスイッチＳＷとを含む、第２のトランスコンダクタンス可変回路（図示しないがこれをトランスコンダクタンス可変回路３１とする）に置き換えてもよい。
また、トランスコンダクタンス可変回路３０，３１をそれぞれ設けてもよい。
なお、上記変形例１〜６において、抵抗素子Ｒａ，Ｒｂ、および容量素子Ｃ１，Ｃ２を省略してもよい。
また、上記変形例２〜６において、上記変形例１と同様に、トランジスタＴＲ１３〜ＴＲ１８を省略してもよい。
＜第２の実施形態＞
図９は、第２の実施形態に係る低雑音増幅器の構成を示す回路図である。なお、本実施形態では、図１との相違点について主に説明する。
本実施形態に係る低雑音増幅器１を図９に示す。第３および第９のトランジスタとしてのＰｃｈトランジスタＴＲ３，ＴＲ９によるゲート接地増幅器を、ＮｃｈトランジスタＴＲ３，ＴＲ９によるソースフォロアに変更した構成となっている。
具体的に、図９において、トランジスタＴＲ３のゲートは、トランジスタＴＲ１のドレインおよびトランジスタＴＲ２のドレインに接続されている。また、トランジスタＴＲ３のドレインは電源電位ＶＤＤに、ソースはトランジスタＴＲ４のドレインに、それぞれ接続されている。
トランジスタＴＲ９のゲートは、トランジスタＴＲ７のドレインおよびトランジスタＴＲ８のドレインに接続されている。また、トランジスタＴＲ９のドレインは電源電位ＶＤＤに、ソースはトランジスタＴＲ１０のドレインに、それぞれ接続されている。
本構成により、トランジスタＴＲ１，ＴＲ２のドレイン電圧を、非反転でトランジスタＴＲ５，ＴＲ６のゲートに与えることができるため、第１の実施形態と同様の効果を得ることができる。また、本構成によれば、トランジスタＴＲ３，ＴＲ９のゲートに与えるバイアス電位Ｖｂｉａｓ２が不要となるため、そのためのバイアス回路を削除することができる。
なお、本実施形態において、トランジスタＴＲ１，ＴＲ７のペア、ならびにトランジスタＴＲ３，ＴＲ９のペアのそれぞれについて、少なくとも一方のペアのトランジスタのバックゲートとソースとが接続されていてもよい。
＜第３の実施形態＞
図１０は、第３の実施形態に係る低雑音増幅器の構成を示す回路図である。なお、本実施形態では、図９との相違点について主に説明する。
本実施形態に係る低雑音増幅器１において、トランジスタＴＲ３のゲートは、トランジスタＴＲ４のゲート、トランジスタＴＲ２のドレイン、およびトランジスタＴＲ１のドレインに、それぞれ接続されている。また、トランジスタＴＲ３のドレインはトランジスタＴＲ５のソースに、ソースはグランド電位ＶＳＳに、それぞれ接続されている。
トランジスタＴＲ４のドレインは、トランジスタＴＲ６のソースに、ソースはグランド電位ＶＳＳに、それぞれ接続されている。
トランジスタＴＲ５，ＴＲ６のゲートには、バイアス電位Ｖｂｉａｓ２が供給される。
トランジスタＴＲ９のゲートは、トランジスタＴＲ１０のゲート、トランジスタＴＲ８のドレイン、およびトランジスタＴＲ７のドレインに、それぞれ接続されている。また、トランジスタＴＲ９のドレインはトランジスタＴＲ１１のソースに、ソースはグランド電位ＶＳＳに、それぞれ接続されている。
トランジスタＴＲ１０のドレインはトランジスタＴＲ１２のソースに、ソースはグランド電位ＶＳＳに、それぞれ接続されている。
トランジスタＴＲ１１，ＴＲ１２のゲートには、バイアス電位Ｖｂｉａｓ２が供給される。
以上のように構成された低雑音増幅器１では、トランジスタＴＲ３，ＴＲ４，ＴＲ９，ＴＲ１０は、それぞれに対応する、電流源として機能するトランジスタＴＲ５，ＴＲ６，ＴＲ１１，ＴＲ１２のソース抵抗となるように、線形領域で動作する。そして、その抵抗値が、トランジスタＴＲ１，ＴＲ７のドレイン電圧により制御される構成となっている。
例えば、ＶＩＰ＝ＶＩＮの状態からＶＩＰ＞ＶＩＮのように入力電圧が変化したとすると、抵抗素子Ｒ３に電流ＩＲ３がトランジスタＴＲ１からトランジスタＴＲ７の方向に流れるため、トランジスタＴＲ５のドレインに注入される電流はＩ１からＩ１−ＩＲ３に減少するが、この時、トランジスタＴＲ１のドレイン電圧が下がってトランジスタＴＲ３による抵抗値が増大し、トランジスタＴＲ５による電流源の電流値がＩ１−ＩＲ３に一致するようにフィードバックがかかる。一方、トランジスタＴＲ１１のドレインに注入される電流はＩ７からＩ７＋ＩＲ３に増大するが、この時、トランジスタＴＲ７のドレイン電圧が上がってトランジスタＴＲ９による抵抗値が減少し、トランジスタＴＲ１１による電流源の電流値がＩ７＋ＩＲ３に一致するようにフィードバックがかかる。
以上の動作により、本実施形態に係る低雑音増幅器１においても、第１および第２の実施形態と同様の効果を得ることができる。さらに、電源電位ＶＤＤからグランド電位ＶＳＳへの電流パスが少なくて済むため、さらなる低消費電力化を図ることができる。
なお、上記第２および第３の実施形態に対して、上記変形例１および変形例２を適用してもよい。
また、本実施形態において、トランジスタＴＲ１，ＴＲ７のそれぞれについて、バックゲートとソースとが接続されていてもよい。
＜第４の実施形態＞
図１１は、第４の実施形態に係る低雑音増幅器の構成を示す回路図である。
本実施形態に係る低雑音増幅器１は、第１のトランジスタとしてのＮｃｈトランジスタＴＲ１と、第２のトランジスタとしてのＰｃｈトランジスタＴＲ２と、第３のトランジスタとしてのＰｃｈトランジスタＴＲ３と、第４のトランジスタとしてのＮｃｈトランジスタＴＲ４と、第５のトランジスタとしてのＮｃｈトランジスタＴＲ５と、第６のトランジスタとしてのＮｃｈトランジスタＴＲ７と、第７のトランジスタとしてのＰｃｈトランジスタＴＲ８と、第８のトランジスタとしてのＰｃｈトランジスタＴＲ９と、第９のトランジスタとしてのＮｃｈトランジスタＴＲ１０と、第１０のトランジスタとしてのＮｃｈトランジスタＴＲ１１と、第１の抵抗素子としての抵抗素子Ｒ１と、第２の抵抗素子としての抵抗素子Ｒ２と、第３の抵抗素子としての抵抗素子Ｒ３とを有する。
トランジスタＴＲ１は、ゲートに電圧ＶＩＰを受ける。また、トランジスタＴＲ１のソースは抵抗素子Ｒ３の一端およびトランジスタＴＲ５のドレインに、ドレインはトランジスタＴＲ２のドレインおよびトランジスタＴＲ３のソースに、それぞれ接続されている。
トランジスタＴＲ２は、ゲートにバイアス電位Ｖｂｉａｓ１を受ける。また、トランジスタＴＲ２のソースは電源電位ＶＤＤに、ドレインはトランジスタＴＲ３のソースに、それぞれ接続されている。
トランジスタＴＲ３は、ゲートにバイアス電位Ｖｂｉａｓ２を受ける。また、トランジスタＴＲ３のドレインは、トランジスタＴＲ４のドレインおよびトランジスタＴＲ５のゲートに、それぞれ接続されている。
トランジスタＴＲ４は、ゲートにバイアス電位Ｖｂｉａｓ３を受ける。また、トランジスタＴＲ４のソースはグランド電位ＶＳＳに、ドレインはトランジスタＴＲ５のゲートに、それぞれ接続されている。
トランジスタＴＲ５のソースはノードＮＯＮに、ドレインは抵抗素子Ｒ３の一端に、それぞれ接続されている。
抵抗素子Ｒ１は、ノードＮＯＮとグランド電位ＶＳＳとの間に接続されている。
トランジスタＴＲ７は、ゲートに電圧ＶＩＮを受ける。また、トランジスタＴＲ７のソースは抵抗素子Ｒ３の他端およびトランジスタＴＲ１１のドレインに、ドレインはトランジスタＴＲ８のドレインおよびトランジスタＴＲ９のソースに、それぞれ接続されている。
トランジスタＴＲ８は、ゲートにバイアス電位Ｖｂｉａｓ１を受ける。また、トランジスタＴＲ８のソースは電源電位ＶＤＤに、ドレインはトランジスタＴＲ９のソースに、それぞれ接続されている。
トランジスタＴＲ９は、ゲートにバイアス電位Ｖｂｉａｓ２を受ける。また、トランジスタＴＲ９のドレインは、トランジスタＴＲ１０のドレインおよびトランジスタＴＲ１
のゲートに、それぞれ接続されている。
トランジスタＴＲ１０は、ゲートにバイアス電位Ｖｂｉａｓ３を受ける。また、トランジスタＴＲ１０のソースはグランド電位ＶＳＳに、ドレインはトランジスタＴＲ１１のゲートに、それぞれ接続されている。
トランジスタＴＲ１１のソースはノードＮＯＰに、ドレインは抵抗素子Ｒ３の他端に、それぞれ接続されている。
抵抗素子Ｒ２は、ノードＮＯＰとグランド電位ＶＳＳとの間に接続されている。
抵抗素子Ｒ３は、トランジスタＴＲ１のソースおよびトランジスタＴＲ７のソースに接続されている。
このように、本構成においては、トランジスタＴＲ５，ＴＲ１１に流れる電流をカレントミラーで折り返す図１の構成とは異なり、トランジスタＴＲ５，ＴＲ１１のソースに抵抗素子Ｒ１，Ｒ２を直接接続する構成としている。このため、電源とグランド間の電流パスを減らすことができ、さらなる低消費電力化を図ることが可能となる。なお、図１１において、破線の丸印は回路におけるポールを示す。つまり、本実施形態に係る低雑音増幅器１は、図１と同様に１ポール構成となっており、位相補償容量の削除あるいはその容量値の大幅な削減が可能である。
次に、本実施形態に係る低雑音増幅器１を、第１の実施形態で説明した動作条件と同じ条件で動作させた場合のダイナミックレンジについて説明する。なお、電源電位ＶＤＤの値（Ｖｖａｌ）やトランジスタＴＲ１のゲート−ソース間電圧の値（Ｖｇｎ）といった各値の定義は、第１の実施形態と同様とする。
本実施形態に係る低雑音増幅器１において、入力ダイナミックレンジの上限ＶｉＨと下限ＶｉＬは、以下の式で表される。
ＶｉＨ＝Ｖｖａｌ−Ｖｄｓｐ＋Ｖｇｎ−Ｖｄｓｎ・・・・式（７）
ＶｉＬ＝Ｖｏｃ＋Ｖｏａ＋Ｖｇｎ＋Ｖｄｓｎ・・・・・・式（８）
例えば、Ｖｖａｌ＝１．８Ｖ、Ｖｄｓｐ＝０．２Ｖ、Ｖｇｎ＝０．５Ｖ、Ｖｄｓｎ＝０．２Ｖ、Ｖｏｃ＝０．３２Ｖ、およびＶｏａ＝０．６３３５／２を、式（７）および式（８）に代入すると、
ＶｉＨ＝１．８−０．２＋０．５−０．２＝１．９Ｖ
ＶｉＬ＝０．３２＋０．６３３５／２＋０．５＋０．２＝１．３４Ｖ
となる。つまり、入力ダイナミックレンジは１．３４Ｖ〜１．９Ｖと０．５６Ｖとなる。この値は、図１の回路の入力ダイナミックレンジ１．２Ｖには及ばないものの、図２の従来の回路の入力ダイナミックレンジ０．２６Ｖと比較すると０．３Ｖ改善されており、信号波高０．５Ｖの入力信号に対しても正常動作が可能となることがわかる。また、本構成における利得は、図１の回路の利得式においてカレントミラー比を１(Ｋ＝１)とした場合に等しいので、２Ｒｏ／Ｒｉとなる。このように、利得が抵抗比のみで決まるため、高精度の利得を低歪で実現することができる。また、電流パスが少なく、素子数も少なくて済むため、消費電力の削減および回路面積の縮小化を図ることができる。
なお、本実施形態において、トランジスタＴＲ１，ＴＲ７のペア、トランジスタＴＲ３，ＴＲ９のペア、およびトランジスタＴＲ５，ＴＲ１１のペアのそれぞれについて、少なくとも１つのペアのトランジスタのバックゲートとソースとが接続されていてもよい。
また、本実施形態に対して、第１の実施形態の変形例３〜６の構成を適用してもよい。例えば、本実施形態の変形例として、図１１の低雑音増幅器１に、容量素子Ｃ３，Ｃ４と、抵抗素子Ｒ６，Ｒ７とを追加して、図１２に示すような構成としてもよい。
また、別の変形例として、トランジスタＴＲ９のゲートに、可変電圧源８から可変バイアス電位を供給するようにして、図１３に示すような構成としてもよい。
また、さらに別の変形例として、トランジスタＴＲ９と並列接続され、ゲートに可変電圧源８から可変バイアス電位が供給される、第１１のトランジスタとしてのＰｃｈトランジスタＴＲ２０を追加して、図１４に示すような構成としてもよい。
また、さらに別の変形例として、１つのトランジスタＴＲ９を、複数のトランジスタＴＲ９＿１〜ＴＲ９＿ＸとスイッチＳＷ＿１〜ＳＷ＿Ｘとを含むトランスコンダクタンス可変回路３０に置き換えて、図１５に示すような構成としてもよい。
また、上記各実施形態において、バイアス電位Ｖｂｉａｓ１〜Ｖｂｉａｓ４を任意に設定してもよい。
本開示に係る低雑音増幅器によると、ノイズ特性および歪み特性に優れているだけではなく、消費電力をさらに削減することができるため、高い通信品質が求められる通信機器をはじめとする、各種電子機器等に有用である。
１ 低雑音増幅器
３０，３１ トランスコンダクタンス可変回路
Ｃ１〜Ｃ４ 容量素子
ＮＯＮ，ＮＯＰ ノード（出力端子）
Ｒ１〜Ｒ５ 抵抗素子
ＳＷ＿１〜ＳＷ＿Ｘ スイッチ
ＴＲ１〜ＴＲ２０ トランジスタ
ＶＩＮ，ＶＩＰ 電圧（入力信号）
ＶＯＮ，ＶＯＰ 電圧（出力信号）
ＶＤＤ 電源電位（第１の電位）
ＶＳＳ グランド電位（第２の電位）

Claims (32)

  1. 第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する低雑音増幅器であって、
    ゲートに前記第１の入力信号を受ける第１のトランジスタと、
    ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１のトランジスタのドレインに電気的に接続される第３のトランジスタと、
    ゲートがバイアスされ、ソースが第２の電位に、ドレインが前記第３のトランジスタのドレインに、それぞれ電気的に接続される第４のトランジスタと、
    ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、
    ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第２の出力信号を出力する第２の出力端子に、それぞれ電気的に接続される第６のトランジスタと、
    一端が前記第１の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、
    ゲートに前記第２の入力信号を受ける第７のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第７のトランジスタのドレインに、それぞれ電気的に接続される第８のトランジスタと、
    ゲートがバイアスされ、ソースが前記第７のトランジスタのドレインに電気的に接続される第９のトランジスタと、
    ゲートがバイアスされ、ソースが前記第２の電位に、ドレインが前記第９のトランジスタのドレインに、それぞれ電気的に接続される第１０のトランジスタと、
    ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第７のトランジスタのソースに、それぞれ電気的に接続される第１１のトランジスタと、
    ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第１の出力信号を出力する第１の出力端子に、それぞれ電気的に接続される第１２のトランジスタと、
    一端が前記第１の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、
    前記第１のトランジスタのソースと前記第７のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えている
    ことを特徴とする低雑音増幅器。
  2. 請求項１の低雑音増幅器において、
    前記第１および第７のトランジスタのペア、ならびに前記第３および第９のトランジスタのペアのうち、少なくとも一方のペアのトランジスタのバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  3. 請求項１の低雑音増幅器において、
    ゲートが前記第１のトランジスタのゲートに、ソースが前記第６のトランジスタのドレインに、ドレインが前記第２の出力端子に、それぞれ電気的に接続される第１３のトランジスタと、
    ゲートが前記第７のトランジスタのゲートに、ソースが前記第１２のトランジスタのドレインに、ドレインが前記第１の出力端子に、それぞれ電気的に接続される第１４のトランジスタとを備えている
    ことを特徴とする低雑音増幅器。
  4. 請求項３の低雑音増幅器において、
    前記第１、第７、第１３および第１４のトランジスタのそれぞれ、ならびに前記第３および第９のトランジスタのそれぞれについて、少なくとも一方のバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  5. 請求項１乃至４のいずれか１つの低雑音増幅器において、
    ゲートがバイアスされ、前記第１のトランジスタのソースと前記第５のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１５のトランジスタと、
    前記第１５のトランジスタに対応して設けられ、ゲートがバイアスされ、前記第２の出力端子と前記第６のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１６のトランジスタと、
    ゲートがバイアスされ、前記第７のトランジスタのソースと前記第１１のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１７のトランジスタと、
    前記第１７のトランジスタに対応して設けられ、ゲートがバイアスされ、前記第１の出力端子と前記第１２のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１８のトランジスタとを備えている
    ことを特徴とする低雑音増幅器。
  6. 請求項１の低雑音増幅器において、
    一端が前記第１の電位に電気的に接続された第４の抵抗素子を備え、
    前記第４の抵抗素子の他端と、前記第１の抵抗素子の一端と、前記第２の抵抗素子の一端とが電気的に接続されている
    ことを特徴とする低雑音増幅器。
  7. 請求項１の低雑音増幅器において、
    前記第３のトランジスタのゲートは、第１の容量素子を介して前記第９のトランジスタのドレインに電気的に接続されており、
    前記第９のトランジスタのゲートは、第２の容量素子を介して前記第３のトランジスタのドレインに電気的に接続されている
    ことを特徴とする低雑音増幅器。
  8. 請求項１の低雑音増幅器において、
    前記第３および第９のトランジスタのそれぞれのゲートに供給されるバイアス電位のうち、少なくとも一方は可変である
    ことを特徴とする低雑音増幅器。
  9. 請求項１の低雑音増幅器において、
    ゲートに可変バイアス電位が供給され、前記第３のトランジスタに電気的に並列接続される第１９のトランジスタ、および、ゲートに可変バイアス電位が供給され、前記第９のトランジスタに電気的に並列接続される第２０のトランジスタの少なくとも一方を備えている
    ことを特徴とする低雑音増幅器。
  10. 請求項１の低雑音増幅器において、
    電気的に並列接続される複数の前記第３のトランジスタと、前記複数の第３のトランジスタのそれぞれに対応して設けられ、当該対応する第３のトランジスタのゲートにバイアス電位を供給するか否かを切り替える複数のスイッチとを有する第１のトランスコンダクタンス可変回路、および、電気的に並列接続される複数の前記第９のトランジスタと、前記複数の第９のトランジスタのそれぞれに対応して設けられ、当該対応する第９のトランジスタのゲートにバイアス電位を供給するか否かを切り替える複数のスイッチとを有する第２のトランスコンダクタンス可変回路の少なくとも一方を備えている
    ことを特徴とする低雑音増幅器。
  11. 請求項１乃至１０のいずれか１つの低雑音増幅器において、
    前記第３の抵抗素子は可変抵抗素子である
    ことを特徴とする低雑音増幅器。
  12. 第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する低雑音増幅器であって、
    ゲートに前記第１の入力信号を受ける第１のトランジスタと、
    ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、
    ゲートが前記第１のトランジスタのドレインに、ドレインが前記第１の電位に、それぞれ電気的に接続される第３のトランジスタと、
    ゲートがバイアスされ、ソースが第２の電位に、ドレインが前記第３のトランジスタのソースに、それぞれ電気的に接続される第４のトランジスタと、
    ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、
    ゲートが前記第４のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第２の出力信号を出力する第２の出力端子に、それぞれ電気的に接続される第６のトランジスタと、
    一端が前記第１の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、
    ゲートに前記第２の入力信号を受ける第７のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第７のトランジスタのドレインに、それぞれ電気的に接続される第８のトランジスタと、
    ゲートが前記第７のトランジスタのドレインに、ドレインが前記第１の電位に、それぞれ電気的に接続される第９のトランジスタと、
    ゲートがバイアスされ、ソースが前記第２の電位に、ドレインが前記第９のトランジスタのソースに、それぞれ電気的に接続される第１０のトランジスタと、
    ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが前記第７のトランジスタのソースに、それぞれ電気的に接続される第１１のトランジスタと、
    ゲートが前記第１０のトランジスタのドレインに、ソースが前記第２の電位に、ドレインが、前記第１の出力信号を出力する第１の出力端子に、それぞれ電気的に接続される第１２のトランジスタと、
    一端が前記第１の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、
    前記第１のトランジスタのソースと前記第７のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えている
    ことを特徴とする低雑音増幅器。
  13. 請求項１２の低雑音増幅器において、
    前記第１および第７のトランジスタのペア、ならびに前記第３および第９のトランジスタのペアのうち、少なくとも一方のペアのトランジスタのバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  14. 請求項１２の低雑音増幅器において、
    ゲートが前記第１のトランジスタのゲートに、ソースが前記第６のトランジスタのドレインに、ドレインが前記第２の出力端子に、それぞれ電気的に接続される第１３のトランジスタと、
    ゲートが前記第７のトランジスタのゲートに、ソースが前記第１２のトランジスタのドレインに、ドレインが前記第１の出力端子に、それぞれ電気的に接続される第１４のトランジスタとを備えている
    ことを特徴とする低雑音増幅器。
  15. 請求項１４の低雑音増幅器において、
    前記第１、第７、第１３および第１４のトランジスタのそれぞれ、ならびに前記第３および第９のトランジスタのそれぞれについて、少なくとも一方のバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  16. 請求項１２乃至１５のいずれか１つの低雑音増幅器において、
    ゲートがバイアスされ、前記第１のトランジスタのソースと前記第５のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１５のトランジスタと、
    前記第１５のトランジスタに対応して設けられ、ゲートがバイアスされ、前記第２の出力端子と前記第６のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１６のトランジスタと、
    ゲートがバイアスされ、前記第７のトランジスタのソースと前記第１１のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１７のトランジスタと、
    前記第１７のトランジスタに対応して設けられ、ゲートがバイアスされ、前記第１の出力端子と前記第１２のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１８のトランジスタとを備えている
    ことを特徴とする低雑音増幅器。
  17. 請求項１２の低雑音増幅器において、
    一端が前記第１の電位に電気的に接続された第４の抵抗素子を備え、
    前記第４の抵抗素子の他端と、前記第１の抵抗素子の一端と、前記第２の抵抗素子の一端とが電気的に接続されている
    ことを特徴とする低雑音増幅器。
  18. 請求項１２乃至１７のいずれか１つの低雑音増幅器において、
    前記第３の抵抗素子は可変抵抗素子である
    ことを特徴とする低雑音増幅器。
  19. 第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する低雑音増幅器であって、
    ゲートに前記第１の入力信号を受ける第１のトランジスタと、
    ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、
    ゲートが前記第１のトランジスタのドレインに、ソースが第２の電位に、それぞれ電気的に接続される第３のトランジスタと、
    ゲートが前記第１のトランジスタのドレインに、ソースが前記第２の電位に、それぞれ電気的に接続される第４のトランジスタと、
    ゲートがバイアスされ、ソースが前記第３のトランジスタのドレインに、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、
    ゲートがバイアスされ、ソースが前記第４のトランジスタのドレインに、ドレインが、前記第２の出力信号を出力する第２の出力端子に、それぞれ電気的に接続される第６のトランジスタと、
    一端が前記第１の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、
    ゲートに前記第２の入力信号を受ける第７のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第７のトランジスタのドレインに、それぞれ電気的に接続される第８のトランジスタと、
    ゲートが前記第７のトランジスタのドレインに、ソースが前記第２の電位に、それぞれ電気的に接続される第９のトランジスタと、
    ゲートが前記第７のトランジスタのドレインに、ソースが前記第２の電位に、それぞれ電気的に接続される第１０のトランジスタと、
    ゲートがバイアスされ、ソースが前記第９のトランジスタのドレインに、ドレインが前記第７のトランジスタのソースに、それぞれ電気的に接続される第１１のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１０のトランジスタのドレインに、ドレインが、前記第１の出力信号を出力する第１の出力端子に、それぞれ電気的に接続される第１２のトランジスタと、
    一端が前記第１の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、
    前記第１のトランジスタのソースと前記第７のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えている
    ことを特徴とする低雑音増幅器。
  20. 請求項１９の低雑音増幅器において、
    前記第１のトランジスタのバックゲートとソースとは電気的に接続されており、
    前記第７のトランジスタのバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  21. 請求項１９の低雑音増幅器において、
    ゲートが前記第１のトランジスタのゲートに、ソースが前記第６のトランジスタのドレインに、ドレインが前記第２の出力端子に、それぞれ電気的に接続される第１３のトランジスタと、
    ゲートが前記第７のトランジスタのゲートに、ソースが前記第１２のトランジスタのドレインに、ドレインが前記第１の出力端子に、それぞれ電気的に接続される第１４のトランジスタとを備えている
    ことを特徴とする低雑音増幅器。
  22. 請求項２１の低雑音増幅器において、
    前記第１、第７、第１３および第１４のトランジスタのそれぞれ、ならびに前記第３および第９のトランジスタのそれぞれについて、少なくとも一方のバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  23. 請求項１９乃至２２のいずれか１つの低雑音増幅器において、
    ゲートがバイアスされ、前記第１のトランジスタのソースと前記第５のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１５のトランジスタと、
    前記第１５のトランジスタに対応して設けられ、ゲートがバイアスされ、前記第２の出力端子と前記第６のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１６のトランジスタと、
    ゲートがバイアスされ、前記第７のトランジスタのソースと前記第１１のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１７のトランジスタと、
    前記第１７のトランジスタに対応して設けられ、ゲートがバイアスされ、前記第１の出力端子と前記第１２のトランジスタのドレインとの間に電気的に接続される、少なくとも１つの第１８のトランジスタとを備えている
    ことを特徴とする低雑音増幅器。
  24. 請求項１９の低雑音増幅器において、
    一端が前記第１の電位に電気的に接続された第４の抵抗素子を備え、
    前記第４の抵抗素子の他端と、前記第１の抵抗素子の一端と、前記第２の抵抗素子の一端とが電気的に接続されている
    ことを特徴とする低雑音増幅器。
  25. 請求項１９乃至２４のいずれか１つの低雑音増幅器において、
    前記第３の抵抗素子は可変抵抗素子である
    ことを特徴とする低雑音増幅器。
  26. 第１および第２の入力信号を入力とし、第１および第２の出力信号を出力する低雑音増幅器であって、
    ゲートに前記第１の入力信号を受ける第１のトランジスタと、
    ゲートがバイアスされ、ソースが第１の電位に、ドレインが前記第１のトランジスタのドレインに、それぞれ電気的に接続される第２のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１のトランジスタのドレインに電気的に接続される第３のトランジスタと、
    ゲートがバイアスされ、ソースが第２の電位に、ドレインが前記第３のトランジスタのドレインに、それぞれ電気的に接続される第４のトランジスタと、
    ゲートが前記第４のトランジスタのドレインに、ソースが、前記第２の出力信号を出力する第２の出力端子に、ドレインが前記第１のトランジスタのソースに、それぞれ電気的に接続される第５のトランジスタと、
    一端が前記第２の電位に、他端が前記第２の出力端子に、それぞれ電気的に接続される第１の抵抗素子と、
    ゲートに前記第２の入力信号を受ける第６のトランジスタと、
    ゲートがバイアスされ、ソースが前記第１の電位に、ドレインが前記第６のトランジスタのドレインに、それぞれ電気的に接続される第７のトランジスタと、
    ゲートがバイアスされ、ソースが前記第６のトランジスタのドレインに電気的に接続される第８のトランジスタと、
    ゲートがバイアスされ、ソースが前記第２の電位に、ドレインが前記第８のトランジスタのドレインに、それぞれ電気的に接続される第９のトランジスタと、
    ゲートが前記第９のトランジスタのドレインに、ソースが、前記第１の出力信号を出力する第１の出力端子に、ドレインが前記第６のトランジスタのソースに、それぞれ電気的に接続される第１０のトランジスタと、
    一端が前記第２の電位に、他端が前記第１の出力端子に、それぞれ電気的に接続される第２の抵抗素子と、
    前記第１のトランジスタのソースと前記第６のトランジスタのソースとに電気的に接続される第３の抵抗素子とを備えている
    ことを特徴とする低雑音増幅器。
  27. 請求項２６の低雑音増幅器において、
    前記第１および第６のトランジスタのペア、前記第３および第８のトランジスタのペア、ならびに前記第５および第１０のトランジスタのペアのうち、少なくとも１つのペアのトランジスタのバックゲートとソースとは電気的に接続されている
    ことを特徴とする低雑音増幅器。
  28. 請求項２６の低雑音増幅器において、
    前記第３のトランジスタのゲートは、第１の容量素子を介して前記第８のトランジスタのドレインに電気的に接続されており、
    前記第８のトランジスタのゲートは、第２の容量素子を介して前記第３のトランジスタのドレインに電気的に接続されている
    ことを特徴とする低雑音増幅器。
  29. 請求項２６の低雑音増幅器において、
    前記第３および第８のトランジスタのそれぞれのゲートに供給されるバイアス電位のうち、少なくとも一方は可変である
    ことを特徴とする低雑音増幅器。
  30. 請求項２６の低雑音増幅器において、
    ゲートに可変バイアス電位が供給され、前記第３のトランジスタに電気的に並列接続される第１１のトランジスタ、および、ゲートに可変バイアス電位が供給され、前記第８のトランジスタに電気的に並列接続される第１２のトランジスタの少なくとも一方を備えている
    ことを特徴とする低雑音増幅器。
  31. 請求項２６の低雑音増幅器において、
    電気的に並列接続される複数の前記第３のトランジスタと、前記複数の第３のトランジスタのそれぞれに対応して設けられ、当該対応する第３のトランジスタのゲートにバイアス電位を供給するか否かを切り替える複数のスイッチとを有する第１のトランスコンダクタンス可変回路、および、電気的に並列接続される複数の前記第８のトランジスタと、前記複数の第８のトランジスタのそれぞれに対応して設けられ、当該対応する第８のトランジスタのゲートにバイアス電位を供給するか否かを切り替える複数のスイッチとを有する第２のトランスコンダクタンス可変回路の少なくとも一方を備えている
    ことを特徴とする低雑音増幅器。
  32. 請求項２６乃至３１のいずれか１つの低雑音増幅器において、
    前記第３の抵抗素子は可変抵抗素子である
    ことを特徴とする低雑音増幅器。
JP2016509921A 2014-03-28 2015-01-13 低雑音増幅器 Active JP6436163B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014069853 2014-03-28
JP2014069853 2014-03-28
PCT/JP2015/000097 WO2015145919A1 (ja) 2014-03-28 2015-01-13 低雑音増幅器

Publications (2)

Publication Number Publication Date
JPWO2015145919A1 true JPWO2015145919A1 (ja) 2017-04-13
JP6436163B2 JP6436163B2 (ja) 2018-12-12

Family

ID=54194483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016509921A Active JP6436163B2 (ja) 2014-03-28 2015-01-13 低雑音増幅器

Country Status (4)

Country Link
US (1) US9847758B2 (ja)
JP (1) JP6436163B2 (ja)
CN (1) CN106134074B (ja)
WO (1) WO2015145919A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734958B2 (en) * 2016-08-09 2020-08-04 Mediatek Inc. Low-voltage high-speed receiver
US11552607B2 (en) 2021-01-05 2023-01-10 Newracom, Inc. Linear class-AB voltage to current converter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118340A (en) * 1999-07-26 2000-09-12 Burr-Brown Corporation Low noise differential input, differential output amplifier and method
US20070018725A1 (en) * 2005-07-07 2007-01-25 Hiroyasu Morikawa Variable transconductance circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088179B2 (en) * 2003-09-15 2006-08-08 Analog Devices, Inc. Single-ended input, differential output low noise amplifier
DE102006015983B4 (de) * 2006-04-05 2011-04-07 Xignal Technologies Ag Verstärkerschaltung und integrierte Schaltungsanordnung
US7592870B2 (en) * 2007-08-13 2009-09-22 Newport Media, Inc. Low noise, low power, high linearity differential amplifier with a capacitive input impedance
JP5141423B2 (ja) * 2008-07-28 2013-02-13 横河電機株式会社 差動増幅器
US7728667B2 (en) 2007-08-31 2010-06-01 Yokogawa Electric Corporation Differential amplifier
JP5672975B2 (ja) * 2010-11-01 2015-02-18 富士通セミコンダクター株式会社 可変利得増幅器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118340A (en) * 1999-07-26 2000-09-12 Burr-Brown Corporation Low noise differential input, differential output amplifier and method
US20070018725A1 (en) * 2005-07-07 2007-01-25 Hiroyasu Morikawa Variable transconductance circuit
JP2007043654A (ja) * 2005-07-07 2007-02-15 Matsushita Electric Ind Co Ltd 可変トランスコンダクタンス回路

Also Published As

Publication number Publication date
WO2015145919A1 (ja) 2015-10-01
JP6436163B2 (ja) 2018-12-12
US9847758B2 (en) 2017-12-19
CN106134074A (zh) 2016-11-16
US20170019074A1 (en) 2017-01-19
CN106134074B (zh) 2019-03-22

Similar Documents

Publication Publication Date Title
US9634685B2 (en) Telescopic amplifier with improved common mode settling
JP4991785B2 (ja) 半導体集積回路装置
KR101727752B1 (ko) 트랜스미션 게이트 및 반도체 장치
JP2008219527A (ja) アナログスイッチ
US20170179949A1 (en) Sampling circuit and sampling method
US20150130538A1 (en) Differential amplifier circuit
US9692378B2 (en) Programmable gain amplifier with analog gain trim using interpolation
US20120212259A1 (en) Comparator of a difference of input voltages with at least a threshold
TWI487262B (zh) 電壓／電流轉換電路
US10944417B1 (en) Radio frequency DAC with improved linearity using shadow capacitor switching
CN102622024A (zh) 位准转换电路
JP6436163B2 (ja) 低雑音増幅器
KR20040010345A (ko) 반도체 집적 회로 장치
US7777655B2 (en) Wideband switched current source
US9356588B2 (en) Linearity of phase interpolators using capacitive elements
US9485084B2 (en) Linearity of phase interpolators by combining current coding and size coding
CN114337557A (zh) 一种差分信号放大电路
JP6399938B2 (ja) 差動出力バッファ
EP2995004B1 (en) Differential sampling circuit with harmonic cancellation
CN101262207A (zh) 轨至轨型放大电路及半导体装置
CN110460338B (zh) 一种采样保持电路
CN101227191B (zh) 电流型数模转换器及相关的电压提升器
CN210431390U (zh) 缓冲型模数转换器以及集成电路
CN210405229U (zh) 前置放大器、前置差分放大器以及集成电路
CN112825003B (zh) 放大装置以及电压电流转换装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181029

R150 Certificate of patent or registration of utility model

Ref document number: 6436163

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150