JPWO2015133219A1 - 半導体集積回路装置及びこれを備えたセンシングモジュール - Google Patents

Abstract

【課題】電源端子，グランド端子及び信号端子に配線の誤接続等によって不正な電圧が印加されても、これらの端子から内部に流れる電流を抑制して回路を保護できるとともに、そのような異常状態にあることを外部の機器に通知することができる半導体集積回路装置を提供する。【解決手段】電源電圧ＶＤＤ，グランド電位ＶＳＳ及び信号電圧ＶＳＩＧの中で最も高い電圧が電圧選択回路５１により選択され、選択電圧ＶＢＵＬＫとして回路に含まれるＰ型ＭＯＳトランジスタのバルクに印加される。また、電源電圧ＶＤＤが所定の正常範囲から外れている場合や、信号電圧ＶＳＩＧがグランド電位ＶＳＳより高く電源電圧ＶＤＤより低い正常範囲から外れている場合に、信号回路１０の出力インピーダンスが高インピーダンス状態となる。【選択図】図２

Description

本発明は、電源端子とグランド端子と信号端子を備えた半導体集積回路装置に係り、特に、これらの端子において配線の誤接続が起きた場合でも過電流等から回路を保護する機能を備えた半導体集積回路装置に関するものである。

物理量を検出するセンサには種々の形態のものがあり、例えば可変抵抗器のような受動デバイスで構成されたものや、センシング素子とＩＣチップを組み合わせたセンサモジュールとして構成されたものなどがある。通常、センサは電源線とグランド線と信号線の３線によって外部機器に接続され、外部機器からの電源供給を受けてセンサ計測値の取得やセンシングに関わる制御を行っている。

図１０は、一般的なセンサと機器との接続方法を示す図である。センサ１０１と機器１０２との接続には、コネクタ付きのケーブルハーネス１０３が用いられることが多い。センサ１０１と機器１０２との接続が不完全な場合や、センサ１０１において異常が発生した場合にその異常状態を機器１０２に通知する方法として、例えば図１１に示すように、信号線の電圧がある範囲を逸脱したならば異常状態と判定する方法がある。図１１において、「有効レンジ」は正常状態の電圧範囲を示し、「エラーレンジ」は異常状態の電圧範囲を示す。この方法は、異常状態を通知するための特別な信号線が不要であり、デジタル的な信号であっても、アナログ的な信号であっても非常に有効である。

このエラーレンジによる異常状態の通知方法では、図１０に示すように、機器１０２側においてプルアップ抵抗１０４により信号線を電源電圧に接続するか、又はプルダウン抵抗により信号線をグランドに接続することが多い。その理由は、図１２に示すように、ケーブルの断線が生じていると信号線の電圧が電源電圧若しくはグランド電位と等しくなってエラーレンジに入るため、機器１０２において異常状態を検出できるからである。

図１０、図１１の例では、センサ１０１が受動素子である可変抵抗器の場合を示しているが、最近では、可変抵抗器の摺動部分の物理的磨耗による機能不全を防止するために、可変抵抗器の機能（位置を電圧に変換する機能）を非接触で実現する別の手段によって電子回路（ＩＣ等）とともに構成したセンサモジュールが多くなっている。

図１０に示すように機器１０２とセンサ１０１がケーブルで接続される場合、上述したケーブルの断線（図１２）だけでなく、図１３のように、センサ１０１の３つの端子（電源端子、グランド端子、信号端子）に誤った配線が接続される可能性もある。このような誤接続が起きた場合、センサ１０１のモジュールに含まれるＩＣに不正な電圧が印加されてしまい、ＩＣの内部回路に過電流が流れてしまうことがある。

また、状況によっては、電源線，グランド線及び信号線の３つが任意の組み合わせでショートしたり、断線したりする場合がある。更には、センサ１０１のコネクタが誤って電圧レベルの異なるコネクタに接続されてしまうこともある。

従って、誤接続等によって端子間の電圧の相対的な高低の関係が異常な状態になっても（例えば電源端子がグランド端子より低電位になっても）、センサモジュールのＩＣには過電流が流れないことが望ましい。また、そのような異常状態の場合には、接続相手の機器に異常状態を通知できることが望ましい。

本発明はかかる事情に鑑みてなされたものであり、その目的は、電源端子，グランド端子及び信号端子に配線の誤接続等によって不正な電圧が印加されても、これらの端子から内部に流れる電流を抑制して回路を保護できるとともに、そのような異常状態にあることを外部の機器に通知することができる半導体集積回路装置、及びこれを備えたセンサモジュールを提供することにある。

本発明の第１の観点に係る半導体集積回路装置は、グランド電位に接続されるグランド端子と、電源電圧を入力する電源端子と、信号端子と、前記信号端子において信号を出力又は入力し、前記信号端子における出力インピーダンス又は入力インピーダンスを制御信号に応じて高インピーダンス状態に設定する信号回路と、前記グランド端子の電圧を基準とする前記電源端子の電圧が正常範囲内にあるか否かを判定する第１判定回路と、前記グランド端子の電圧を基準とする前記信号端子の電圧が、前記電源端子の電圧より低くかつ前記グランド端子の電圧より高い正常範囲内にあるか否かを判定する第２判定回路と、前記第１判定回路において前記電源端子の電圧が正常範囲内にないと判定された場合、又は、前記第２判定回路において前記信号端子の電圧が正常範囲内にないと判定された場合に、前記信号端子における出力インピーダンス又は入力インピーダンスを高インピーダンス状態に設定する前記制御信号を出力する制御信号出力回路と、前記グランド端子の電圧、前記電源端子の電圧、及び、前記信号端子の電圧の中で最も高い電圧を選択する第１電圧選択回路とを有する。前記第１電圧選択回路は、全体の回路に含まれる少なくとも一部のＰ型ＭＯＳトランジスタのバルクに前記選択した電圧を印加する。

上記の構成によれば、前記電源端子の電圧、前記グランド端子の電圧、及び、前記信号端子の電圧の中で最も高い電圧が前記第１電圧選択回路により選択され、その選択された電圧が全体の回路に含まれるＰ型ＭＯＳトランジスタのバルクに印加される。これにより、配線の誤接続などによってこれらの端子における相対的な電圧の高低関係が異常な状態になった場合でも、Ｐ型ＭＯＳトランジスタのバルクに形成される寄生ダイオードには電流が流れない。
また、上記の構成によれば、前記第１判定回路の判定結果において前記電源端子の電圧が正常範囲内にないと判定された場合や、前記第２判定回路の判定結果において前記信号端子の電圧が正常範囲にないと判定された場合に、前記信号端子における前記信号回路の出力インピーダンス又は入力インピーダンスが高インピーダンス状態になる。そのため、誤配線や断線や短絡などの異常状態が起きた場合に、異常状態の発生が当該高インピーダンス状態として外部の機器に通知される。

好適に、前記第１電圧選択回路は、前記信号回路、前記第１判定回路、前記第２判定回路、及び、前記制御信号出力回路に前記選択した電圧を電源電圧として供給してよい。
これにより、誤配線や断線や短絡などの異常状態が起きた場合でも、前記信号回路、前記第１判定回路、前記第２判定回路、及び、前記制御信号出力回路には前記グランド端子の電圧より高い電源電圧が供給されるため、これらの回路の動作により、外部の機器に対する異常状態の通知が可能となる場合が生じる。

本発明の第２の観点に係る半導体集積回路装置は、グランド電位に接続されるグランド端子と、電源電圧を入力する電源端子と、信号端子と、前記信号端子において信号を出力又は入力し、前記信号端子における出力インピーダンス又は入力インピーダンスを制御信号に応じて高インピーダンス状態に設定する信号回路と、前記グランド端子の電圧を基準とする前記電源端子の電圧が正常範囲内にあるか否かを判定する第１判定回路と、前記グランド端子の電圧を基準とする前記信号端子の電圧が、前記電源端子の電圧より低くかつ前記グランド端子の電圧より高い正常範囲内にあるか否かを判定する第２判定回路と、前記第１判定回路において前記電源端子の電圧が正常範囲内にないと判定された場合、又は、前記第２判定回路において前記信号端子の電圧が正常範囲内にないと判定された場合に、前記信号端子における出力インピーダンス又は入力インピーダンスを高インピーダンス状態に設定する前記制御信号を出力する制御信号出力回路と、前記グランド端子の電圧、前記電源端子の電圧、及び、前記信号端子の電圧の中で最も高い電圧を選択する第１電圧選択回路と、前記グランド端子の電圧及び前記電源端子の電圧のうち高い電圧を選択する第２電圧選択回路と、前記電源端子において入力される電源電圧を内部電源電圧に変換して内部回路に供給するレギュレータ回路とを有する。前記第１電圧選択回路は、前記信号回路、前記第２判定回路、及び、前記制御信号出力回路に含まれるＰ型ＭＯＳトランジスタのバルクに前記選択した電圧を印加する。前記第２電圧選択回路は、前記第１判定回路及び前記レギュレータ回路に含まれるＰ型ＭＯＳトランジスタのバルクに前記選択した電圧を印加する。

上記の構成によれば、前記電源端子の電圧、前記グランド端子の電圧、及び、前記信号端子の電圧の中で最も高い電圧が前記第１電圧選択回路により選択され、その選択された電圧が前記信号回路、前記第２判定回路、及び、前記制御信号出力回路に含まれるＰ型ＭＯＳトランジスタのバルクに印加される。また、前記グランド端子の電圧及び前記電源端子の電圧のうち高い電圧が前記第２電圧選択回路により選択され、その選択された電圧が前記第１判定回路及び前記レギュレータ回路に含まれるＰ型ＭＯＳトランジスタのバルクに印加される。これにより、配線の誤接続などによってこれらの端子における相対的な電圧の高低関係が異常な状態になった場合でも、Ｐ型ＭＯＳトランジスタのバルクに形成される寄生ダイオードには電流が流れない。
また、上記の構成によれば、前記第１判定回路の判定結果において前記電源端子の電圧が正常範囲内にないと判定された場合や、前記第２判定回路の判定結果において前記信号端子の電圧が正常範囲にないと判定された場合に、前記信号端子における前記信号回路の出力インピーダンス又は入力インピーダンスが高インピーダンス状態になる。そのため、誤配線や断線や短絡などの異常状態が起きた場合に、異常状態の発生が当該高インピーダンス状態として外部の機器に通知される。

好適に、前記第１電圧選択回路は、前記信号回路、前記第２判定回路及び前記制御信号出力回路に前記選択した電圧を電源電圧として供給してよく、前記第２電圧選択回路は、前記第１判定回路に前記選択した電圧を電源電圧として供給してよい。
これにより、誤配線や断線や短絡などの異常状態が起きた場合でも、前記信号回路、前記第１判定回路、前記第２判定回路、及び、前記制御信号出力回路には前記グランド端子の電圧より高い電源電圧が供給されるため、これらの回路の動作により、外部の機器に対する異常状態の通知が可能となる場合が生じる。

好適に、前記内部回路は、前記第１判定回路、前記第２判定回路、及び、前記制御信号出力回路の少なくとも１つにおいて出力される判定結果を示す信号を記録する回路を含んでよい。
これにより、異常状態に関するより詳しい情報が取得される。

好適に、前記第１判定回路は、前記グランド端子と前記電源端子との間で直列に接続された複数の抵抗を含む分圧回路と、前記グランド端子の電圧に対して一定の基準電圧を発生する基準電圧発生回路と、前記分圧回路において異なる分圧比によって分圧された複数の検出電圧と前記基準電圧とをそれぞれ比較する比較回路と、前記比較回路の比較結果に基づいて、前記グランド端子の電圧に対する前記電源端子の電圧が正常範囲内にあるか否かの判定結果を示す第１判定信号を出力する判定信号出力回路とを含んでよい。

好適に、上記半導体集積回路装置は、通常動作時に前記電源端子と共通の電源電圧が入力され、非通常動作時に前記グランド電位が入力されるか若しくはオープン状態とされる制御端子を有してよい。この場合、前記分圧回路に含まれる前記複数の抵抗が、前記グランド端子と前記電源端子との間で直列に接続される代わりに、前記グランド端子と前記制御端子との間で直列に接続されてよい。
これにより、前記非通常動作時には前記第１判定回路において前記電源端子の電圧が正常範囲内にないと判定され、前記信号端子における前記信号回路の出力インピーダンス又は入力インピーダンスが高インピーダンス状態となる。

好適に、前記基準電圧発生回路は、前記基準電圧の発生の有無を示す状態信号を出力し、前記比較回路は、前記基準電圧が発生していないことを示す前記状態信号が前記基準電圧発生回路から出力されている場合、前記電源端子の電圧が正常範囲内にあることを示す前記第１判定信号の出力を抑止する。
これにより、正常でない前記基準電圧に基づいて誤った前記第１判定信号が出力される可能性のある場合において、前記電源端子の電圧が正常範囲内にあることを示す前記第１判定信号が出力されなくなる。

好適に、前記比較回路は、前記複数の検出電圧における第１検出電圧が前記基準電圧より低い状態から高い状態へ変化すると、前記電源端子の電圧が前記正常範囲の上限より高いことを示す信号を出力し、前記複数の検出電圧において前記第１検出電圧より高い第２検出電圧が前記基準電圧より高い状態から低い状態へ変化すると、前記電源端子の電圧が前記正常範囲の上限より低いことを示す信号を出力する第１ヒステリシスコンパレータと、前記複数の検出電圧において前記第２検出電圧より高い第３検出電圧が前記基準電圧より低い状態から高い状態へ変化すると、前記電源端子の電圧が前記正常範囲の下限より高いことを示す信号を出力し、前記複数の検出電圧において前記第３検出電圧より高い第４検出電圧が前記基準電圧より高い状態から低い状態へ変化すると、前記電源端子の電圧が前記正常範囲の下限より低いことを示す信号を出力する第２ヒステリシスコンパレータとを含んでよい。前記判定信号出力回路は、前記第１ヒステリシスコンパレータにおいて前記電源端子の電圧が前記正常範囲の上限より高いことを示す信号が出力されるか、又は、前記第２ヒステリシスコンパレータにおいて前記電源端子の電圧が前記正常範囲の下限より低いことを示す信号が出力される場合、前記電源端子の電圧が正常範囲内にないことを示す前記第１判定信号を出力してよい。

本発明の第３の観点に係るセンサモジュールは、センサ部と、前記センサ部のセンシング結果に応じた信号を前記信号端子から出力する上記半導体集積回路装置とを有する。

本発明によれば、電源端子，グランド端子及び信号端子に配線の誤接続等によって不正な電圧が印加されても、これらの端子から内部に流れる電流を抑制して回路を保護できるとともに、そのような異常状態にあることを外部の機器に通知することができる。

本発明の実施形態に係るセンサモジュールの構成の一例を示す図である。 第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 ヒステリシスコンパレータの構成の一例を示す図である。 信号電圧が正常範囲内にあるか否かを判定する回路の一例を示す図である。 電圧選択回路の構成の一例を示す図である。 Ｐ型ＭＯＳトランジスタの寄生ダイオードを説明するための図である。図６ＡはＰ型ＭＯＳトランジスタの構造を示し、図６ＢはＰ型ＭＯＳトランジスタを含んだ回路の例を示す。 第１の実施形態に係る半導体集積回路装置の一変形例を示す図である。 第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 レベルシフト回路の一例を示す図である。 一般的なセンサと機器との接続方法を示す図である。 エラーレンジを用いた異常状態の通知方法を説明するための図である。 ケーブルが切断している場合を示す図である。 センサと機器との接続が誤っている場合を示す図である。

＜第１の実施形態＞
以下、本発明の実施形態について図面を参照しながら説明する。
図１は、本発明の実施形態に係るセンサモジュール１の構成の一例を示す図である。図１に示すセンサモジュール１は、位置や速度などの物理量を電気信号として検出するセンサ部６と、そのセンサ部６のセンシング結果に応じた信号（センシング信号）を出力する半導体集積回路装置５を有する。センサ部６は、半導体集積回路装置５と独立した部品でもよいし、半導体集積回路装置５と同一の半導体チップ上に形成されてもよい。

センサモジュール１の半導体集積回路装置５は、３つの端子（電源端子Ｔ１，グランド端子Ｔ２，信号端子Ｔ３）を備えており、それぞれの端子が外部の機器２の対応する端子（Ｔ２１〜Ｔ２３）に接続される。図１の例において、センサモジュール１と機器２は、コネクタ付きのケーブルハーネス３を介して接続される。半導体集積回路装置５は、このケーブルハーネス３内部の誤配線や断線、短絡などによって３つの端子（電源端子Ｔ１，グランド端子Ｔ２，信号端子Ｔ３）に不正な電圧が印加された場合でも、内部の回路に過電流が流れることを防止する。

また、半導体集積回路装置５は、誤配線や断線、短絡などによって３つの端子（電源端子Ｔ１，グランド端子Ｔ２，信号端子Ｔ３）に不正な電圧が印加された場合、信号端子Ｔ３における出力インピーダンスを高インピーダンス状態に設定する。図２の例において、機器２の信号端子Ｔ２３はプルアップ抵抗４を介して電源端子Ｔ２１に接続されているため、半導体集積回路装置５の信号端子Ｔ３が高インピーダンス状態になると、信号端子Ｔ２３の電圧が電源電圧ＶＤＤまで上昇する。機器２は、信号端子Ｔ２３の電圧が電源電圧ＶＤＤに近いエラーレンジに含まれる場合、センサモジュール１の半導体集積回路装置５に不正な電圧が印加された異常状態であると判定する。

なお、図１におけるプルアップ抵抗４は、信号端子Ｔ２３とグランド端子Ｔ１２との間に接続されるプルダウン抵抗に置き換えてもよい。この場合、半導体集積回路装置５の信号端子Ｔ３が高インピーダンス状態になると、機器２の信号端子Ｔ２３の電圧はグランド電位ＶＳＳまで低下する。この場合、機器２において異常状態を判定するエラーレンジはグランド電位ＶＳＳ付近に設定される。

図２は、第１の実施形態に係る半導体集積回路装置５の構成の一例を示す図である。
図２に示す半導体集積回路装置５は、電源端子Ｔ１と、グランド端子Ｔ２と、信号端子Ｔ３と、信号回路１０と、判定回路２０，３０と、制御信号出力回路４０と、電圧選択回路５１とを有する。
電源端子Ｔ１は、本発明における電源端子の一例である。
グランド端子Ｔ２は、本発明におけるグランド端子の一例である。
信号端子Ｔ３は、本発明における信号端子の一例である。
信号回路１０は、本発明における信号回路の一例である。
判定回路２０は、本発明における第１判定回路の一例である。
判定回路３０は、本発明における第２判定回路の一例である。
制御信号出力回路４０は、本発明における制御信号出力回路の一例である。
電圧選択回路５１は、本発明における第１電圧選択回路の一例である。

信号回路１０は、センサ部６のセンシング結果に応じたセンシング信号を信号端子Ｔ３において出力する回路であり、例えば図示しない回路から入力される微弱なセンシング信号を増幅して出力するアンプ回路である。信号回路１０は、制御信号出力回路４０から出力される制御信号Ｓ４０に応じて、信号端子Ｔ３における出力インピーダンスを高インピーダンス状態に設定する。具体的には、信号回路１０は、制御信号Ｓ４０が「１」の場合はセンシング信号を増幅するアンプ回路として動作し、制御信号Ｓ４０が「０」の場合は出力インピーダンスを高インピーダンス状態に設定する。

また、信号回路１０は、信号端子Ｔ３が電源端子Ｔ１やグランド端子Ｔ２に短絡された場合でも出力に過電流が流れないようにする出力短絡保護回路を備える。

判定回路２０は、グランド端子Ｔ２の電圧（グランド電位ＶＳＳ）を基準とする電源端子Ｔ１の電圧（電源電圧ＶＤＤ）が正常範囲内にあるか否かを判定する。例えば、判定回路２０は、電源電圧ＶＤＤが下限のしきい電圧より低い場合や、上限のしきい電圧より高い場合に異常状態と判定し、電源電圧ＶＤＤが下限値より高く上限値より低い場合は正常状態と判定する。

なお、異常状態から正常状態へ判定が変化するしきい電圧と、正常状態から異常状態へ判定が変化するしきい電圧は同じでもよいし、異なっていてもよい。この２つのしきい電圧が異なるようにすることで、電源電圧ＶＤＤがしきい電圧付近にある場合に、電源電圧ＶＤＤの微小な変動によって判定結果が頻繁に変化することを防止できる。

例えば、判定回路２０は、上限の判定に２つのしきい電圧Ｖｔｈ１，Ｖｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を用いるとともに、下限の判定に２つのしきい電圧Ｖｔｈ３，Ｖｔｈ４（Ｖｔｈ３＞Ｖｔｈ４）を用いる。判定回路２０は、正常状態と判定しているときに電源電圧ＶＤＤが上限のしきい電圧Ｖｔｈ１より高くなったら異常状態に変わったと判定し、異常状態と判定しているときに電源電圧ＶＤＤが上限のしきい電圧Ｖｔｈ２より低くなったら正常状態に変わったと判定する。また、判定回路２０は、正常状態と判定しているときに電源電圧ＶＤＤが下限のしきい電圧Ｖｔｈ４より低くなったら異常状態に変わったと判定し、異常状態と判定しているときに電源電圧ＶＤＤが下限のしきい電圧Ｖｔｈ３より高くなったら正常状態に変わったと判定する。

図２の例において、判定回路２０は、分圧回路２１と、基準電圧発生回路２２と、比較回路２３と、判定信号出力回路２４とを有する。
分圧回路２１は、本発明における分圧回路の一例である。
基準電圧発生回路２２は、本発明における基準電圧発生回路の一例である。
比較回路２３は、本発明における比較回路の一例である。
判定信号出力回路２４は、本発明における判定信号出力回路の一例である。

分圧回路２１は、異なる分圧比によって分圧された複数の検出電圧（Ｖｓ１〜Ｖｓ４）を出力する回路であり、電源端子Ｔ１とグランド端子Ｔ２との間に直列に接続された複数の抵抗（Ｒ１〜Ｒ５）を有する。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は、この順番で直列に接続される。抵抗Ｒ１〜Ｒ５の直列回路における抵抗Ｒ１側の一端がグランド端子Ｔ２に接続され、抵抗Ｒ５側の他端が電源端子Ｔ１に接続される。検出電圧Ｖｓ１は抵抗Ｒ１とＲ２の接続ノードにおいて発生し、検出電圧Ｖｓ２は抵抗Ｒ２とＲ３の接続ノードにおいて発生し、検出電圧Ｖｓ３は抵抗Ｒ３とＲ４の接続ノードにおいて発生し、検出電圧Ｖｓ４は抵抗Ｒ４とＲ５の接続ノードにおいて発生する。グランド電位ＶＳＳを基準とした場合の電圧の高低関係は「Ｖｓ１＜Ｖｓ２＜Ｖｓ３＜Ｖｓ４」となる。

基準電圧発生回路２２は、グランド電位ＶＳＳに対して一定の基準電圧Ｖｒｅｆを発生する。また、基準電圧発生回路２２は、基準電圧Ｖｒｅｆの発生の有無を示す状態信号Ｒ＿ＲＤＹを出力する。これにより、電源電圧ＶＤＤの異常などによって正しい基準電圧Ｖｒｅｆを発生できない場合には、その状態が比較回路２３へ通知される。

比較回路２３は、分圧回路２１において異なる分圧比によって分圧された複数の検出電圧（Ｖｓ１〜Ｖｓ４）と基準電圧Ｖｒｅｆとをそれぞれ比較し、その比較結果として、電源電圧ＶＤＤが上限を超えるか否かを示す信号Ｓｈ１と、電源電圧ＶＤＤが下限を下回るか否かを示す信号Ｓｈ２をそれぞれ出力する。

ただし、比較回路２３は、基準電圧発生回路２２において正常な基準電圧Ｖｒｅｆが発生していないことを示す状態信号Ｒ＿ＲＤＹが出力されている場合には、電源電圧ＶＤＤが正常範囲内にあることを示す信号Ｓｈ１，Ｓｈ２の出力を抑止する。この場合、例えば、比較回路２３は、電源電圧ＶＤＤが上限を超えることを示す信号Ｓｈ１、及び、電源電圧ＶＤＤが下限を下回る信号Ｓｈ２の少なくとも一方を出力する。これにより、正常でない基準電圧Ｖｒｅｆに基づいて誤った信号Ｓｈ１，Ｓｈ２が出力される可能性のある場合において、電源電圧ＶＤＤが正常範囲内にあることを示す信号Ｓｈ１，Ｓｈ２が出力されることを防止できる。

図２の例において、比較回路２３は、ヒステリシスコンパレータ２３１と２３２を有する。
ヒステリシスコンパレータ２３１は、本発明における第１ヒステリシスコンパレータの一例である。
ヒステリシスコンパレータ２３２は、本発明における第２ヒステリシスコンパレータの一例である。

ヒステリシスコンパレータ２３１は、検出電圧Ｖｓ１が基準電圧Ｖｒｅｆより低い状態から高い状態へ変化すると、電源電圧ＶＤＤが正常範囲の上限より高いことを示す信号Ｓｈ１を出力し（例えばＳｈ１＝「０」）、検出電圧Ｖｓ２が基準電圧Ｖｒｅｆより高い状態から低い状態へ変化すると、電源電圧ＶＤＤが正常範囲の上限より低いことを示す信号Ｓｈ１を出力する（例えばＳｈ１＝「１」）。

検出電圧Ｖｓ１，Ｖｓ２は、上限のしきい電圧Ｖｔｈ１，Ｖｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を用いて、それぞれ次式のように表わされる。

［数１］
Ｖｓ１＝Ｖｒｅｆ×（ＶＤＤ／Ｖｔｈ１） … （１）
Ｖｓ２＝Ｖｒｅｆ×（ＶＤＤ／Ｖｔｈ２） … （２）

式（１）より、検出電圧Ｖｓ１が基準電圧Ｖｒｅｆより低い状態から高い状態へ変化することは、電源電圧ＶＤＤが上限のしきい電圧Ｖｔｈ１より高くなること（正常範囲の上限より高い異常状態になること）を示す。この場合、ヒステリシスコンパレータ２３１は、信号Ｓｈ１として「０」を出力する。
また、式（２）より、検出電圧Ｖｓ２が基準電圧Ｖｒｅｆより高い状態から低い状態へ変化することは、電源電圧ＶＤＤが上限のしきい電圧Ｖｔｈ２より低くなること（正常範囲の上限より低い状態になること）を示す。この場合、ヒステリシスコンパレータ２３１は、信号Ｓｈ１として「１」を出力する。

ヒステリシスコンパレータ２３２は、検出電圧Ｖｓ３が基準電圧Ｖｒｅｆより低い状態から高い状態へ変化すると、電源電圧ＶＤＤが正常範囲の下限より高いことを示す信号Ｓｈ２を出力し（例えばＳｈ２＝「１」）、検出電圧Ｖｓ４が基準電圧Ｖｒｅｆより高い状態から低い状態へ変化すると、電源電圧ＶＤＤが正常範囲の下限より低いことを示す信号Ｓｈ２を出力する（例えばＳｈ２＝「０」）。

検出電圧Ｖｓ３，Ｖｓ４は、下限のしきい電圧Ｖｔｈ３，Ｖｔｈ４（Ｖｔｈ３＞Ｖｔｈ４）を用いて、それぞれ次式のように表わされる。

［数１］
Ｖｓ３＝Ｖｒｅｆ×（ＶＤＤ／Ｖｔｈ３） … （３）
Ｖｓ４＝Ｖｒｅｆ×（ＶＤＤ／Ｖｔｈ４） … （４）

式（３）より、検出電圧Ｖｓ３が基準電圧Ｖｒｅｆより低い状態から高い状態へ変化することは、電源電圧ＶＤＤが下限のしきい電圧Ｖｔｈ３より高くなること（正常範囲の下限より高い状態になること）を示す。この場合、ヒステリシスコンパレータ２３２は、信号Ｓｈ２として「１」を出力する。
また、式（４）より、検出電圧Ｖｓ４が基準電圧Ｖｒｅｆより高い状態から低い状態へ変化することは、電源電圧ＶＤＤが下限のしきい電圧Ｖｔｈ４より低くなること（正常範囲の下限より低い異常状態になること）を示す。この場合、ヒステリシスコンパレータ２３２は、信号Ｓｈ２として「０」を出力する。

図３は、ヒステリシスコンパレータ２３１，２３２の構成の一例を示す図である。図３の例において、ヒステリシスコンパレータ２３１は、コンパレータＣＰ１，ＣＰ２とフリップフロップＦＦ１を含む。ヒステリシスコンパレータ２３２は、コンパレータＣＰ３，ＣＰ４とフリップフロップＦＦ２を含む。

コンパレータＣＰ１の出力信号Ｓｃｐ１は、検出電圧Ｖｓ１が基準電圧Ｖｒｅｆより高い場合に「１」、低い場合に「０」となる。コンパレータＣＰ２の出力信号Ｓｃｐ２は、検出電圧Ｖｓ２が基準電圧Ｖｒｅｆより高い場合に「０」、低い場合に「１」となる。フリップフロップＦＦ１の出力信号Ｓｈ１は、信号Ｓｃｐ１＝「１」かつ信号Ｓｃｐ２＝「０」の場合に「０」となり、信号Ｓｃｐ１＝「０」かつ信号Ｓｃｐ２＝「０」の場合に前の状態と同じ値となり、信号Ｓｃｐ１＝「０」かつ信号Ｓｃｐ２＝「１」の場合に「１」となる。
検出電圧Ｖｓ１が基準電圧Ｖｒｅｆより高くなると（Ｖｓ２＞Ｖｓ１＞Ｖｒｅｆ）、信号Ｓｃｐ１＝「１」かつ信号Ｓｃｐ２＝「０」となるため、ヒステリシスコンパレータ２３１は信号Ｓｈ１として「０」を出力する。検出電圧Ｖｓ１が基準電圧Ｖｒｅｆより低く、かつ、検出電圧Ｖｓ２が基準電圧Ｖｒｅｆより高くなると（Ｖｓ２＞Ｖｒｅｆ＞Ｖｓ１）、信号Ｓｃｐ１＝「０」かつ信号Ｓｃｐ２＝「０」となるため、ヒステリシスコンパレータ２３１の値は変化しない。検出電圧Ｖｓ２が基準電圧Ｖｒｅｆより低くなると（Ｖｒｅｆ＞Ｖｓ２＞Ｖｓ１）、信号Ｓｃｐ１＝「０」かつ信号Ｓｃｐ２＝「１」となるため、ヒステリシスコンパレータ２３１は信号Ｓｈ１として「１」を出力する。

コンパレータＣＰ３の出力信号Ｓｃｐ３は、検出電圧Ｖｓ３が基準電圧Ｖｒｅｆより高い場合に「１」、低い場合に「０」となる。コンパレータＣＰ４の出力信号Ｓｃｐ４は、検出電圧Ｖｓ４が基準電圧Ｖｒｅｆより高い場合に「０」、低い場合に「１」となる。フリップフロップＦＦ２の出力信号Ｓｈ２は、信号Ｓｃｐ３＝「１」かつ信号Ｓｃｐ４＝「０」の場合に「１」となり、信号Ｓｃｐ３＝「０」かつ信号Ｓｃｐ４＝「０」の場合に前の状態と同じ値となり、信号Ｓｃｐ３＝「０」かつ信号Ｓｃｐ４＝「１」の場合に「０」となる。
検出電圧Ｖｓ３が基準電圧Ｖｒｅｆより高くなると（Ｖｓ４＞Ｖｓ３＞Ｖｒｅｆ）、信号Ｓｃｐ３＝「１」かつ信号Ｓｃｐ４＝「０」となるため、ヒステリシスコンパレータ２３２は信号Ｓｈ２として「１」を出力する。検出電圧Ｖｓ３が基準電圧Ｖｒｅｆより低く、かつ、検出電圧Ｖｓ４が基準電圧Ｖｒｅｆより高くなると（Ｖｓ４＞Ｖｒｅｆ＞Ｖｓ３）、信号Ｓｃｐ３＝「０」かつ信号Ｓｃｐ４＝「０」となるため、ヒステリシスコンパレータ２３２の値は変化しない。検出電圧Ｖｓ４が基準電圧Ｖｒｅｆより低くなると（Ｖｒｅｆ＞Ｖｓ４＞Ｖｓ３）、信号Ｓｃｐ３＝「０」かつ信号Ｓｃｐ４＝「１」となるため、ヒステリシスコンパレータ２３２は信号Ｓｈ２として「０」を出力する。

図２に戻る。
判定信号出力回路２４は、比較回路２３の比較結果に基づいて、電源電圧ＶＤＤが正常範囲内にあるか否かの判定結果を示す判定信号Ｓｃ１を出力する。すなわち、判定信号出力回路２４は、ヒステリシスコンパレータ２３１において電源電圧ＶＤＤが正常範囲の上限より高いことを示す信号Ｓｈ１（＝「０」）が出力されるか、又は、ヒステリシスコンパレータ２３２において電源電圧ＶＤＤが正常範囲の下限より低いことを示す信号Ｓｈ２（＝「０」）が出力される場合、電源電圧ＶＤＤが正常範囲内にないことを示す判定信号Ｓｃ１（＝「０」）を出力する。電源電圧ＶＤＤが正常範囲内にある場合（Ｓｈ１＝「１」かつＳｈ２＝「１」の場合）、判定信号出力回路２４は判定信号Ｓｃ１として「１」を出力する。図２の例において、判定信号出力回路２４は、信号Ｓｈ１と信号Ｓｈ２との論理積を演算するＡＮＤ回路によって構成される。

判定回路３０は、信号端子Ｔ３の電圧（信号電圧ＶＳＩＧ）が電源電圧ＶＤＤより低くグランド電位ＶＳＳより高い正常範囲内にあるか否かを判定する。

図４は、判定回路３０の構成の一例を示す図である。図４の例において、判定回路３０は、コンパレータＣＰ５，ＣＰ６とＡＮＤ回路３０３を含む。コンパレータＣＰ５は、信号電圧ＶＳＩＧが電源電圧ＶＤＤより低い場合に「１」、高い場合に「０」を出力する。コンパレータＣＰ６は、信号電圧ＶＳＩＧがグランド電位ＶＳＳより高い場合に「１」、低い場合に「０」を出力する。ＡＮＤ回路３０３は、コンパレータＣＰ５，ＣＰ６の出力が共に「１」の場合に判定信号Ｓｃ２として「１」を出力し、それ以外の場合に「０」を出力する。図４に示す構成によれば、信号電圧ＶＳＩＧが電源電圧ＶＤＤより低くグランド電位ＶＳＳより高い正常範囲内にある場合、ＡＮＤ回路３０３から判定信号Ｓｃ２として「１」が出力される。信号電圧ＶＳＩＧが正常範囲内にない場合（ＶＳＩＧ＞ＶＤＤの場合やＶＳＳ＞ＶＳＩＧの場合）、ＡＮＤ回路３０３から判定信号Ｓｃ２として「０」が出力される。

再び図２に戻る。
制御信号出力回路４０は、判定回路２０において電源電圧ＶＤＤが正常範囲内にないと判定された場合、又は、判定回路３０において信号電圧ＶＳＩＧが正常範囲内にないと判定された場合に、信号端子Ｔ３における出力インピーダンスが高インピーダンス状態となるように信号回路１０を制御する制御信号Ｓ４０を出力する。図２の例において、制御信号出力回路４０は、判定回路２０の判定信号Ｓｃ１と判定回路３０の判定信号Ｓｃ２との論理積を演算するＡＮＤ回路によって構成される。

電圧選択回路５１は、グランド電位ＶＳＳ、電源電圧ＶＤＤ及び信号電圧ＶＳＩＧの中で最も高い電圧を選択し、選択電圧ＶＢＵＬＫとして出力する。電圧選択回路５１は、例えば図５において示すように、３つのダイオード（Ｄ１，Ｄ２，Ｄ３）を用いて構成される。ダイオードＤ１のアノードには電源電圧ＶＤＤが入力され、ダイオードＤ２のアノードには信号電圧ＶＳＩＧが入力され、ダイオードＤ３のアノードにはグランド電位ＶＳＳが入力される。ダイオードＤ１，Ｄ２，Ｄ３のカソードが共通に接続され、この共通接続されたノードにおいて選択電圧ＶＢＵＬＫが出力される。

なお、図２に示す半導体集積回路装置５の全体の回路に含まれるＰ型ＭＯＳトランジスタのバルクには、電圧選択回路５１から出力される選択電圧ＶＢＵＬＫが印加される。すなわち、Ｐ型ＭＯＳトランジスタのバルクには、３つの端子（Ｔ１〜Ｔ３）において半導体集積回路装置５に入力される最も高い電圧が印加される。

また、図２に示す半導体集積回路装置５では、逆接続等によって電源電圧ＶＤＤがグランド電位ＶＳＳより低い状態となっても外部の機器２へ異常状態を通知できるようにするため、信号回路１０，判定回路２０，判定回路３０，制御信号出力回路４０を含む少なくとも一部の回路には、電源電圧ＶＤＤの代わりとして、電圧選択回路５１の選択電圧ＶＢＵＬＫが供給される。これにより、逆接続等の異常状態においても、これらの回路にはグランド電位ＶＳＳより高い選択電圧ＶＢＵＬＫが電源電圧として供給されるため、通常状態と同様な動作が可能になる。

ここで、上述した構成を有する半導体集積回路装置５の動作を説明する。
まず、配線の誤接続などによって不正な電圧が端子Ｔ１〜Ｔ３に印加された場合（端子Ｔ１〜Ｔ３の相対的な電圧の高低関係が異常な場合）の保護動作について述べる。

図６は、Ｐ型ＭＯＳトランジスタの寄生ダイオードを説明するための図である。図６ＡはＰ型ＭＯＳトランジスタＱｐの構造を示し、図６ＢはＰ型ＭＯＳトランジスタＱｐを含んだ回路の例を示す。Ｐ型基板の表面には、Ｎ型拡散領域（Ｎウェル）が形成される。そのＮウェルの表面には、Ｐ型ＭＯＳトランジスタＱｐのソース（Ｓ）及びドレイン（Ｄ）となる２つのＰ型拡散領域（ｐ＋）と、Ｎウェルをバルク電極（Ｂ）に接続するためのＮ型拡散領域（ｎ＋）が形成される。図６の例では、Ｐ型ＭＯＳトランジスタＱｐのソース（Ｓ）は電源線（ＶＤＤ）に接続され、そのドレイン（Ｄ）はＮ型ＭＯＳトランジスタ等の素子９１を介してグランド（ＶＳＳ）に接続される。

図６において示すように、Ｐ型ＭＯＳトランジスタＱｐにおけるソース（Ｓ）及びドレイン（Ｄ）とバルク（Ｎウェル）との間には、それぞれ寄生ダイオードＤｐ１，Ｄｐ２が形成される。この寄生ダイオードＤｐ１，Ｄｐ２は、ソース（Ｓ）やドレイン（Ｄ）がバルク（Ｎウェル）より高い電圧になると導通する。
また、Ｐ型ＭＯＳトランジスタＱｐのバルク（Ｎウェル）とＰ型基板との間にも寄生ダイオードＤｐ３が形成される。この寄生ダイオードＤｐ３は、Ｐ型基板がＰ型ＭＯＳトランジスタＱｐのバルク（Ｎウェル）より高い電圧になると導通する。

一般に、Ｐ型ＭＯＳトランジスタＱｐのバルク（Ｎウェル）の電圧Ｖｂｋは電源電圧ＶＤＤと等しくなっているが、その場合、図６において点線で示すように電源電圧ＶＤＤがグランド電位ＶＳＳより低くなると、素子９１と寄生ダイオードＤｐ２を介して電流が流れる可能性がある。これに対し、図２に示す半導体集積回路装置５では、バルク（Ｎウェル）の電圧Ｖｂｋが選択電圧ＶＢＵＬＫと等しくなっているため、寄生ダイオードＤｐ１，Ｄｐ２，Ｄｐ３のカソード側が最高電圧となり、これらの寄生ダイオードには電流が流れない。

なお、図２に示す半導体集積回路装置５では、ロジック信号のハイレベル電圧が選択電圧ＶＢＵＬＫに基づいた電圧となるように、内部のロジック回路が構成されていてもよい。例えば、半導体集積回路装置５に含まれるロジック回路には、ハイレベルの電圧として、電源電圧ＶＤＤの代わりに選択電圧ＶＢＵＬＫが供給されてもよい。これにより、電源電圧ＶＤＤがグランド電位ＶＳＳより低くなる異常な状態となっても、選択電圧ＶＢＵＬＫがグランド電位ＶＳＳより低くなることはないため、ハイレベルの電圧を出力するＰ型ＭＯＳトランジスタＱｐには、異常状態において正常時と逆方向の電流が流れることはない。

また、この場合、判定回路２０及び３０において異常状態と判定されたら（判定信号Ｓｃ１及びＳｃ２が共に「０」となったら）、ハイレベルのロジック信号を出力するように内部のロジック回路が構成されていてもよい。これにより、ロジック回路中のＰ型ＭＯＳトランジスタＱｐのゲート電圧Ｖｇには、異常状態において最高電圧（選択電圧ＶＢＵＬＫ）が印加されることになり、Ｐ型ＭＯＳトランジスタＱｐのチャンネルがオフ状態となるため、Ｐ型ＭＯＳトランジスタＱｐのチャンネルに電流が流れることはない。

次に、異常状態の通知動作について説明する。

［電源電圧ＶＤＤが正常範囲内にない場合］
電源電圧ＶＤＤが正常範囲内にない場合は、判定回路２０の判定信号Ｓｃ１が「０」となり、制御信号出力回路４０の制御信号Ｓ４０が「０」となるため、信号回路１０の出力インピーダンスが高インピーダンス状態になる。そうすると、信号端子Ｔ３に接続された信号線に電流が流れず、機器２の信号端子Ｔ２３の電圧がプルアップ抵抗４によって電源電圧まで上昇し、エラーレンジに入るため、機器２に異常状態が通知される。

［信号電圧ＶＳＩＧが電源電圧ＶＤＤより高いか、グランド電位ＶＳＳより低い場合］
信号電圧ＶＳＩＧが電源電圧ＶＤＤより高い場合やグランド電位ＶＳＳより低い場合は、判定回路３０の判定信号Ｓｃ２が「０」となり、制御信号Ｓ４０が「０」となるため、信号回路１０の出力インピーダンスが高インピーダンス状態になる。これにより、上述と同様に機器２の信号端子Ｔ２３の電圧がエラーレンジに入るため、機器２に異常状態が通知される。

［信号線が電源線と短絡している場合］
信号線が電源線と短絡している場合、機器２の信号端子Ｔ２３の電圧が電源電圧ＶＤＤと等しくなり、エラーレンジに入るため、機器２に異常状態が通知される。

［信号線がグランド線と短絡している場合］
信号線がグランド線と短絡している場合、機器２の信号端子Ｔ２３の電圧がグランド電位ＶＳＳと等しくなり、エラーレンジに入るため、機器２に異常状態が通知される。

［電源線が断線している場合］
電源端子Ｔ１は分圧回路２１の抵抗（Ｒ１〜Ｒ５）を介してグランド端子Ｔ２に接続されているため、電源線が断線している場合、電源端子Ｔ１の電圧（電源電圧ＶＤＤ）はグランド端子Ｔ２の電圧（グランド電位ＶＳＳ）と等しくなる。他方、信号端子Ｔ３は機器２においてプルアップ抵抗４を介して機器２側の電源線に接続されるため、信号端子Ｔ３の電圧（信号電圧ＶＳＩＧ）はグランド電位ＶＳＳより高い電圧となる。従って、信号電圧ＶＳＩＧが電源電圧ＶＤＤより高くなるため、判定回路３０は異常状態を示す判定信号Ｓｃ２として「０」を出力する。
また、電源電圧ＶＤＤがグランド電位ＶＳＳと等しくなることから、電源電圧ＶＤＤが正常範囲の下限より低くなるため、判定回路３０も異常状態を示す判定信号Ｓｃ１として「０」を出力する。

判定信号Ｓｃ１，Ｓｃ２が「０」のため、制御信号Ｓ４０も「０」となり、信号回路１０の出力インピーダンスは高インピーダンス状態になる。これにより、信号端子Ｔ３に接続された信号線にはほとんど電流が流れず、機器２の信号端子Ｔ２３の電圧がプルアップ抵抗４によって電源電圧まで上昇し、エラーレンジに入るため、機器２に異常状態が通知される。

なお、機器２の信号端子Ｔ２３がプルアップ抵抗４で電源線に接続されておらず、プルダウン抵抗でグランド線に接続されている場合には、電源線の断線によって半導体集積回路装置５への電源供給が断たれる。この場合、半導体集積回路装置５の回路全体に電流が流れず、信号回路１０からプルダウン抵抗へ電流を流すこともできないため、機器２の信号端子Ｔ２３の電圧がグランドレベルと等しくなる。従って、機器２の信号端子Ｔ２３の電圧がエラーレンジに入るため、機器２に異常状態が通知される。

［グランド線が断線している場合］
信号端子Ｔ３は機器２においてプルアップ抵抗４を介して機器２側の電源線に接続されるため、グランド線が断線していると、半導体集積回路装置５への電源供給が断たれる。この場合、半導体集積回路装置５の回路全体に電流が流れず、機器２の電源線からプルアップ抵抗４を介して信号回路１０に電流を流すこともできないため、機器２の信号端子Ｔ２３の電圧が電源電圧と等しくなる。従って、機器２の信号端子Ｔ２３の電圧がエラーレンジに入るため、機器２に異常状態が通知される。

なお、機器２の信号端子Ｔ２３がプルアップ抵抗４で電源線に接続されておらず、プルダウン抵抗でグランド線に接続されている場合には、信号回路１０からプルダウン抵抗を介して機器２側のグランド線に電流が流れるため、信号端子Ｔ３の電圧（信号電圧ＶＳＩＧ）は電源端子Ｔ１の電圧（電源電圧ＶＤＤ）より低い電圧となる。他方、グランド端子Ｔ２は分圧回路２１の抵抗（Ｒ１〜Ｒ５）を介して電源端子Ｔ１に接続されているため、グランド線が断線している場合、グランド端子Ｔ２の電圧（グランド電位ＶＳＳ）は電源端子Ｔ１の電圧（電源電圧ＶＤＤ）と等しくなる。従って、信号電圧ＶＳＩＧがグランド電位ＶＳＳより低くなるため、判定回路３０は異常状態を示す判定信号Ｓｃ２として「０」を出力する。
また、電源電圧ＶＤＤがグランド電位ＶＳＳと等しくなることから、電源電圧ＶＤＤが正常範囲の下限より低くなるため、判定回路３０も異常状態を示す判定信号Ｓｃ１として「０」を出力する。

判定信号Ｓｃ１，Ｓｃ２が「０」のため、制御信号Ｓ４０も「０」となり、信号回路１０の出力インピーダンスは高インピーダンス状態になる。これにより、信号端子Ｔ３に接続された信号線にはほとんど電流が流れず、機器２の信号端子Ｔ２３の電圧がプルダウン抵抗によってグランドレベルまで低下し、エラーレンジに入るため、機器２に異常状態が通知される。

以上説明したように、本実施形態によれば、電源端子Ｔ１の電圧（ＶＤＤ），グランド端子Ｔ２の電圧（ＶＳＳ）及び信号端子Ｔ３の電圧（ＶＳＩＧ）の中で最も高い電圧が選択電圧ＶＢＵＬＫとして電圧選択回路５１により選択され、その選択電圧ＶＢＵＬＫが全体の回路中に含まれるＰ型ＭＯＳトランジスタのバルクに印加される。これにより、配線の誤接続などによってこれらの端子における相対的な電圧の高低関係が異常な状態になった場合でも、Ｐ型ＭＯＳトランジスタのバルクに形成される寄生ダイオードには電流が流れないため、これらの端子から半導体集積回路装置５の内部に流れ込む電流を抑制して、内部の回路を保護することができる。

また、本実施形態によれば、電源電圧ＶＤＤが所定の正常範囲から外れている場合や、信号電圧ＶＳＩＧがグランド電位ＶＳＳより高く電源電圧ＶＤＤより低い正常範囲から外れている場合に、信号回路１０の出力インピーダンスが高インピーダンス状態となる。そのため、誤配線や断線や短絡などの異常状態が起きた場合に、異常状態の発生を外部の機器２に通知することができる。

第１の実施形態に係る半導体集積回路装置５の変形例について、図７を参照して説明する。

図２示す半導体集積回路装置５では、分圧回路２１の一端が電源端子Ｔ１に接続されているが、図７に示す半導体集積回路装置５では、この分圧回路２１の一端が電源端子Ｔ１の代わりに制御端子Ｔ４に接続される。分圧回路２１に含まれる複数の抵抗（Ｒ１〜Ｒ５）は、制御端子Ｔ４とグランド端子Ｔ２との間において直列に接続される。

制御端子Ｔ４に電源電圧ＶＤＤを供給すると、図７に示す半導体集積回路装置５の動作は図２に示す半導体集積回路装置５と同じになる。通常の使用状態において、制御端子Ｔ４には電源電圧ＶＤＤが供給される。

他方、制御端子Ｔ４にグランド電位ＶＳＳを供給するか、又は制御端子Ｔ４を開放状態にすると、分圧回路２１の検出電圧Ｖｓ１〜Ｖｓ４は全てゼロ（グランド電位ＶＳＳ）になる。そのため、判定回路２０において異常状態と判定され、制御信号Ｓ４０が「０」となり、信号回路１０の出力インピーダンスが高インピーダンス状態となる。また、図７に示す半導体集積回路装置５では、制御信号Ｓ４０が「０」になった場合（判定回路２０又は３０において異常状態と判定された場合）、クロック発振等の動的な動作が停止されるようにロジック回路が構成されている。そのため、外部の機器から制御端子Ｔ４にグランド電位ＶＳＳを供給する（あるいは、制御端子Ｔ４を開放状態にする）ことによって、半導体集積回路装置５を消費電流の小さい待機状態にすることができる。また、半導体集積回路装置５の動的な動作が停止されることから、この待機状態において回路素子の評価方法の一つである静電流計測（ＩＤＤＱテスト）を行うことも可能である。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図８は、第２の実施形態に係る半導体集積回路装置５の構成の一例を示す図である。図８に示す半導体集積回路装置５は、図２に示す半導体集積回路装置５と同様な構成を有するとともに、電圧選択回路５２と、レギュレータ回路６０と、内部回路７０と、レベルシフト回路７１，８０とを有する。
電圧選択回路５２は、本発明における第２電圧選択回路の一例である。
レギュレータ回路６０は、本発明におけるレギュレータ回路の一例である。
内部回路７０は、本発明における内部回路の一例である。

電圧選択回路５２は、グランド電位ＶＳＳ及び電源電圧ＶＤＤのうち高い電圧を選択し、選択電圧ＶＢＵＬＫ２として出力する。電圧選択回路５２は、例えば図５に示す電圧選択回路５１と同様に、カソードが共通接続された２つのダイオードを用いて構成することが可能である。

レギュレータ回路６０は、電源端子Ｔ１において入力される電源電圧ＶＤＤを所定レベルの内部電源電圧ＶＤＤ２に変換して内部回路７０に供給する。レギュレータ回路６０は、電源電圧ＶＤＤがグランド電位ＶＳＳより低い場合に出力から入力へ逆方向に電流が流れることを防止する保護回路を備えてもよい。これにより、内部電源電圧ＶＤＤ２はグランド電位ＶＳＳより低い電圧にならないため、内部回路７０に負の電源電圧が加わることによる逆方向の異常な電源電流が流れることを防止できる。

内部回路７０は、内部電源電圧ＶＤＤ２に基づいて動作する回路であり、例えばＣＰＵ等のロジック回路を含む。また、内部回路７０は、レベルシフト回路７１を介して入力される判定信号Ｓｃ１，Ｓｃ２を記録する回路を含む。

レベルシフト回路８０は、判定回路２０から出力される判定信号Ｓｃ１のハイレベル電圧を変更して制御信号出力回路４０Ａに入力する回路である。

図８に示す半導体集積回路装置５において、判定回路２０とレギュレータ回路６０には、電圧選択回路５２の選択電圧ＶＢＵＬＫ２が電源電圧として供給されており、これらの回路に含まれるＰ型ＭＯＳトランジスタのバルクにも選択電圧ＶＢＵＬＫ２が印加される。一方、信号回路１０，判定回路３０及び制御信号出力回路４０Ａには、図２に示す半導体集積回路装置５と同様に、電源電圧とＰ型ＭＯＳトランジスタのバルク電圧として、電圧選択回路５１の選択電圧ＶＢＵＬＫが供給される。そのため、判定信号Ｓｃ１のハイレベル電圧は選択電圧ＶＢＵＬＫ２であり、制御信号出力回路４０Ａのハイレベル電圧は選択電圧ＶＢＵＬＫであって、両者の信号レベルは異なる。従って、判定信号Ｓｃ１の信号レベルを変換するレベルシフト回路８０が必要となる。

図９は、レベルシフト回路８０の一例を示す図である。図９に示すレベルシフト回路８０は、Ｎ型のＭＯＳトランジスタＱｎ１と抵抗Ｒ１０，Ｒ１１を有する。ＭＯＳトランジスタＱｎ１のソースとバルクにはグランド電位ＶＳＳが入力され、そのドレインには抵抗Ｒ１１を介して選択電圧ＶＢＵＬＫが入力され、そのゲートには判定信号Ｓｃ１が入力される。抵抗Ｒ１０は、ＭＯＳトランジスタＱｎ１のゲートとソースの間に接続される。ＭＯＳトランジスタＱのドレインにおいて、レベルシフトされた判定信号Ｓｃ１Ａが出力される。

図９に示すレベルシフト回路８０では、レベルシフト後の判定信号Ｓｃ１Ａがレベルシフト前の判定信号Ｓｃ１に対して論理反転する。すなわち、判定信号Ｓｃ１がハイレベル（ＶＢＵＬＫ２）の場合に判定信号Ｓｃ１Ａがローレベル（ＶＳＳ）となり、判定信号Ｓｃ１がローレベル（ＶＳＳ）の場合に判定信号Ｓｃ１Ａがハイレベル（ＶＢＵＬＫ）となる。そのため、図８における制御信号出力回路４０Ａは、判定信号Ｓｃ１Ａを論理反転した結果と判定信号Ｓｃ２との論理積を演算し、図２における制御信号出力回路４０と同じ論理レベルを有した制御信号Ｓ４０を出力する。

レベルシフト回路７１は、上述のように信号レベルが異なる判定信号Ｓｃ１，Ｓｃ２を内部電源電圧ＶＤＤ２の信号レベルに変換して内部回路７０に入力する。レベルシフト回路７１は、例えば図９に示すレベルシフト回路８０と同様にＮ型ＭＯＳトランジスタを用いて構成することができる。

上述した構成を有する半導体集積回路装置５によれば、レギュレータ回路６０を構成するＰ型ＭＯＳトランジスタのバルクには、電源電圧ＶＤＤ又はグランド電位ＶＳＳのいずれか高い電圧である選択電圧ＶＢＵＬＫ２が印加される。もし、レギュレータ回路６０のＰ型ＭＯＳトランジスタのバルクに電圧選択回路５１の選択電圧ＶＢＵＬＫが印加されると、信号電圧ＶＳＩＧが最高電圧の場合、Ｐ型ＭＯＳトランジスタのバルクは電源電圧ＶＤＤより高くなる。その場合、基板バイアス効果によってＰ型ＭＯＳトランジスタのしきい電圧が変化し、レギュレータ回路６０において出力される内部電源電圧ＶＤＤ２が低下してしまう可能性がある。内部電源電圧ＶＤＤ２が大きく低下すると、内部回路７０においてＣＰＵ等のロジック回路の動作がリセットされてしまうなどの不安定な現象が起こる。レギュレータ回路６０のＰ型ＭＯＳトランジスタのバルクに選択電圧ＶＢＵＬＫ２を印加することにより、Ｐ型ＭＯＳトランジスタの基板バイアス効果による内部回路７０の不安定な現象を生じ難くすることができる。

また、上述した構成を有する半導体集積回路装置５によれば、信号電圧ＶＳＩＧが電源電圧ＶＤＤより高くなる異常な状態においても内部回路７０を動作させ続け易くなるため、内部回路７０において判定信号Ｓｃ１，Ｓｃ２を記録することが可能になる。このような異常状態の記録をとることにより、センサモジュール１を含んだシステムの検証や信頼度を高めることができる。

なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。

例えば、レギュレータ回路６０の内部電源電圧ＶＤＤ２が規定の電圧に達しているか否かを判定する判定回路を設けて、規定の電圧に達していないことを示す判定信号が当該判定回路から出力される場合は、信号回路１０の出力インピーダンスが高インピーダンス状態となるように制御信号出力回路４０から制御信号Ｓ４０を出力してもよい。あるいは、内部回路７０に含まれるＣＰＵやロジック回路のリセット信号に基づいて動作開始前の状態か否か判定する判定回路を設けて、ＣＰＵやロジック回路が動作開始前の状態であることを示す判定信号が当該判定回路から出力される場合は、信号回路１０の出力インピーダンスが高インピーダンス状態となるように制御信号出力回路４０から制御信号Ｓ４０を出力してもよい。これにより、例えば電源起動時など、ＣＰＵやロジック回路が動作を開始するまでの間は信号回路１０の出力インピーダンスが高インピーダンス状態になり、信号端子Ｔ３から不要な信号が出力されなくなるため、システムの安定性を更に向上することができる。

また、上述した実施形態では、信号回路１０がセンシング信号を出力する回路である例を挙げているが、本発明はこれに限定されない。本発明の他の実施形態では、信号回路１０が信号端子Ｔ３において機器２からの信号を入力する回路を含んでいてもよい。この場合、信号回路１０は、制御信号出力回路４０の制御信号Ｓ４０に応じて入力インピーダンスを高インピーダンス状態とする。信号回路１０の入力インピーダンスが高インピーダンス状態になると、機器２の側に設けられたプルアップ抵抗又はプルダウン抵抗によって信号線の電圧が電源電圧ＶＤＤ付近又はグランド電位ＶＳＳ付近のエラーレンジに入るため、異常状態が機器２へ通知される。

１…センサモジュール、２…機器、３…ケーブルハーネス、４…プルアップ抵抗、５…半導体集積回路装置、６…センサ部、１０…信号回路、２０，３０…判定回路、２１…分圧回路、２２…基準電圧発生回路、２３…比較回路、２３１，２３２…ヒステリシスコンパレータ、２４…判定信号出力回路、４０，４０Ａ…制御信号出力回路、５１，５２…電圧選択回路、６０…レギュレータ回路、７０…内部回路、７１，８０…レベルシフト回路、Ｔ１…電源端子、Ｔ２…グランド端子、Ｔ３…信号端子、Ｔ４…制御端子、Ｒ１〜Ｒ５…抵抗。

Claims (10)

1. グランド電位に接続されるグランド端子と、
   電源電圧を入力する電源端子と、
   信号端子と、
   前記信号端子において信号を出力又は入力し、前記信号端子における出力インピーダンス又は入力インピーダンスを制御信号に応じて高インピーダンス状態に設定する信号回路と、
   前記グランド端子の電圧を基準とする前記電源端子の電圧が正常範囲内にあるか否かを判定する第１判定回路と、
   前記グランド端子の電圧を基準とする前記信号端子の電圧が、前記電源端子の電圧より低くかつ前記グランド端子の電圧より高い正常範囲内にあるか否かを判定する第２判定回路と、
   前記第１判定回路において前記電源端子の電圧が正常範囲内にないと判定された場合、又は、前記第２判定回路において前記信号端子の電圧が正常範囲内にないと判定された場合に、前記信号端子における出力インピーダンス又は入力インピーダンスを高インピーダンス状態に設定する前記制御信号を出力する制御信号出力回路と、
   前記グランド端子の電圧、前記電源端子の電圧、及び、前記信号端子の電圧の中で最も高い電圧を選択する第１電圧選択回路と
   を有し、
   前記第１電圧選択回路は、全体の回路に含まれる少なくとも一部のＰ型ＭＯＳトランジスタのバルクに前記選択した電圧を印加する、
   ことを特徴とする半導体集積回路装置。
2. 前記第１電圧選択回路は、前記信号回路、前記第１判定回路、前記第２判定回路、及び、前記制御信号出力回路に前記選択した電圧を電源電圧として供給する
   ことを特徴とする請求項１に記載の半導体集積回路装置。
3. グランド電位に接続されるグランド端子と、
   電源電圧を入力する電源端子と、
   信号端子と、
   前記信号端子において信号を出力又は入力し、前記信号端子における出力インピーダンス又は入力インピーダンスを制御信号に応じて高インピーダンス状態に設定する信号回路と、
   前記グランド端子の電圧を基準とする前記電源端子の電圧が正常範囲内にあるか否かを判定する第１判定回路と、
   前記グランド端子の電圧を基準とする前記信号端子の電圧が、前記電源端子の電圧より低くかつ前記グランド端子の電圧より高い正常範囲内にあるか否かを判定する第２判定回路と、
   前記第１判定回路において前記電源端子の電圧が正常範囲内にないと判定された場合、又は、前記第２判定回路において前記信号端子の電圧が正常範囲内にないと判定された場合に、前記信号端子における出力インピーダンス又は入力インピーダンスを高インピーダンス状態に設定する前記制御信号を出力する制御信号出力回路と、
   前記グランド端子の電圧、前記電源端子の電圧、及び、前記信号端子の電圧の中で最も高い電圧を選択する第１電圧選択回路と、
   前記グランド端子の電圧及び前記電源端子の電圧のうち高い電圧を選択する第２電圧選択回路と、
   前記電源端子において入力される電源電圧を内部電源電圧に変換して内部回路に供給するレギュレータ回路と
   を有し、
   前記第１電圧選択回路は、前記信号回路、前記第２判定回路、及び、前記制御信号出力回路に含まれるＰ型ＭＯＳトランジスタのバルクに前記選択した電圧を印加し、
   前記第２電圧選択回路は、前記第１判定回路及び前記レギュレータ回路に含まれるＰ型ＭＯＳトランジスタのバルクに前記選択した電圧を印加する
   ことを特徴とする半導体集積回路装置。
4. 前記第１電圧選択回路は、前記信号回路、前記第２判定回路及び前記制御信号出力回路に前記選択した電圧を電源電圧として供給し、
   前記第２電圧選択回路は、前記第１判定回路に前記選択した電圧を電源電圧として供給する
   ことを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記内部回路は、前記第１判定回路、前記第２判定回路、及び、前記制御信号出力回路の少なくとも１つにおいて出力される判定結果を示す信号を記録する回路を含む
   ことを特徴とする請求項３又は４に記載の半導体集積回路装置。
6. 前記第１判定回路は、
   前記グランド端子と前記電源端子との間で直列に接続された複数の抵抗を含む分圧回路と、
   前記グランド端子の電圧に対して一定の基準電圧を発生する基準電圧発生回路と、
   前記分圧回路において異なる分圧比によって分圧された複数の検出電圧と前記基準電圧とをそれぞれ比較する比較回路と、
   前記比較回路の比較結果に基づいて、前記グランド端子の電圧に対する前記電源端子の電圧が正常範囲内にあるか否かの判定結果を示す第１判定信号を出力する判定信号出力回路とを含む
   ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体集積回路装置。
7. 通常動作時に前記電源端子と共通の電源電圧が入力され、非通常動作時に前記グランド電位が入力されるか若しくはオープン状態とされる制御端子を有し、
   前記分圧回路に含まれる前記複数の抵抗が、前記グランド端子と前記電源端子との間で直列に接続される代わりに、前記グランド端子と前記制御端子との間で直列に接続される
   ことを特徴とする請求項６に記載の半導体集積回路装置。
8. 前記基準電圧発生回路は、前記基準電圧の発生の有無を示す状態信号を出力し、
   前記比較回路は、前記基準電圧が発生していないことを示す前記状態信号が前記基準電圧発生回路から出力されている場合、前記電源端子の電圧が正常範囲内にあることを示す前記第１判定信号の出力を抑止する
   ことを特徴とする請求項６又は７に記載の半導体集積回路装置。
9. 前記比較回路は、
   前記複数の検出電圧における第１検出電圧が前記基準電圧より低い状態から高い状態へ変化すると、前記電源端子の電圧が前記正常範囲の上限より高いことを示す信号を出力し、前記複数の検出電圧において前記第１検出電圧より高い第２検出電圧が前記基準電圧より高い状態から低い状態へ変化すると、前記電源端子の電圧が前記正常範囲の上限より低いことを示す信号を出力する第１ヒステリシスコンパレータと、
   前記複数の検出電圧において前記第２検出電圧より高い第３検出電圧が前記基準電圧より低い状態から高い状態へ変化すると、前記電源端子の電圧が前記正常範囲の下限より高いことを示す信号を出力し、前記複数の検出電圧において前記第３検出電圧より高い第４検出電圧が前記基準電圧より高い状態から低い状態へ変化すると、前記電源端子の電圧が前記正常範囲の下限より低いことを示す信号を出力する第２ヒステリシスコンパレータと
   を含み、
   前記判定信号出力回路は、前記第１ヒステリシスコンパレータにおいて前記電源端子の電圧が前記正常範囲の上限より高いことを示す信号が出力されるか、又は、前記第２ヒステリシスコンパレータにおいて前記電源端子の電圧が前記正常範囲の下限より低いことを示す信号が出力される場合、前記電源端子の電圧が正常範囲内にないことを示す前記第１判定信号を出力する
   ことを特徴とする請求項６乃至８のいずれか一項に記載の半導体集積回路装置。
10. センサ部と、
    前記センサ部のセンシング結果に応じた信号を前記信号端子から出力する、請求項１乃至９の何れか一項に記載の半導体集積回路装置と
    を有することを特徴とするセンサモジュール。