JPWO2014069394A1 - リニアイメージセンサ及びその駆動方法 - Google Patents

Abstract

各画素（１）に論理ゲート回路（５）と４段のフリップフロップ（４ａ〜４ｄ）を対応付け、制御部（７）は４つの位相識別信号を論理ゲート回路（５）へ入力し、スタート信号STRを位相識別信号により規定される相異なる４つの位相に同期させてシフトレジスタ（４）へ入力する。シフトレジスタ（４）による読出し制御の走査が全画素（１）について一巡する間で、位相識別回路（１１０）の出力が「１」となるときにイネーブル信号ENBLを「０」とすることで、該画素（１）の電荷蓄積時間を読出し周期Tと等しくすることができる。一方、位相識別回路（１１０））の出力が「１」となるときにイネーブル信号ENBLを「１」とするとＰＤ（１１）の蓄積電荷が一旦廃棄されるため、電荷蓄積時間は読出し周期Tよりも短くなる。これにより画素（１）毎に電荷蓄積時間を調整し、光源が特定波長で輝線を有する場合でも、一部画素での信号飽和を回避しつつ十分なＳＮ比を確保する。

Description

本発明は、複数の光電変換素子が１次元的に配列されてなるリニアイメージセンサ及びその駆動方法に関し、特に、分光光度計や蛍光分析装置などの分光計測装置において波長分散された光を検出するのに好適なリニアイメージセンサ及びその駆動方法に関する。

紫外可視分光光度計や液体クロマトグラフ用分光検出器などの分光計測装置において、分光器により波長分散された光を同時に検出する際には、シリコン（Ｓｉ）やインジウムガリウムヒ素（ＩｎＧａＡｓ）などの半導体を基材とするフォトダイオードを１次元的に多数（例えば１２８〜１０２４個程度）配列したリニアイメージセンサが利用されている。リニアイメージセンサには大別してＣＣＤ型とＣＭＯＳ型とがあるが、近年は、周辺回路との一体化の容易性、或いは、消費電力の低さなどの利点から、ＣＭＯＳ型が主流になっている。

ＣＭＯＳリニアイメージセンサには、信号読出し方式の相違から、電荷読出し型と電圧読出し型とがある。図７（ａ）は一般的な電荷読出し型ＣＭＯＳリニアイメージセンサにおける１個の画素の概略構成の一例、図７（ｂ）は一般的な電圧読出し型ＣＭＯＳリニアイメージセンサにおける１個の画素の概略構成の一例を示す図である。

図７（ａ）に示すように、電荷読出し型ＣＭＯＳリニアイメージセンサでは一般に、１個の画素は、光電変換素子であるフォトダイオードＰＤ、該フォトダイオードＰＤを画素外部の各画素に共通である信号出力線２へ接続するための選択スイッチＸ、及び、フォトダイオードＰＤを画素外部の各画素に共通である電荷排出線３へ接続するためのリセットスイッチＲ、を含み、この画素が１次元的に複数配列された構造を有する。センサに光が入射すると、この入射光を受けてフォトダイオードＰＤにおいて光電荷が生成・蓄積され、その電荷信号は転送ゲートＴ及び選択スイッチＸを通して信号出力線２へと読み出される。

一方、図７（ｂ）に示すように、電圧読出し型ＣＭＯＳリニアイメージセンサでは一般に、１個の画素は、フォトダイオードＰＤ、転送ゲートＴ、選択スイッチＸ、リセットスイッチＲに加えて、光電荷を電圧信号に変換するためのフローティングディフュージョンＦＤ、及び、電圧信号を増幅するソースフォロアアンプＳＦを含む。センサに光が入射すると、この入射光を受けてフォトダイオードＰＤにおいて光電荷が生成・蓄積され、転送ゲートＴがオンすると電荷がフローティングディフュージョンＦＤへ流れ込んで電荷量に対応した電圧信号に変換される。この電圧信号はソースフォロアアンプＳＦで増幅され、選択スイッチＸを通して信号出力線２へと読み出される。なお、図７（ｂ）の例で備えられているソースフォロアアンプＳＦは必須ではない。

図７（ａ）に例示した電荷読出し型、図７（ｂ）に例示した電圧読出し型のいずれの場合においても、画素内部のフォトダイオードＰＤ等の光電変換素子で生成された電荷信号や該電荷信号に基づく電圧信号を画素外部の信号出力線２へ出力するためには、転送ゲートＴ及び選択スイッチＸを同時にオンする必要がある。また、フォトダイオードＰＤ又はフローティングディフュージョンＦＤに蓄積された信号電荷を信号出力線２へ出力することなく電荷排出線３を経由して素子外へ排出するためには、転送ゲートＴ及びリセットスイッチＲを同時にオンしなければならない。

以下、説明を簡略化するために、転送ゲートＴと選択スイッチＸとを同時にオンすることによってフォトダイオードＰＤから信号出力線２へ信号経路を形成する操作を、１個のスイッチで代表させて表記することとし、当該スイッチを読出しスイッチと呼ぶことにする。同様に、転送ゲートＴとリセットスイッチＲとを同時にオンすることによってフォトダイオードＰＤから電荷排出線３へ信号経路を形成する操作を、１個のスイッチで代表させて表記し、当該スイッチを電荷排出スイッチと呼ぶことにする。また、以下の説明で使用する回路図においては、便宜上、読出しスイッチと電荷排出スイッチという二つの論理スイッチを操作する前提で記述をする。これらの回路が現実に実装されるにあたっては、転送ゲートＴ、選択スイッチＸ、リセットスイッチＲを操作するために、付加的な回路要素が加わることは言うまでもない。

電荷読出し型、電圧読出し型のいずれのＣＭＯＳリニアイメージセンサにおいても、各画素の読出しスイッチはシフトレジスタなどのアドレス走査回路からの駆動信号により順次一定期間ずつオンされ、そのオン期間中に電荷信号又は電圧信号が共通の信号出力線２へと出力される。一般的なリニアイメージセンサでは、フレームレートの逆数である読出し周期の期間中に全画素の読出しスイッチがそれぞれ１回ずつオンされる。各画素においては、電荷読出し型の場合には、読出しスイッチがオン状態となって電荷信号が読み出されるとフォトダイオードの蓄積電荷がリセットされ、また電圧読出し型の場合には読出しスイッチを一定期間オン状態とし電圧信号を読み出した後、引き続き電荷排出スイッチを一定期間オン状態とすることで、フォトダイオードの蓄積電荷やフローティングディフュージョンの電位がリセットされ、次の読出し周期における電荷蓄積が可能な状態となる。したがって、一般的なＣＭＯＳリニアイメージセンサでは、各画素の電荷蓄積時間は読出し周期とほぼ等しくなっている。

しかしながら、このように読出し周期と電荷蓄積時間とが同じあると都合が悪い場合がある。例えば分光計測装置の光検出器としてＣＭＯＳリニアイメージセンサを用いる場合、該センサへ到達する光の強度は、例えば計測対象の試料の有無などの状況の相違によってかなり異なる。読出し周期と電荷蓄積時間とが常に同じであると、光強度が大きい場合にフォトダイオードにおいて蓄積電荷が飽和してしまい、正確な信号値を得ることができなくなる。こうした信号飽和を避けるために例えばセンサへの入射光の強度を減衰させる減衰器を設けると、光強度が小さい場合に信号のＳＮ比が低下するという問題が生じる。入射光の光強度に対して最適な電荷蓄積時間となるように読出し周期自体を適応的に変えるということも原理的には考えられるものの、実際には、読出し周期はセンサの周波数応答によって制限を受ける、センサ外部の読出し回路の周波数特性は容易に変更できない、などといったハードウエア上の制約から、特に読出し周期を短くすることは実用的に困難である。

一方、２次元ＣＭＯＳイメージセンサにおいては、電荷蓄積期間中にそれまでに蓄積した電荷を廃棄することによって電荷蓄積時間を実質的に短縮する電子シャッタ機能を備えたものがある（特許文献１参照）。
即ち、通常の電圧読出し型ＣＭＯＳイメージセンサにおいては、行選択シフトレジスタによって、信号を読み出すべき水平ラインを一つ選択した後、列選択シフトレジスタによって当該水平ラインに属する各画素を順次走査してゆき、それぞれの画素信号を読み出す。この場合も、行選択シフトレジスタが水平ラインを選択し列選択シフトレジスタによって各画素の電圧信号が読み出された後に、電荷排出（つまりはリセット）動作が行われるので、電荷蓄積時間は読出し周期とほぼ等しい。これに対し、特許文献１に記載されたＣＭＯＳイメージセンサは、読出しスイッチと電荷排出スイッチとにそれぞれ独立に対応付けられた二つの行選択シフトレジスタを備える。電荷排出用シフトレジスタによって、或る一つの水平ラインが選択され電荷が排出された後、読出し周期よりも短い一定の遅延時間の後に、読出し用シフトレジスタによって、その水平ラインが再び選択され信号が読み出される。したがって、この場合の電荷蓄積時間は二つのシフトレジスタの動作遅延時間に等しくなり、読出し周期よりも短い電荷蓄積時間を実現することができる。

特許文献１に記載の手法は、当然、ＣＭＯＳリニアイメージセンサにも適用可能である。即ち、ＣＭＯＳリニアイメージセンサでも同様に、読出し用シフトレジスタと電荷排出用シフトレジスタとを用いることによって、各画素の電荷蓄積時間を読出し周期よりも短く設定することが可能である。図８は特許文献１に記載の手法をＣＭＯＳリニアイメージセンサに適用した場合の概略構成図、図９は図８に示した構成における電荷蓄積時間制御方法を説明するための模式図である。

図８において、横方向一列に多数（この例では１０２４個）配置された各画素１は、それぞれ、１個のフォトダイオード１１と、フォトダイオード１１と共通の信号出力線２とを接続する１個の読出しスイッチ１２と、フォトダイオード１１と共通の電荷排出線３とを接続する１個の電荷排出スイッチ１３と、を含む。各画素１の読出しスイッチ１２は読出し用シフトレジスタ８から供給される信号によりオン／オフ駆動され、他方、各画素１の電荷排出スイッチ１３は電荷排出用シフトレジスタ９から供給される信号によりオン／オフ駆動される。なお、ここでは、各画素１内の構成を簡略化しているが、実際には、図７（ａ）又は（ｂ）に示したような構成とすることができる。

読出し用シフトレジスタ８及び電荷排出用シフトレジスタ９はそれぞれ画素と同数の段数のフリップフロップを連ねた構成を有し、それぞれ独立のスタート信号及び共通のクロック信号に基づいて、各画素のスイッチ１２、１３を順次オン状態とする信号値を出力する。

図９の横軸は時間、縦軸は１０２４個の画素にふられた連続番号（画素番号）を示し、図中の右斜め上方に延びる実線Ｐは読出し用シフトレジスタ８により指定される読出し対象の画素を、同じく図中の右斜め上方に延びる一点鎖線Ｑは電荷排出用シフトレジスタ９により指定される電荷排出対象の画素を示している。例えば画素番号がそれぞれｐ、ｑである画素では、実線Ｐ上の○を記したタイミングで以て読出しスイッチ１２を介した信号読出しが行われ、一点鎖線Ｑ上の●を記したタイミングで以て電荷排出スイッチ１３を介した電荷排出が行われる。

いま、画素番号ｐである画素に着目すると、横方向に隣接する２個の○の時間間隔が読出し周期Ｔに相当するが、その間に●が存在している。この●の時点でこの画素に蓄積されていた電荷は一旦排出され、リセット状態から再び電荷蓄積が開始される。したがって、この画素における実質的な電荷蓄積時間は●とその右方の○との間の間隔に相当する時間、つまりＴcとなり、Ｔc＜Ｔである。図９から明らかなように、このＴcは二つのシフトレジスタ８、９の動作遅延時間ｄに等しく、その動作遅延時間ｄは二つのシフトレジスタ８、９にそれぞれ与えられるスタート信号で決まる。

ところで一般に、光計測において高いＳＮ比の信号を得るためには、リニアイメージセンサの各画素のフォトダイオードで生成される電荷量が飽和信号量を超えない範囲で極力多いほうがよい。しかしながら、分光計測に使用される光源の中には重水素ランプのように、或る特定の波長において強い輝線を有するものが多々ある。こうした光の波長分散光をリニアイメージセンサで検出する場合、輝線が入射する１乃至少数の画素はその他の画素と比較して極端に強い光に晒されることになる。したがって、輝線が入射する画素とそうでない画素の両者において、十分に高いＳＮ比を確保できるような大きな電荷量を得るためには、輝線が入射する特定の画素については電荷蓄積時間を極端に短くし、そうでない画素については電荷蓄積時間を十分に長く設定することが必要である。

しかしながら、上述した特許文献１に記載の手法では、全ての画素について読出し周期Ｔよりも極端に短い電荷蓄積時間を設定することは可能であるものの、水平ライン毎又は画素毎に異なる電荷蓄積時間を設定することはできない。そのため、輝線が入射する画素で飽和が生じないように、極端に短い電荷蓄積時間を全画素共通に設定することはできるものの、それでは、輝線が入射しない画素において十分に大きな電荷量を得ることができず、信号のＳＮ比が低下してしまうという問題が生じる。

一方、各画素から一定時間間隔毎に信号を必ず読み出すのではなく、画素毎に読出しをスキップするか否かを選択する機能を設け、特定の画素からの信号読出しをスキップすることによって電荷蓄積時間を読出し周期の整数倍に設定する方法が、特許文献２に開示されている。しかしながら、この方法では、任意の画素の電荷蓄積時間を読出し周期より長くすることはできるものの、その逆、つまり任意の画素の電荷蓄積時間を読出し周期より短くすることはできない。そのため、輝線が入射しない画素の電荷蓄積時間のみを長くすることで全ての画素において十分な電荷量を確保しようとしても、最小の電荷蓄積時間は読出し周期であるという制限のために、輝線が入射する画素の飽和を回避することは困難である。また、読出し周期を短くすることで輝線が入射する画素の飽和を回避することは原理的に可能ではあるが、上述したようなハードウエア上の制約により、読出し周期自体の短縮化は実用的でない。

特開平５−２２７４８９号公報 特開２００６−３４９６２３号公報

上述したように、分光計測の光検出器としてリニアイメージセンサを利用する場合であって、その光源が特定波長において輝線を有する場合、従来技術では、信号の飽和を回避できない画素や、十分なＳＮ比を得るのに必要な電荷量を蓄積できない画素が発生するおそれがあった。

本発明はこうした課題に鑑みて成されたものであり、その目的とするところは、光源の波長強度分布が輝線のような他の波長帯に比べて極端に光強度の大きな波長を含む場合であっても、画素に発生する光信号の飽和を回避するとともに、入射光強度の小さい画素については飽和レベルに近い信号量を得ることができるリニアイメージセンサ及びその駆動方法を提供することにある。

上記課題を解決するために成された本発明に係るリニアイメージセンサは、
a)１次元的に配列され、それぞれが、光電変換素子を含む信号生成部と、該信号生成部と後記信号出力線との間に該信号生成部に対応して設けられた読出しスイッチと、前記信号生成部と後記電荷排出線との間に該信号生成部に対応して設けられた電荷排出スイッチと、を有するＮ個の画素と、
b)前記Ｎ個の画素で得られた信号を取り出すための全画素に共通である信号出力線と、
c)前記Ｎ個の画素で得られた信号を廃棄するための電荷排出線と、
d)前記読出しスイッチを一時的にオン状態とする動作と前記電荷排出スイッチを一時的にオン状態とする動作とを、画素毎に且つそれぞれ独立に指示する手段であって、各画素の読出しスイッチを互いに異なる期間にオン状態とするとともに、各画素において読出しスイッチをオン状態とした時点から次に該読出しスイッチをオン状態とするまでの期間中に、当該画素における電荷排出スイッチをオン状態とするか否か又は当該画素における電荷排出スイッチをオン状態とするタイミングのいずれかを画素毎に設定して、各画素の読出しスイッチ及び電荷排出スイッチのオン／オフを指示する駆動制御手段と、
を備えたことを特徴としている。

本発明に係るリニアイメージセンサにおいて、典型的であって且つ好ましい一実施態様として、前記駆動制御手段は、所定の読出し周期の期間中に、Ｎ個の画素における各読出しスイッチを順に１回ずつオン状態とするとともに、少なくとも一部の画素における電荷排出スイッチを、所定の順序で一時的にオン状態とするように、各画素の読出しスイッチ及び電荷排出スイッチのオン／オフを指示するとよい。

本発明に係るリニアイメージセンサにおいて、通常、光電変換素子はフォトダイオードである。また、信号生成部はフォトダイオードのみを含むものであってもよいが、そのほか、電荷量を電圧信号に変換するフローティングディフュージョンや、フォトダイオードにおける蓄積電荷をフローティングディフュージョンに転送するための転送ゲートなどを含むようにしてもよい。また、信号出力線は各画素の電荷信号又は電圧信号をシリアルで読み出すものであって全画素に共通であるが、電荷排出線は不要な電荷を例えば半導体基板の外部へ排出するものであり、全画素に共通であってもなくてもよい。

上述したように、本発明に係るリニアイメージセンサにおいて典型的には、駆動制御手段は全画素の読出しスイッチを順番に、且つ一定の時間間隔でオン状態とするように指示値を出力する。この場合、一定の読出し周期Ｔの期間中に、各画素からそれぞれ１回ずつ、電荷信号又は電圧信号が読出しスイッチを通して出力信号線に読み出される。仮に電荷排出スイッチがオン状態にならないとすると、全ての画素の電荷蓄積時間は同じとなる。これに対し、本発明における駆動制御手段は、全画素の中の一部の任意の画素における電荷排出スイッチをオン状態とするように指示を出す。

或る１個の画素において読出しスイッチがオフした時点から次に該読出しスイッチがオフするまでの期間は、入射光によって光電変換素子で生成された光電荷を蓄積する電荷蓄積期間であるが、その途中で電荷排出スイッチがオン状態となると蓄積電荷が一旦排出されるため、実質的に電荷蓄積期間が短くなる。したがって、電荷排出スイッチがオンされた特定の画素では、電荷排出スイッチがオンされなかった画素に比べて電荷蓄積時間が短くなり、例えば光強度が大きくても蓄積電荷量は飽和しにくくなる。

上記の例で、読出しスイッチがオフした時点から次に該読出しスイッチがオフするまでの期間の途中で電荷排出スイッチがオンされた場合における実質的な電荷蓄積期間の長さは、当該画素において読出しスイッチがオンされ一定時間後にオフされた時点から電荷排出スイッチがオンされ一定時間後にオフされるまでの時間遅延に依存する。したがって、この時間遅延を変えるように電荷排出スイッチをオン状態とするタイミングを変えれば、画素によって実質的な電荷蓄積期間の長さを互いに異なるようにすることができる。即ち、特定の画素の電荷蓄積時間を読出し周期で決まる電荷蓄積期間よりも単に短くするだけでなく、画素毎に、互いに複数段階の長さの電荷蓄積期間を設定することも可能である。

もちろん、本発明に係るリニアイメージセンサでは、読出しスイッチをオン状態とする指示も画素毎に行われるので、特許文献２と同様に、特定の画素における読出しをスキップすることで電荷蓄積期間を読出し周期よりも長くするような制御を併せて行ってもよい。これにより、電荷蓄積期間の長さの上限も実質的になくなり、電荷蓄積期間の設定の自由度が向上する。

本発明に係るリニアイメージセンサにおける具体的な構成の一態様として、
前記駆動制御手段は、各画素又は各画素に含まれる読出しスイッチ及び電荷排出スイッチを選択するための少なくとも一つのアドレス走査回路と、前記Ｎ個の画素にそれぞれ対応して設けられ、イネーブル信号に応じて前記アドレス走査回路からの指示値の通過を許可する又は阻止する論理ゲート回路と、を含む構成とすることができる。

一般的なリニアイメージセンサと同様に、アドレス走査回路はシフトレジスタを用いて実現することができる。シフトレジスタを用いることで、各画素を順番に確実に選択することができ、且つ回路規模も小さくて済む。アドレス走査回路としてシフトレジスタを用いる場合、画素毎に電荷蓄積期間を調整するための複数の指示値を出力するために、シフトレジスタの個数を増やす代わりに段数を増やす構成（直列構成）と、１個あたりのシフトレジスタの段数を増やさずに個数を増やす構成（並列構成）とのいずれかを採用することができる。

即ち、本発明に係るリニアイメージセンサの第１の態様においては、
前記アドレス走査回路は、所定の読出し周期Ｔの期間中に全段の走査を完了する１個のＭ×Ｎ段（ただしＭは２以上の整数）のシフトレジスタを含み、
前記Ｎ個の画素にそれぞれ対応して設けられた論理ゲート回路は、前記Ｍ×Ｎ段のシフトレジスタの中の一つの段の出力と前記イネーブル信号とＭ個の位相識別信号とが入力され、
該シフトレジスタの出力がＭ個の位相識別信号で規定されるＭ個の位相のいずれで有効であるかを判別し、該当する位相でのみそれぞれ有効値を出力する複数の出力を有する位相識別回路と、
該位相識別回路の一つの出力と前記イネーブル信号とが入力され、該イネーブル信号が有効値を示すときに前記位相識別回路からの入力値を通過させる第１ゲート回路と、
前記位相識別回路の前記一つの出力を除く他の出力と前記イネーブル信号とが入力され、該イネーブル信号が有効値を示すときに前記第１ゲート回路へ入力される位相の信号を除くＭ−１個の位相に対応する前記位相識別回路の出力を通過させる第２ゲート回路と、を含み、
各画素において、前記第１のゲート回路の出力が当該画素の読出しスイッチを駆動し、前記第２のゲート回路の出力が当該画素の電荷排出スイッチを駆動する構成とすることができる。

例えば読出しスイッチ、電荷排出スイッチをオン状態とする指示値が論理「１」に対応するハイレベルの電圧値である場合、前記イネーブル信号の有効値は同様に論理「１」に対応するハイレベルの電圧値であり、第１ゲート回路、第２ゲート回路ともＡＮＤゲート回路とすることができる。

第１の態様によるリニアイメージセンサを駆動する駆動方法としては、
周期ΔｔがＴ／（Ｍ×Ｎ）であるクロック信号と走査をスタートさせるためのスタート信号とを前記Ｍ×Ｎ段シフトレジスタへと入力し、
前記Ｎ個の画素の中の任意の１個の画素に対して前記クロック信号の１パルス毎に連続的に生成されるＭ個の位相識別信号のうち、ｍ番目（ｍ＝１〜Ｍ）の位相識別信号が有効値を出力しているΔｔの期間を位相＃ｍとしたとき、読出し周期Ｔの期間中に、Ｍ回のスタート信号をそれぞれ異なる遅延時間を有しそれぞれ異なる位相＃ｍに同期して入力するとよい。

この場合、Ｍ回のスタート信号のうち、１回のスタート信号は各画素の読出しスイッチを順にオンする走査を行うためのスタートであり、他のＭ−１回のスタート信号は各画素の電荷排出スイッチを順にオンする走査を行うためのスタートである。ただし、或る画素に対応する位相識別回路の指示値がスイッチをオン状態とする指示値になったとしても、読出しスイッチ又は電荷排出スイッチが実際にオン状態となるか否かはイネーブル信号のレベルに依存する。これによって、読出し周期Ｔの期間中に、スタート信号の遅延時間に応じたタイミングで、任意の画素の電荷排出スイッチをオン状態とすることが可能となる。そして、読出し周期Ｔとほぼ同一の電荷蓄積時間よりもその遅延時間に応じた分だけ短い電荷蓄積時間を実現することができる。したがって、例えばＭの値を４とすれば、電荷排出のための時間遅延を３種類定めることができるから、読出し周期Ｔよりも短い電荷蓄積時間を３種類設定することができる。

また本発明に係るリニアイメージセンサの第２の態様においては、
前記アドレス走査回路は、所定の読出し周期Ｔの期間中に前記Ｎ個の画素に対応した全段の走査を完了するＭ個（ただしＭは２以上の整数）のＮ段シフトレジスタを含み、
前記Ｎ個の画素にそれぞれ対応して設けられた論理ゲート回路は、前記Ｍ個のＮ段シフトレジスタの中の１個のＮ段シフトレジスタの一つの段の出力と前記イネーブル信号とが入力され、該イネーブル信号が有効値を示すときに他方の入力の値を通過させるＭ個のゲート回路を含み、
各画素において、前記Ｍ個のゲート回路の出力のうち、Ｌ個（ただしＬは１以上Ｍ以下の整数）の出力は当該画素の読出しスイッチを駆動し、残りのＭ−Ｌ個の出力は当該画素の電荷排出スイッチを駆動する構成とすることができる。

例えば読出しスイッチ、電荷排出スイッチをオン状態とする指示値が論理「１」に対応するハイレベルの電圧値である場合、前記イネーブル信号の有効値は同様に論理「１」に対応するハイレベルの電圧値であり、Ｍ個のゲート回路は全てＡＮＤゲートとすることができる。

第２の態様によるリニアイメージセンサを駆動する駆動方法としては、
周期ΔｔがＴ／Ｎであるクロック信号を前記Ｍ個のシフトレジスタに共通に入力するとともに、それぞれ走査をスタートさせるためのスタート信号を前記Ｍ個のシフトレジスタへそれぞれ入力し、
そのＭ個のスタート信号のうちの少なくとも一つを他のスタート信号と異なるタイミングで入力するとよい。

この場合、上記第１の態様において読出し周期Ｔの期間中に１個のシフトレジスタに入力するＭ回のスタート信号を、Ｍ個のシフトレジスタにそれぞれ対応付けて１回ずつ入力すれば、第１の態様と同様の動作が可能である。この第２の態様では第１の態様に比べて配線は複雑になるものの、クロック信号の周期を抑えることができる。

本発明に係るリニアイメージセンサ及びその駆動方法によれば、Ｎ個の全画素の中で任意の位置の、且つ任意の数の画素における電荷蓄積時間を他の画素に比べて大幅に短くすることができる。それによって、本発明に係るリニアイメージセンサを分光計測装置の検出器として使用する際に、光源の波長強度分布が輝線のような他の波長帯に比して極端に大きい光強度の波長を含む場合であっても、その輝線が入射する１乃至複数の画素で生成される光電荷の飽和を回避する一方、入射光強度が小さい画素については、飽和レベルに近い信号量を蓄積できるような十分に長い電荷蓄積時間を確保することができる。その結果、全ての画素において信号飽和を生じることなく高いＳＮ比を確保することができる。

本発明の第１実施例であるリニアイメージセンサの要部の構成図。 第１実施例のリニアイメージセンサにおける電荷蓄積時間制御のための駆動方法を説明する模式図。 第１実施例のリニアイメージセンサにおける１個の画素の概略構造を示す断面図。 第１実施例のリニアイメージセンサを用いた分光光度計の概略構成図。 本発明の第２実施例であるリニアイメージセンサの要部の構成図。 第２実施例のリニアイメージセンサにおける電荷蓄積時間制御のための駆動方法を説明する模式図。 一般的な電荷読出し型ＣＭＯＳリニアイメージセンサにおける１個の画素の概略構成の一例（ａ）及び一般的な電圧読出し型ＣＭＯＳリニアイメージセンサにおける１個の画素の概略構成の一例（ｂ）を示す図。 リニアイメージセンサに従来の電荷蓄積時間制御技術を適用したときの要部の構成図。 図８に示した構成における電荷蓄積時間制御のための駆動方法を説明する模式図。

［第１実施例］
以下、本発明に係るリニアイメージセンサ及びその駆動方法の一実施例（第１実施例）について、添付図面を参照して説明する。

この第１実施例（及び後述の第２実施例）のリニアイメージセンサは、図４に示したような分光光度計の検出器として好適である。即ち、所定の発光スペクトルを有する、重水素ランプ、タングステンランプ、キセノンランプなどの光源１００の輝点を発した測定光はレンズ１０１で集光され、その内部に液体試料１０４が保持されている石英ガラス等の透明体からなる試料セル１０３に照射される。液体試料１０４中を通過した後の透過光はレンズ１０５で集光され、さらにスリット１０６を経て回折格子などの分光器１０７に入射する。透過光は分光器１０７で一次元方向に波長分散され、波長分散光Ｓがリニアイメージセンサ１０８に到達する。

分光器１０７とリニアイメージセンサ１０８との位置関係は常に同じであるので、リニアイメージセンサ１０８を構成する各画素にはそれぞれ、決まった波長領域の波長分散光Ｓが決まった入射角範囲で以て入射する。一般に、リニアイメージセンサ１０８に入射する光の波長域は２００[nm]〜１１００[nm]程度の範囲である。リニアイメージセンサ１０８の各画素は入射した光の強度（光量）に応じた検出信号をそれぞれ出力する。なお、レンズ１０１と試料セル１０３との間に配設されたシャッタ１０２を閉じて測定光を遮ることにより、入射光が無い状態のブランク測定を行うことが可能である。また、図４に示した分光器１０７は一例として凹面反射回折格子であり、スリット１０６の像をリニアイメージセンサ１０８の受光面上に結像する機能を併せ持っているが、分光器１０７とは別にこのような結像機能を持ったレンズ、ミラーなどの光学素子が設置される場合もある。

図１は第１実施例によるリニアイメージセンサの要部の構成図、図２は第１実施例のリニアイメージセンサにおける電荷蓄積時間制御のための駆動方法を説明する模式図、図３は第１実施例のリニアイメージセンサにおける１個の画素の概略構造を示す断面図である。なお、図３の画素構造は電荷読出し型の例であって、転送ゲートＴを有しない最も単純な構成である。この構成に限っては、論理的な読出しスイッチは選択スイッチＸと等しく、電荷排出スイッチはリセットスイッチＲと等しい。この構造は、電荷の転送方向が読出し時と排出時とで逆方向となり、電荷を速やかに選択スイッチ或いはリセットスイッチ下に集荷するための電位プロファイルの設計が複雑になる傾向がある。したがって、図７（ａ）に示したように転送ゲートＴを付加することによって、電荷の転送方向を同じにする構造がより一般的に採用されている。ここでは、説明の便宜のために図３の画素構造を用いるが、図７（ａ）又は図７（ｂ）に置き換えても以下に述べる説明が成り立つことは言うまでもない。

第１実施例のリニアイメージセンサは、それぞれ１個のフォトダイオード１１を含む画素１が１次元方向にＮ個（この例では１０２４個）配列された構成を有する。各画素１は、フォトダイオード１１のほか、フォトダイオード１１と全画素に共通である信号出力線２との間に設けられた１個の読出しスイッチ１２と、フォトダイオード１１と全画素に共通である電荷排出線３との間に設けられた１個の電荷排出スイッチ１３と、を含む。読出しスイッチ１２及び電荷排出スイッチ１３はＭＯＳＦＥＴであり、そのゲート電極に印加される電圧の大きさに応じて、フォトダイオード１１と配線（信号出力線２又は電荷排出線３）の接続をオン又はオフする。

各画素１の読出しスイッチ１２及び電荷排出スイッチ１３をそれぞれ独立にオン／オフ駆動する駆動制御回路は、４×Ｎ（この例では４×１０２４＝４０９６）段のフリップフロップからなるシフトレジスタ４と、各画素１に対し１対１で設けられたＮ個の論理ゲート回路５と、シフトレジスタ４及び各論理ゲート回路５に制御信号を与える制御部７と、を含む。この制御部７はリニアイメージセンサと同じ半導体基板上に集積されていてもよいが、リニアイメージセンサとは別体であってもよい。

図１に示すように、シフトレジスタ４は直列に接続された４段のフリップフロップ４ａ、４ｂ、４ｃ、４ｄを１組とし、１個の画素１に対し１組のフリップフロップ４ａ〜４ｄが割り当てられている。フリップフロップ４ａは、制御部７から入力されるスタート信号ＳＴＲ及びクロック信号ＣＬＫに基づいて、左端に配置された画素１から順番に、各画素１中の読出しスイッチ１２又は電荷排出スイッチ１３を一定時間だけオンさせるための指示信号を出力する。

１個の論理ゲート回路５は、２個のＡＮＤゲート５１、５２と、位相識別回路１１０を構成する２個のＡＮＤゲート５４、５５と、１個の３入力ＯＲゲート５３と、を含む。２個のＡＮＤゲート５１、５２の一方の入力端は、制御部７からイネーブル信号ＥＮＢＬが供給される共通のイネーブル信号線６に接続されている。読出しスイッチ１２に駆動信号を供給する第１ＡＮＤゲート５１の他方の入力端はシフトレジスタ４の１組のうちの１段目のフリップフロップ４ａの出力とＡＮＤゲート５４とを介して接続され、電荷排出スイッチ１３に駆動信号を供給する第２ＡＮＤゲート５２の他方の入力端はフリップフロップ４ａの出力とＡＮＤゲート５５とを介して接続されている。フリップフロップと接続されていないＡＮＤゲート５４の他方の入力端には位相識別信号ＰＨＳ１を供給する信号線１１１ａが、ＡＮＤゲート５３の他方の入力端には３入力ＯＲゲート５３の出力端を介して位相識別信号ＰＨＳ２、ＰＨＳ３、ＰＨＳ４を供給する信号線１１１ｂ、１１１ｃ、１１１ｄがそれぞれ接続されている。即ち、４個の位相識別信号ＰＨＳ１、ＰＨＳ２、ＰＨＳ３、ＰＨＳ４が有効である期間によって定義される位相＃１、＃２、＃３、＃４のうち、位相＃１は読出しスイッチ１２の走査用に、他の三つの位相は電荷排出スイッチ１３の走査用に割り当てられている。なお、この実施例の構成では、駆動信号がハイレベル（論理「１」）の電圧値であるときにスイッチ１２、１３はオン状態となり、ローレベル（論理「０」）の電圧値であるときにスイッチ１２、１３はオフ状態となる。ただし、これらは限定的なものではないことは当然である。

より詳しく述べると、クロック信号ＣＬＫは後述する図２に示すような一定周期のパルス信号であり、シフトレジスタ４はクロック信号ＣＬＫの立ち上がり毎に（つまりはクロック信号ＣＬＫが１clock入力される毎に）前段のフリップフロップ（例えば４ａ）に保持されている信号（論理「１」又は「０」）が次段のフリップフロップ（例えば４ｂ）へシフトされる。また、クロック信号ＣＬＫの連続する４パルスに対して位相＃１〜＃４を規定するために、制御部７によって図２に示すような位相識別信号ＰＨＳ１〜ＰＨＳ４が生成される。したがって、フリップフロップ４ａに着目すれば、位相＃１〜＃４の変化に伴って、１画素あたり４回の制御タイミングが実現される。ここでは、＃１〜＃４なる四つ位相をそれぞれ、後述する読出し制御、排出制御１、排出制御２、及び排出制御３の各タイミングにそれぞれ割り当てるものとする。

通常、各画素を順番に指定して順次信号を読み出すためには、読出し周期Ｔに同期してスタート信号をシフトレジスタに入力するが、ここでは、読出し周期Ｔの途中で電荷排出を行うために、シフトレジスタ４による走査を実行する際に、異なるタイミングで４回スタート信号ＳＴＲをシフトレジスタ４に入力する。最初のスタート信号は位相＃１に同期して入力され、これが読出し制御のスタートとなる。次のスタート信号は上記読出し制御のスタート信号から一定遅延時間後の位相＃２に同期して入力され、これが排出制御１のスタートとなる。さらに次の２回のスタート信号はそれぞれ位相＃３及び位相＃４に同期して入力され、これらは排出制御２及び排出制御３のスタートとなる。シフトレジスタ４にスタート信号ＳＴＲが入力されると、初段（図１において左端）のフリップフロップはその出力が論理「１」、つまりスイッチ１２、１３をオン状態とする指示値となるようにセットされ、上述したようにクロック信号ＣＬＫの１clock毎にスタート信号に応じてセットされた値が後段のフリップフロップへシフトされる。

一方、論理ゲート回路５は、イネーブル信号ＥＮＢＬに応じて位相識別回路１１０の各出力値を通過させたり阻止したりすることで、各画素１の読出しスイッチ１２及び電荷排出スイッチ１３のオン状態を制限する。即ち、位相識別回路１１０からスイッチ１２、１３をオン状態とするような信号値が出力されたとき、同時にイネーブル信号ＥＮＢＬをハイレベルの電圧状態にすれば、シフトレジスタ４の出力値はそのままスイッチ１２、１３へと伝達されスイッチ１２、１３はオン状態となる。そうでなければ、つまりイネーブル信号ＥＮＢＬがローレベルの電圧状態であれば、シフトレジスタ４の出力値は画素１まで達せず、スイッチ１２、１３はオフ状態のままとなる。

イネーブル信号ＥＮＢＬをハイレベルとすることで位相識別回路１１０から出力された論理「１」の指示値が読出しスイッチ１２へ到達したとき、フォトダイオード１１は信号出力線２に接続されるので、それまでに蓄積した全信号電荷が信号出力線２へ読み出される。また、イネーブル信号ＥＮＢＬをハイレベルとすることでシフトレジスタ４から出力された論理「１」の指示値が電荷排出スイッチ１３へ到達したとき、フォトダイオード１１は電荷排出線３に接続されるので、それまでに蓄積した全電荷は電荷排出線３を経由して排出される。

この実施例において、電荷排出スイッチ１３の制御のために位相＃２〜４を用いているのは、読出し周期Ｔに等しい、デフォルトである電荷蓄積時間に加えて、読出し周期Ｔよりも短い３種の異なる長さの電荷蓄積時間の設定を可能とし、各画素１に対し生成される電荷量がほぼ一様になるように電荷蓄積時間をそれぞれ最適化するためである。したがって、読出し周期Ｔよりも短い電荷蓄積時間を１種のみ設定可能とすればよい場合には、電荷排出スイッチ１３の制御のために一つの位相を割り当てればよい。この場合、読出し制御と合わせて二つの位相があればよいので、画素あたりのフリップフロップの段数は２個でよい。逆に、各画素１に割り当てられるフリップフロップの段数と位相の種類を増やすほど、電荷蓄積時間の長さをより多くの種類の値に設定することが可能となる。例えば、１個の電荷排出スイッチ１３の制御に７種類の位相を設定すれば、読出し周期Ｔよりも短い７種の異なる長さの電荷蓄積時間の設定が可能となる。ただし、シフトレジスタ４の段数と位相の種類を増やせばその分だけ回路規模が大きくなり、また段数増加前と同等の読出し周期Ｔを実現するためにはシフトレジスタ４へ入力するクロック信号ＣＬＫの周波数もその分だけ高くする必要がある。こうしたことから、実用的には、１個の電荷排出スイッチ１３の走査用に割り当てるフリップフロップの数としては３〜７個程度が適当である。

続いて、図２を用い、第１実施例のリニアイメージセンサにおける電荷蓄積時間制御の手法を詳細に説明する。図２は、説明を簡単にするために、画素数Ｎを４に単純化した（各画素１の画素番号をｐ０、ｐ１、ｐ２、ｐ３とする）場合の動作タイミング図である。この図中には示していないが、制御部７からシフトレジスタ４に対し読出し用のスタート信号が与えられた時点から、４＋１＝５clock分のクロック信号ＣＬＫが入力された後に図中にＱ１で示された排出制御１のスタート信号が与えられ、２×４＋２＝１０clock分のクロック信号ＣＬＫが入力された後に図中にＱ２で示された排出制御２のスタート信号が与えられ、３×４＋３＝１５clock分のクロック信号ＣＬＫが入力された後に図中にＱ３で示された排出制御３のスタート信号が与えられる。このように、電荷排出用の３種のスタート信号は、読出し用のスタート信号に対しそれぞれ所定時間だけ遅延してシフトレジスタ４に与えられる。

この例では、画素数Ｎは４で且つ１画素当たりのフリップフロップの段数も４であるので、シフトレジスタ４が全ての画素１を走査し一巡するまでの時間、即ち読出し周期Ｔは、読出しスイッチ１２がオンになる時刻の間隔に一致していて、その長さはクロック信号ＣＬＫで１６clock分に相当する。この場合、読出し周期Ｔが電荷蓄積時間の最大値であり、電荷蓄積時間が最大値となるのは、或る画素において読出しスイッチ１２がオンして電荷信号が読み出され該スイッチ１２がオフされた時点から次に（つまり全画素一巡して）同画素において読出しスイッチ１２がオンして電荷信号が読み出されるまでの間に、同画素において電荷排出スイッチ１３がオンされなかった場合である。これに対し、読出し時点からの遅延が最も小さい排出制御１に従ったタイミングで電荷排出が行われた画素の電荷蓄積時間は１６−５＝１１clock分となり、次に遅延が小さい排出制御２に従ったタイミングで電荷排出が行われた画素の電荷蓄積時間は１６−１０＝６clock分となり、遅延が最も大きい排出制御３に従ったタイミングで電荷排出が行われた画素の電荷蓄積時間は１６−１５＝１clock分となる。

ここで一例として、画素ｐ３に着目して、図２中に示すようなイネーブル信号ＥＮＢＬが制御部７から与えられたときの動作を具体的に説明する。画素ｐ３は画素ｐ０から数えて三つ目の画素である。したがって、画素ｐ０の信号が読み出された後、３×４＝１２clock後の位相＃１であるタイミングで、イネーブル信号ＥＮＢＬがハイレベルであるために画素ｐ３における読出しスイッチ１２はオン状態となる。それにより、その直前に蓄積されていた信号電荷は信号出力線２に出力され、信号出力線２を通じて外部へと送られる。信号電荷の読出しと同時に、その画素ｐ３のフォトダイオード１１の電位はリセットされ、その直後から再び入射光に対する光電変換により生成された電荷の蓄積が開始される。

上記信号読出しから５clock後の位相＃２において、位相識別回路１１０から該画素ｐ３に対応付けられた論理ゲート回路５に対し、排出制御１（図２中の線Ｑ１）に従ったタイミングで電荷排出スイッチ１３をオン状態とする論理「１」の指示値が出力される。しかしながら、このときイネーブル信号ＥＮＢＬはローレベルに維持されるため、この指示値はＡＮＤゲート５２で阻止されて画素ｐ３へは到達せず、該画素ｐ３のフォトダイオード１１での電荷蓄積は継続される。

次に、上記信号読出しから１０clock後の位相＃３において、位相識別回路１１０から該画素ｐ３に対応付けられた論理ゲート回路５に対して、排出制御２（図２中の線Ｑ２）に従ったタイミングで電荷排出スイッチ１３をオン状態とする論理「１」の指示値が出力される。このとき制御部７によりイネーブル信号ＥＮＢＬがハイレベルに切り替えられると、上記指示値はＡＮＤゲート５２を通過し画素ｐ３へ到達する。これによって、当該画素ｐ３の電荷排出スイッチ１３はオン状態となり、その直前にフォトダイオード１１に蓄積されていた電荷は全て電荷排出線３を通じて外部へと排出され、フォトダイオード１１の電位は再びリセットされる。この直後、電荷排出スイッチ１３が再びオフ状態となると、画素ｐ３のフォトダイオード１１での電荷蓄積がリセット状態から再開される。

さらに上記信号読出しから１５clock後の位相＃４において、位相識別回路１１０から該画素ｐ３に対応付けられた論理ゲート回路５に対し、排出制御３（図２中の線Ｑ３）に従ったタイミングで電荷排出スイッチ１３をオン状態とする論理「１」の指示値が出力される。しかしながら、このときもイネーブル信号ＥＮＢＬがローレベルに維持されるため、この指示値はＡＮＤゲート５２で阻止されて画素ｐ３へは到達せず、該画素ｐ３のフォトダイオード１１での電荷蓄積は継続される。

そして、前回の信号読出し時点から読出し周期Ｔ＝１６clock後に、再び読出しスイッチ１２がオンされて画素ｐ３のフォトダイオード１１に蓄積されていた信号電荷が読み出される。このときに読み出される信号電荷の量は、位相＃３において蓄積電荷が一旦排出された時点をスタート点として蓄積されたものであり、電荷蓄積時間は６clock分となる。このように、この例では、各画素に対し排出制御２に従ったタイミングで電荷排出が行われると、電荷蓄積時間は６clock分となり、読出し周期Ｔの０．３７５倍の電荷蓄積時間となる。

図２に示した例では、二つの画素ｐ０、ｐ１に対してはいずれのタイミングでも電荷排出が行われないので、電荷蓄積時間はともに１６clock分、つまり読出し周期Ｔと同じとなる。一方、画素ｐ２については、排出制御１に従った位相＃２のタイミングで電荷排出が行われるので、電荷蓄積時間は１１clock分となる。このようにして画素毎に、読出し周期Ｔを最大値とし電荷蓄積時間を３段階に設定することができる。どの画素の電荷蓄積時間を複数段階のうちのどの値にするのかは、イネーブル信号ＥＮＢＬをハイレベルにするタイミングで決めることができる。

図２の説明は画素数Ｎを４としたが、画素数を拡張した場合でも同様の動作が可能であることは明らかである。
以上のように、本実施例のリニアイメージセンサでは、任意の位置の、任意の数の画素における電荷蓄積時間を読出し周期Ｔよりも短い時間に設定することが可能である。図４に示したような分光光度計では、リニアイメージセンサ１０８において光源１００から発する光の中で極端に光強度が大きな輝線が到達する画素の位置が決まっているから、例えば該画素についてのみ極端に電荷蓄積時間を短くすることで、電荷量の飽和を回避することができる。また、液体試料１０４を通さない場合における各画素の受光強度を予め調べ、その強度分布に応じて各画素の電荷蓄積時間を細かく設定することにより、電荷量の飽和を回避しながら各画素において（つまりは各波長において）ＳＮ比が十分に高い信号を得ることができる。

［第２実施例］
上記第１実施例とは異なる第２実施例のリニアイメージセンサ及びその駆動方法を図５、図６により説明する。図５は第２実施例によるリニアイメージセンサの要部の構成図、図６は第２実施例のリニアイメージセンサにおける電荷蓄積時間制御のための駆動方法を説明する模式図であり、上記第１実施例と同一又は相当する構成要素については同じ符号を付している。

この第２実施例のリニアイメージセンサにおいて、各画素１の構成は第１実施例のリニアイメージセンサと全く同じである。相違点は、シフトレジスタの段数を減らす代わりに、その個数を増やしている点である。ただし、この第２実施例では、読出し周期Ｔよりも短い電荷蓄積時間を１種類のみ実現する構成としており、そのために、Ｎ段のシフトレジスタの数は２個（シフトレジスタ４１、４２）である。第１シフトレジスタ４１は読出しスイッチ１２の走査用、第２シフトレジスタ４２は電荷排出スイッチ１３の走査用であり、制御部７から両シフトレジスタ４１、４２へ供給されるクロック信号ＣＬＫは共通であるが、スタート信号ＳＴＲ１、ＳＴＲ２はそれぞれ独立している。また、イネーブル信号も、読出し制御用と電荷排出制御用とで分けられている。

電荷蓄積時間制御のための動作も第１実施例とほぼ同じであり、読出し制御のスタート信号ＳＴＲ１が第１シフトレジスタ４１に入力された時点から所定時間だけ遅れて、電荷排出制御のスタート信号ＳＴＲ２が第２シフトレジスタ４２に入力される。この時間遅延によって、読出し周期Ｔよりも短い電荷蓄積時間の長さが決まる。図６に示すように、画素ｐに対応付けられた第２シフトレジスタ４２のフリップフロップの出力に、スイッチ１３をオン状態とする論理「１」の指示値が現れるタイミングでイネーブル信号ＥＮＢＬ２をハイレベルとすれば、その画素の電荷排出スイッチ１３がオン状態となり、それまでにフォトダイオード１１に蓄積された電荷が電荷排出線３に排出される。そのため、電荷蓄積時間は読出し周期Ｔよりも短くなる。

一方、この例では、読出し周期Ｔに従った読出し動作をスキップすることで、任意の画素において電荷蓄積時間を読出し周期Ｔのｋ倍（ｋは２以上の整数）とすることもできる。図６に示した例では、画素ｑに対応付けられた第１シフトレジスタ４ａのフリップフロップの出力に、スイッチ１２をオン状態とする論理「１」の指示値が現れるタイミングでイネーブル信号ＥＮＢＬ１をローレベルに維持することで、１回の読出しをスキップし、電荷蓄積時間を読出し周期Ｔの２倍としている。このように、電荷蓄積時間を読出し周期Ｔよりも短くするだけでなく長くすることも可能である。これは第１実施例でも同様である。

以上のように、本発明に係るリニアイメージセンサでは、［画素数］×［制御に必要な位相数］段のシフトレジスタと論理ゲート回路とを組み合わせることによって、或いは、［制御に必要な位相数］の個数の［画素数］段のシフトレジスタと論理ゲート回路とを組み合わせることによって、ＣＭＯＳリニアイメージセンサを構成する全ての画素について最適又はそれに近い電荷蓄積時間を割り当てることが可能になる。ここで、制御に必要な位相数とは、読出し制御の個数＋電荷排出制御の個数の和であり、第１実施例では「４」、第２実施例では「２」となる。

なお、上記実施例はいずれも本発明の一例であり、本発明の趣旨の範囲で適宜変形や修正、追加を行っても本願特許請求の範囲に包含されることは明らかである。

１…画素
１００…光源
１１…フォトダイオード
１２…読出しスイッチ
１３…電荷排出スイッチ
２…信号出力線
３…電荷排出線
４、４１、４２…シフトレジスタ
４ａ、４ｂ、４ｃ、４ｄ…フリップフロップ
５…論理ゲート回路
５１、５２…ＡＮＤゲート
５３…３入力ＯＲゲート
６…イネーブル信号線
７…制御部
１１０…位相識別回路
１１１ａ〜１１１ｄ…位相識別信号線

Claims (7)

1. a)１次元的に配列され、それぞれが、光電変換素子を含む信号生成部と、該信号生成部と後記信号出力線との間に該信号生成部に対応して設けられた読出しスイッチと、前記信号生成部と後記電荷排出線との間に該信号生成部に対応して設けられた電荷排出スイッチと、を有するＮ個の画素と、
   b)前記Ｎ個の画素で得られた信号を取り出すための全画素に共通である信号出力線と、
   c)前記Ｎ個の画素で得られた信号を廃棄するための電荷排出線と、
   d)前記読出しスイッチを一時的にオン状態とする動作と前記電荷排出スイッチを一時的にオン状態とする動作とを、画素毎に且つそれぞれ独立に指示する手段であって、各画素の読出しスイッチを互いに異なる期間にオン状態とするとともに、各画素において読出しスイッチをオン状態とした時点から次に該読出しスイッチをオン状態とするまでの期間中に、当該画素における電荷排出スイッチをオン状態とするか否か又は当該画素における電荷排出スイッチをオン状態とするタイミングのいずれかを画素毎に設定して、各画素の読出しスイッチ及び電荷排出スイッチのオン／オフを指示する駆動制御手段と、
   を備えたことを特徴とするリニアイメージセンサ。
2. 請求項１に記載のリニアイメージセンサであって、
   前記駆動制御手段は、所定の読出し周期Ｔの期間中に、前記Ｎ個の画素における各読出しスイッチを順に１回ずつオン状態とするとともに、少なくとも一部の画素における電荷排出スイッチを、所定の順序で一時的にオン状態とするように、各画素の読出しスイッチ及び電荷排出スイッチのオン／オフを指示することを特徴とするリニアイメージセンサ。
3. 請求項１又は２に記載のリニアイメージセンサであって、
   前記駆動制御手段は、各画素又は各画素に含まれる読出しスイッチ及び電荷排出スイッチを選択するための少なくとも一つのアドレス走査回路と、前記Ｎ個の画素にそれぞれ対応して設けられ、イネーブル信号に応じて前記アドレス走査回路からの指示値の通過を許可する又は阻止する論理ゲート回路と、を含むことを特徴とするリニアイメージセンサ。
4. 請求項３に記載のリニアイメージセンサであって、
   前記アドレス走査回路は、所定の読出し周期Ｔの期間中に全段の走査を完了する１個のＭ×Ｎ段（ただしＭは２以上の整数）のシフトレジスタを含み、
   前記Ｎ個の画素にそれぞれ対応して設けられた論理ゲート回路は、前記Ｍ×Ｎ段のシフトレジスタの中の一つの段の出力と前記イネーブル信号とＭ個の位相識別信号とが入力され、
   該シフトレジスタの出力がＭ個の位相識別信号で規定されるＭ個の位相のいずれで有効であるかを判別し、該当する位相でのみそれぞれ有効値を出力する複数の出力を有する位相識別回路と、
   該位相識別回路の一つの出力と前記イネーブル信号とが入力され、該イネーブル信号が有効値を示すときに前記位相識別回路からの入力値を通過させる第１ゲート回路と、
   前記位相識別回路の前記一つの出力を除く他の出力と前記イネーブル信号とが入力され、該イネーブル信号が有効値を示すときに前記第１ゲート回路へ入力される位相の信号を除くＭ−１個の位相に対応する前記位相識別回路の出力を通過させる第２ゲート回路と、を含み、
   各画素において、前記第１のゲート回路の出力が当該画素の読出しスイッチを駆動し、前記第２のゲート回路の出力が当該画素の電荷排出スイッチを駆動することを特徴とするリニアイメージセンサ。
5. 請求項３に記載のリニアイメージセンサであって、
   前記アドレス走査回路は、所定の読出し周期Ｔの期間中に前記Ｎ個の画素に対応した全段の走査を完了するＭ個（ただしＭは２以上の整数）のＮ段シフトレジスタを含み、
   前記Ｎ個の画素にそれぞれ対応して設けられた論理ゲート回路は、前記Ｍ個のＮ段シフトレジスタの中の１個のＮ段シフトレジスタの一つの段の出力と前記イネーブル信号とが入力され、該イネーブル信号が有効値を示すときに他方の入力の値を通過させるＭ個のゲート回路を含み、
   各画素において、前記Ｍ個のゲート回路の出力のうち、Ｌ個（ただしＬは１以上Ｍ以下の整数）の出力は当該画素の読出しスイッチを駆動し、残りのＭ−Ｌ個の出力は当該画素の電荷排出スイッチを駆動することを特徴とするリニアイメージセンサ。
6. 請求項４に記載のリニアイメージセンサを駆動する駆動方法であって、
   周期ΔｔがＴ／（Ｍ×Ｎ）であるクロック信号と走査をスタートさせるためのスタート信号とを前記Ｍ×Ｎ段シフトレジスタへと入力し、
   前記Ｎ個の画素の中の任意の１個の画素に対して前記クロック信号の１パルス毎に連続的に生成されるＭ個の位相識別信号のうち、ｍ番目（ｍ＝１〜Ｍ）の位相識別信号が有効値を出力しているΔｔの期間を位相＃ｍとしたとき、読出し周期Ｔの期間中に、Ｍ回のスタート信号をそれぞれ異なる遅延時間を有しそれぞれ異なる位相＃ｍに同期して入力するようにしたことを特徴とするリニアイメージセンサの駆動方法。
7. 請求項５に記載のリニアイメージセンサを駆動する駆動方法であって、
   周期ΔｔがＴ／Ｎであるクロック信号を前記Ｍ個のシフトレジスタに共通に入力するとともに、それぞれ走査をスタートさせるためのスタート信号を前記Ｍ個のシフトレジスタへそれぞれ入力し、
   そのＭ個のスタート信号のうちの少なくとも一つを他のスタート信号と異なるタイミングで入力するようにしたことを特徴とするリニアイメージセンサの駆動方法。

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