JPWO2013150698A1 - 映像信号送信装置及び受信装置 - Google Patents

Abstract

映像データを含むアクティブ期間と映像データを含まないブランキング期間とから構成される映像信号に基づいて、ブランキング期間の一部を削減して変換映像信号として送信する映像信号送信装置及び方法であって、映像信号のアクティブ期間において映像信号を記憶手段に書き込み、変換映像信号のアクティブ期間において映像信号を記憶手段から読み出して変換映像信号として出力するように記憶手段を制御し、映像信号のブランキング期間のうち、水平ライン毎に周期的に存在する水平ブランキング期間に含まれる信号の一部を削減するように記憶手段を制御する。

Description

本開示は、例えばＨＤＭＩ（High−Definition Multimedia Interface）などの映像信号の非圧縮伝送方式を用いた映像信号送信装置及び方法、並びに映像信号受信装置及び方法に関する。

従来、映像信号の非圧縮伝送方式として、ＨＤＭＩが広く用いられてきた。ＨＤＭＩの映像信号送信装置では、入力される信号のうち、３チャンネルの映像信号（ＲＧＢ信号、もしくは輝度信号と色差信号）に対し、必要に応じてそれぞれ８ビット幅の信号に変換する処理が行われる。その際、ピクセルクロックも映像信号にあわせて速度が変換される。その後、映像信号及び水平、垂直同期信号と音声信号から伝送データが生成される。ここで、必要に応じて暗号化も行われる。その後、符号化、パラレル／シリアル変換が行われ、送信される。映像信号受信装置では、受信信号に対してシリアル／パラレル変換、復号化が行われた後、映像信号及び音声信号の復元が行われる。また、必要に応じて映像信号のビット数が元の値となるように変換される。

特開２００５−１０２１６１号公報

昨今、ブランキング期間を削減して伝送速度を低減するための方式（例えば、特許文献１参照。）が検討されているが、垂直方向のブランキング期間を削除するために、最大でこれに相当する期間、バッファメモリを用いて映像データを保持する必要がある。そのためには大きなバッファメモリが必要となり、回路規模が増大するという課題があった。

本開示の目的は以上の問題点を解決し、回路規模を大幅に増大することなく、ブランキング期間削減により伝送速度を低減することが可能な映像信号送信装置及び方法、並びに映像信号受信装置及び方法を提供することにある。

本開示の第１の態様に係る映像信号送信装置は、映像データを含むアクティブ期間と映像データを含まないブランキング期間とから構成される映像信号に基づいて、ブランキング期間の一部を削減して変換映像信号として送信する映像信号送信装置であって、
前記映像信号と同期したピクセルクロックを所定の送信分周比で分周し、分周後のクロックを変換ピクセルクロックとして出力する分周手段と、
前記映像信号を記憶する第１の記憶手段と、
前記映像信号のアクティブ期間において映像信号を書き込み、前記変換映像信号のアクティブ期間において前記映像信号を読み出して前記変換映像信号として出力するように上記第１の記憶手段を制御し、前記映像信号のブランキング期間のうち、水平ライン毎に周期的に存在する水平ブランキング期間に含まれる信号の一部を削減するように前記第１の記憶手段を制御する第１の制御手段を備え、
前記送信分周比は、前記変換映像信号の水平ピクセル数と、前記映像信号の水平ピクセル数の比に等しい。

本開示の第２の態様に係る映像信号受信装置は、上記映像信号送信装置により生成された変換映像信号を受信し、前記映像信号を復元して出力する映像信号受信装置であって、
前記変換ピクセルクロックを所定の受信逓倍比で逓倍し、ピクセルクロックとして出力する逓倍手段と、
前記変換映像信号を記憶する第２の記憶手段と、
前記変換映像信号のアクティブ期間において前記変換映像信号を前記第２の記憶手段に書き込み、前記映像信号のアクティブ期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御する第２の制御手段とを備え、
前記受信逓倍比は、前記映像信号の水平ピクセル数と、前記変換映像信号の水平ピクセル数の比である。

これらの概括的かつ特定の態様は、システム、方法、コンピュータプログラム並びにシステム、方法及びコンピュータプログラムの任意の組み合わせにより実現してもよい。

従って、本開示に係る映像信号送信装置によれば、垂直ブランキング期間は削減せずに、水平ブランキング期間のみを削減するため、必要なバッファメモリの記憶容量を大幅に削減できる。また、ブランキング期間を削減しない場合との映像信号送信装置の共通化も容易である。従って、回路規模の増大を最小限に抑えつつ、ブランキング期間の削減により伝送速度を低減することが可能である。また、本開示の映像信号受信装置によれば、ブランキング期間を削減した信号を受信し、従来と同じ伝送データの信号フォーマットに復元して出力することが可能になる。

本開示の実施の形態１に係る映像信号送信装置１１００の構成を示すブロック図である。 図１の映像信号送信装置１１００で用いる変換映像信号のフォーマットを示す図である。 実施の形態１に係る各伝送データの信号フォーマットに対する送信分周比の設定方法を示す表である。 本開示の実施の形態１に係る映像信号受信装置２１００の構成を示すブロック図である。 本開示の実施の形態２に係る映像信号送信装置１２００の構成を示すブロック図である。 図４Ａのメモリ制御信号生成回路１２０３の構成を示す回路図である。 図４Ａの映像信号送信装置１２００の動作を示す各信号のタイミングチャートである。 本開示の実施の形態２に係る映像信号受信装置２２００の構成を示すブロック図である。 図６Ａのメモリ制御信号生成回路２２０３の構成を示す回路図である。 図６Ａの映像信号受信装置２２００の動作を示す各信号のタイミングチャートである。 本開示の実施の形態３に係る各伝送データの信号フォーマットに対する送信分周比の設定方法を示す表である。 一般的な伝送データの信号フォーマットを示す図である。 一般的な別の伝送データの信号フォーマットを示す図である。

以下、本開示に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。

１．概要
図９は一般的な伝送データの信号フォーマットを示す図である。図９において、伝送データは、映像信号に同期して、画面の上から下への垂直方向で１ラインずつ伝送される。ここで、Ｈａｃｔｉｖｅは水平方向のアクティブ期間、Ｈｂｌａｎｋは水平方向のブランキング期間、Ｖａｃｔｉｖｅは垂直方向のアクティブ期間、Ｖｂｌａｎｋは垂直方向のブランキング期間を示す。Ｖｂｌａｎｋの範囲のラインは、１ラインが全てブランキング期間である。一方、Ｖａｃｔｉｖｅの期間のラインには、アクティブ期間に含まれるピクセルと、水平方向のブランキング期間に含まれるピクセルの両方が含まれる。アクティブ期間には、映像データが伝送される。一方、映像信号のブランキング期間の一部を用いて、音声データ等が伝送される。ブランキング期間の残りの期間は、データ伝送には寄与しない。なお、正確には同期信号の値のみ伝送されているが、同期信号は音声データと同時に伝送することが可能であるため、この期間はデータ伝送のために必須ではない。

ところで、映像信号におけるブランキング期間の割合は、フルハイビジョン（１０８０ｐ）の場合で２０％弱にも達し、ここから音声信号伝送に必要な分を除いても１０％弱が残る。よって、映像の高精細化に伴い伝送速度が増大することにより、データ伝送に寄与しないブランキング期間の信号の量も増大する。そのため、ブランキング期間を削減して伝送速度を低減するための方式が検討されてきた。

図１０は、別の伝送データの信号フォーマットを示す図である。図１０の例では、伝送フレームは映像データ、音声データ、制御データのみから構成され、ブランキング期間のうち、データを伝送しない期間は全て削除されている。これにより、元の映像データと比較して、伝送する必要のあるデータ量が削減されるため、伝送速度が低減される。

図９に示した信号フォーマットの映像信号を、図１０に示したフォーマットに変換して伝送する場合、以下の課題があった。

（１）垂直方向のブランキング期間を削除するために、最大でこれに相当する期間、バッファメモリを用いて映像データを保持する必要がある。そのためには大きなバッファメモリが必要となり、回路規模が増大する。しかもこの問題は、映像が高精細化するに従ってより顕著になる。
（２）ＨＤＭＩとの信号フォーマットの違いが大きいため、従来のＨＤＭＩ伝送信号フォーマットと図１０のフォーマットを共存（例えば、解像度によって使い分ける）するためには、送受信回路を個別に用意する必要があり、回路規模が増大する。
（３）伝送速度と、元の映像信号の速度の比が、小さな自然数の比で表せないため、映像信号送信装置及び映像信号受信装置内部におけるクロックの逓倍器及び分周器の構成が複雑になり、場合によっては実現が困難になる。

前記課題を解決するために、本開示の実施の形態に係る映像信号送信装置においては、ブランキング期間を含む映像信号が入力される。ブランキング期間には垂直方向のブランキング期間（以下、垂直ブランキング期間という。）Ｖｂｌａｎｋと水平方向のブランキング期間（以下、水平ブランキング期間という。）Ｈｂｌａｎｋがあるが、本実施の形態では、水平ブランキング期間Ｈｂｌａｎｋのみを削減する。これにより、最大で水平ブランキング期間Ｈｂｌａｎｋに相当する期間だけ、バッファメモリを用いて映像データを保持すればよいため、従来技術と比較してバッファメモリの記憶容量を小さくすることができる。また、水平方向のブランキング期間も全てを削除するのではなく、一部を残す。これにより、ブランキング期間削除後の水平方向のデータ長を柔軟に設定できる。ブランキング期間を削減する具体的な方法は、以下の各実施の形態について説明する。

２．実施の形態１
２−１．映像信号送信装置１１００
図１は本開示の実施の形態１に係る映像信号送信装置１１００の構成を示すブロック図である。図１において、映像信号送信装置１１００は、映像信号送信部１１００Ａと、伝送データ生成部１１０５とを備えて構成され、ここで、映像信号送信部１１００Ａは、分周器１１０１と、バッファメモリ１１０２とを備えて構成される。

図１において、分周器１１０１には、映像信号と同じ速度を持つピクセルクロックが入力され、分周器１１０１は、入力されるピクセルクロックに対し、詳細後述する所定の送信分周比で分周を行い、分周後のピクセルクロックを変換ピクセルクロックとしてバッファメモリ１１０２及び伝送データ生成部１１０５に出力する。バッファメモリ１１０２には、映像信号と、書き込み許可信号と、読み出し許可信号と、ピクセルクロックと、変換ピクセルクロックが入力される。そして、バッファメモリ１１０２は、書き込み許可信号が“１”のときに映像信号の書き込みをピクセルクロック（write clock）と同期して行い、読み出し許可信号が“１”のときに、書き込まれたデータの読み出しを変換ピクセルクロック（read clock）と同期して行い、読み出されたデータ信号を変換映像信号として伝送データ生成部１１０５に出力する。

次いで、伝送データ生成部１１０５は、第１の従来例と同様の方法で、入力される変換映像信号及び音声信号を、変換ピクセルクロックを用いて合成し、符号化し、パラレル／シリアル変換を行って所定の伝送データ及び伝送クロックを生成して所定の伝送路に出力する。すなわち、伝送データ生成部１１０５では、必要に応じて、例えば変換映像信号の８ビット幅への変換及び変換ピクセルクロックの速度変換を行った後で、伝送データ生成、符号化、パラレル／シリアル変換の処理が行われる。映像信号及び変換映像信号のビット幅が８ビットの場合、映像信号及び変換映像信号のピクセル数と、時間方向のビット数は一致する。なお、図１Ａでは伝送データ生成部１１０５から伝送クロックを出力するように記載しているが、伝送データに８Ｂ１０Ｂ等のクロック再生に適した符号化を行い、クロックを伝送しない構成とすることもできる。

図１において、映像信号及び変換映像信号は簡単のため１系統のみ記載しているが、実際には図９の構成と同様に、３チャンネルの各映像信号が存在する。よって、バッファメモリ１１０２も３チャンネルの映像信号のそれぞれについて用意される。これは、以下の実施の形態についても同様である。なお、必要に応じて映像信号のチャンネル数を１又は２に減らしたり、逆に４以上に増やしたりしてもよい。

図２Ａは図１の映像信号送信装置１１００で用いる変換映像信号のフォーマットを示す図である。入力される映像信号は、図９に示す垂直ブランキング期間Ｖｂｌａｎｋ及び水平ブランキング期間Ｈｂｌａｎｋを含む信号である。これに対し、出力される変換映像信号は、図２Ａに示すように、水平方向のアクティブ期間（以下、水平アクティブ期間という。）Ｈａｃｔｉｖｅの水平ピクセル数、垂直方向のアクティブ期間（以下、垂直アクティブ期間という。）Ｖａｃｔｉｖｅの垂直ライン数はいずれも入力される映像信号と同じである。また、垂直ブランキング期間Ｖｂｌａｎｋのライン数も入力される映像信号と同じである。よって、垂直アクティブ期間Ｖａｃｔｉｖｅと垂直ブランキング期間Ｖｂｌａｎｋの和である垂直ライン数は、入力される映像信号と同じである。一方、水平ブランキング期間Ｈｂｌａｎｋ’のピクセル数は、入力される映像信号より小さくする。これにより、水平アクティブ期間Ｈａｃｔｉｖｅのピクセル数と水平ブランキング期間Ｈｂｌａｎｋ’のピクセル数の和である水平ピクセル数は、入力される映像信号より小さくなる。

以上説明したように、入力される映像信号と、出力される変換映像信号との間で、１フレームの映像を伝送するのに必要な時間が同じとすると、１ライン分のデータの伝送を行うのに必要な時間も等しくなる。よって、映像信号の速度ｆと変換映像信号の速度ｆ‘の比は、映像信号の水平ピクセル数Ｎｔと変換映像信号の水平ピクセル数Ｎｔ’の比に等しくなる。すなわち、次式の関係を満たすように設定する。

［数１］
Ｎｔ／Ｎｔ’＝ｆ／ｆ’ （１）

従って、分周器１１０１の送信分周比と、変換映像信号の水平ピクセル数は、下記の条件を満たすように、設定する。

（１）送信分周比は、映像信号と変換映像信号の水平ピクセル数の比に等しい。
（２）送信分周比は、映像信号の水平ピクセル数及び１以外の当該水平ピクセル数の約数を分母、自然数を分子とした分数で表される。
（３）変換映像信号の水平ピクセル数は、水平アクティブ期間Ｈａｃｔｉｖｅのピクセル数より大きい。

映像信号の水平ピクセル数及び１以外の当該水平ピクセル数の約数を送信分周比の分母とすることにより、変換映像信号の水平ピクセル数が自然数となるようにすることができる。また、分母及び分子を共に偶数とすることで、分周器１１０１を構成するのが容易になる。さらに、前記の条件を満たす範囲で、分母を極力小さな値とすることにより、分周器１１０１の構成をさらに簡略化することができる。一方、分子を極力小さくすることにより、ブランキング期間の削減率を高めることができる。また、音声信号を伝送する場合は、図２Ａに示すブランキング期間を用いてパケット化して伝送される。なお、この場合、図２Ａの水平ブランキング期間Ｈｂｌａｎｋ’の長さは、音声信号の伝送に必要なビット数を確保できるように設定する。

図２Ｂは実施の形態１に係る各伝送データの信号フォーマットに対する送信分周比の設定方法を示す表である。図２Ｂにおいて、前記の条件を満たす、４Ｋ２Ｋフォーマットの場合の送信分周比の設定例を示しており、この場合において分周比は２０／２２であり、伝送レートは約９％削減される。

また、書き込み許可信号は図９における水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となるように設定される。一方、読み出し許可信号は図２Ａにおける水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋ’に“０”となるように設定される。

以上のように構成された実施の形態１に係る映像信号送信装置１１００によれば、第２の従来例と異なり、垂直ブランキング期間Ｖｂｌａｎｋは削減せずに、水平ブランキング期間Ｈｂｌａｎｋのみを削減する。よって、バッファメモリ１１０２の記憶容量は、水平ブランキング期間Ｈｂｌａｎｋに相当する記憶容量を確保すればよく、第２の従来例と比較して大幅に削減できる。また、ブランキング期間削減処理の後段の回路は、第１の従来例の映像信号送信装置の構成をそのまま流用できるため、ＨＤＭＩとの映像信号送信回路の共通化も容易である。従って、回路規模の増大を最小限に抑えつつ、ブランキング期間の削減を実現することが可能である。

２−２．映像信号受信装置２１００
図３は本開示の実施の形態１に係る映像信号受信装置２１００の構成を示すブロック図である。実施の形態１に係る映像信号受信装置２１００は、映像信号送信装置１１００と逆の処理を行うことにより、元の映像信号を復元する。図３において、映像信号受信装置２１００は、伝送データ復調部２１０５と、映像信号受信部２１００Ａとを備えて構成される。ここで、映像信号受信部２１００Ａは、逓倍器２１０１と、バッファメモリ２１０２とを備えて構成される。

図３において、伝送データ復調部２１０５には、図１の映像信号受信装置１１００から所定の伝送路を介して伝送される伝送データ及び伝送クロックが入力され、伝送データ復調部２１０５は、入力される伝送データ及び伝送クロックに対し図１の伝送データ生成部１１０５と逆の処理が実行され、すなわち、入力される伝送データに対し、伝送クロックを用いて音声信号を分離し、復号化、シリアル／パラレル変換を行って変換映像信号及び音声信号を生成して出力する。なお、伝送クロックは伝送データとは別途受信するのではなく、伝送データからクロック再生により得ることも可能である。

逓倍器２１０１には、変換映像信号と同じ速度を持つ変換ピクセルクロックが入力され、逓倍器２１０１は、入力される変換ピクセルクロックに対し、変換映像信号と映像信号の水平ピクセル数の比に等しい（すなわち、図１の分周器１１０１における送信分周比の逆数に等しい）受信逓倍比で逓倍を行い、逓倍後のクロックをピクセルクロックとして出力する。なお、受信逓倍比の分母、分子をいずれも偶数とすることで、逓倍器２１０１を構成するのが容易になる。バッファメモリ２１０２には、変換映像信号と、書き込み許可信号と、読み出し許可信号と、変換ピクセルクロックと、ピクセルクロックが入力される。そして、バッファメモリ２１０２は、書き込み許可信号が“１”のときに変換ピクセルクロックと同期して変換映像信号の書き込みを行い、読み出し許可信号が“１”のときに、ピクセルクロックと同期して書き込まれたデータの読み出しを行い、映像信号として出力する。ここで、書き込み許可信号は図９における水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となるように生成される。一方、読み出し許可信号は図２Ａにおける水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となるように生成される。

図３において、映像信号及び変換映像信号は簡単のため１チャンネルのみ記載しているが、実際には図１０の構成と同様に、３チャンネルの映像信号及び変換映像信号が存在する。よって、バッファメモリ２１０２も３チャンネルの映像信号のそれぞれについて用意する。これは、以下の実施の形態においても同様である。なお、必要に応じて映像信号のチャンネル数を１又は２に減らしたり、逆に４以上に増やしたりしてもよい。

以上のように構成された実施の形態１に係る映像信号受信装置２１００によれば、映像信号送信装置１１００を用いて生成された伝送データを受信し、従来例と同じ映像信号の信号フォーマットに復元して出力することが可能になる。

３．実施の形態２
３−１．映像信号送信装置１２００
図４Ａは本開示の実施の形態２に係る映像信号送信装置１２００の構成を示すブロック図である。図４Ａにおいて、映像信号送信装置１２００は、映像信号送信部１２００Ａと、伝送データ生成部１２０５とを備えて構成される。ここで、映像信号送信部１２００Ａは、分周器１２０１と、バッファメモリ１２０２と、メモリ制御信号生成回路１２０３と、変換同期信号生成回路１２０４とを備えて構成される。分周器１２０１と、バッファメモリ１２０２とはそれぞれ、基本的に実施の形態１に係る分周器１１０１及びバッファメモリ１１０２と同様に動作する。なお、図４Ａでは伝送データ生成部１２０５から伝送クロックを出力するように記載しているが、伝送データに８Ｂ１０Ｂ等のクロック再生に適した符号化を行い、クロックを伝送しない構成とすることもできる。以下、映像信号送信装置１２００の構成に関して、図１Ａの映像信号送信装置１１００との相違点について説明する。

図４において、メモリ制御信号生成回路１２０３には、水平同期信号ＨＳＹＮＣと、ピクセルクロックと、変換ピクセルクロックとが入力され、メモリ制御信号生成回路１２０３は、変換映像信号の水平アクティブ期間Ｈａｃｔｉｖｅ’に“１”、水平ブランキング期間Ｈｂｌａｎｋ’に“０”となる読み出し許可信号を生成してバッファメモリ１２０２に出力する。ここで、水平同期信号ＨＳＹＮＣの代わりに、データイネーブル信号を入力してもよい。読み出し許可信号の生成方法については詳細後述する。

図４Ｂは図４Ａのメモリ制御信号生成回路１２０３の構成を示す回路図である。図４Ｂにおいて、メモリ制御信号生成回路１２０３は、遅延型フリップフロップ１２１１，１２２１と、アンドゲート１２１２，１２２２と、カウンタ１２１３，１２２３と、アンドゲート１２１４とを備えて構成される。ここで、遅延型フリップフロップ１２１１及びアンドゲート１２１２は、水平同期信号ＨＳＹＮＣの立ち上りタイミングを抽出する。また、カウンタ１２１３は、ハイレベル信号が入力されるときは計数値を０にリセットし、ローレベル信号が入力されるときはピクセルクロックであるライトクロック（write clock）を計数して、後述する（Ｎｈｓｙｎｃ＋Ｎｈｂａｃｋ）ビットを計数すると、出力信号をローレベルからハイレベルに変化させる。次に、遅延型フリップフロップ１２２１及びアンドゲート１２２２は、カウンタ１２１３の出力信号の立ち上りタイミングを抽出する。また、カウンタ１２２３は、ハイレベル信号が入力されるときは計数値を０にリセットし、ローレベル信号が入力されるときは変換ピクセルクロックであるリードクロック（read clock）を計数して、後述するＮａビットを計数すると、出力信号をローレベルからハイレベルに変化させる。そして、メモリ制御信号生成回路１２０３は、水平同期信号ＨＳＹＮＣから、ピクセルクロック及び変換ピクセルクロックを用いて読み出し許可信号を生成して出力する。

映像信号と共に入力される水平同期信号のフォーマットは、あらかじめ定められた水平ピクセル数に基づき定義されているため、水平ブランキング期間Ｈｂｌａｎｋを削減した場合はそのままでは伝送することができない。そこで、変換水平同期信号生成回路１２０４で、水平同期信号ＨＳＹＮＣから、水平ブランキング期間Ｈｂｌａｎｋを削減した場合でも伝送可能な変換水平同期信号ＨＳＹＮＣ’を生成する。そして、変換水平同期信号ＨＳＹＮＣ’を水平同期信号ＨＳＹＮＣの代わりに伝送し、受信側で水平同期信号ＨＳＹＮＣを復元する。

バッファメモリ１２０２には、書き込み許可信号として、映像信号と共に入力され、映像信号の水平アクティブ期間Ｈａｃｔｉｖｅで“１”、水平ブランキング期間Ｈｂｌａｎｋで“０”となるデータイネーブル信号が入力される。

図５は図４Ａの映像信号送信装置１２００の動作を示す各信号のタイミングチャートである。図５を参照して、映像信号送信装置１２００に入出力される各信号のタイミングの関係について、映像信号及び変換映像信号のビット幅が８ビットの場合を例にとり説明する。映像信号の１ラインを構成するビット数Ｎｔは、水平アクティブ期間Ｈａｃｔｉｖｅのビット数Ｎａと、水平ブランキング期間Ｈｂｌａｎｋのビット数Ｎｂの和となる。一方、変換映像信号は、水平アクティブ期間Ｈａｃｔｉｖｅのビット数が映像信号と同じＮａであり、水平ブランキング期間Ｈｂｌａｎｋのビット数をＮｂ’とすると、１ラインを構成するビット数Ｎｔ’はこれらの和となる。

前記のような変換映像信号を出力するためには、読み出し許可信号は、速度ｆ’ｂｐｓでＮａビットの期間だけ“１”となり、続いてＮｂ’ビットの期間だけ“０”となるように生成する。バッファメモリ１１０２の必要な記憶容量を最小にするためには、読み出し許可信号の立ち上がりを映像信号及びデータイネーブル信号と一致させる。読み出し許可信号の立ち上がりタイミングは、データイネーブル信号から直接検出するか、もしくは水平同期信号ＨＳＹＮＣの立ち上がりを基準に、水平同期信号ＨＳＹＮＣの立ち上がりから映像信号のアクティブ期間Ｈａｃｔｉｖｅの開始タイミングまでのビット数（Ｎｈｓｙｎｃ＋Ｎｈｂａｃｋ）ビットだけ図４Ｂのカウンタ１２１３によりピクセルクロック（write clock）を計数することで検出する。また、読み出し許可信号の立ち下がりタイミングは、前記立ち上がりタイミングから映像信号のアクティブ期間Ｈａｃｔｉｖｅの終了タイミングまでのビット数（Ｎａ）ビットだけ図４Ｂのカウンタ１２２３により変換ピクセルクロック（read clock）を計数することで検出する。これにより、読み出し許可信号を生成できる。

この場合において、映像信号の水平アクティブ期間Ｈａｃｔｉｖｅが終了した時点で、変換映像信号はＮａ×ｆ’／ｆビット読み出されているため、変換映像信号のアクティブ期間Ｈａｃｔｉｖｅの残りはＮａ×（１−ｆ’／ｆ）ビットとなり、これが最低限必要なバッファメモリ１２０２の記憶容量となる。なお、図５は図４Ａの各ブロックにおける遅延が無い理想的な場合の例であり、実際には各ブロックの遅延時間を考慮してタイミングを設定する。

変換水平同期信号ＨＳＹＮＣ’は、下記の条件を満たすように、変換水平同期信号生成回路１２０４により生成される。
（１）変換映像信号の１本の水平ラインの伝送に必要な期間と同じ周期を持つ。
（２）１周期に１つのパルスが存在する。
（３）前記パルスの期間は、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋの一部又は全部（すなわち、少なくとも一部）に相当する。

図５の各信号の動作タイミング例では、水平ブランキング期間Ｈｂｌａｎｋの開始と変換水平同期信号ＨＳＹＮＣ’のパルスの立ち上がりを一致させているが、変換水平同期信号ＨＳＹＮＣ’のパルスはこのタイミングに限定されず、水平ブランキング期間Ｈｂｌａｎｋに収まっていればよい。

本実施の形態の映像信号送信装置を用いることにより、映像信号に付随する同期信号（水平同期信号もしくはデータイネーブル信号）を用いて、容易にバッファメモリの制御信号を生成することができる。また、水平ブランキング期間Ｈｂｌａｎｋを削減した場合においても、水平ラインの周期を表す変換水平同期信号ＨＳＹＮＣ’を伝送することが可能となる。

なお、図４Ａの映像信号送信装置１２００において、メモリ制御信号生成回路１２０３及び変換水平同期信号生成回路１２０４は、バッファメモリ１２０２の動作を制御する制御回路を構成する。

３−２．映像信号受信装置２２００
図６Ａは本開示の実施の形態２に係る映像信号受信装置２２００の構成を示すブロック図である。図６Ａにおいて、映像信号受信装置２２００は、伝送データ復調部２２０５と、映像信号受信部２２００Ａとを備えて構成される。映像信号受信部２２００Ａは、逓倍器２２０１と、バッファメモリ２２０２と、メモリ制御信号生成回路２２０３と、水平同期信号復元回路２２０４とを備えて構成される。ここで、逓倍器２２０１とバッファメモリ２２０２とはそれぞれ、基本的に図４Ａの逓倍器２１０１及びバッファメモリ１２０２と同様に動作する。以下、映像信号受信装置２２００の構成に関して、図３の映像信号受信装置１２００との相違点について説明する。

図６Ａにおいて、映像信号送信装置１２００から送信された伝送データを、伝送データ復調部２２０５によって第１の従来例と同様の方法で復調すると、映像信号の代わりに変換映像信号が、水平同期信号の代わりに変換水平同期信号が、ピクセルクロックの代わりに変換ピクセルクロックが得られ、これらの信号が映像信号受信部２２００Ａに入力される。なお、図６Ａでは伝送データ復調部２２０５で伝送クロックも受信するように記載しているが、伝送クロックを受信せずに伝送データからクロックを再生し、ここから変換ピクセルクロックを得てもよい。

メモリ制御信号生成回路２２０３には、変換水平同期信号ＨＳＹＮＣ’と、変換ピクセルクロックと、ピクセルクロックが入力され、変換映像信号の水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となる書き込み許可信号と、映像信号の水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となる読み出し許可信号を生成する。水平同期信号復元回路２２０４には、変換水平同期信号ＨＳＹＮＣ’と、変換ピクセルクロックと、ピクセルクロックが入力され、図３の水平同期信号復元回路１２０４と同様に水平同期信号ＨＳＹＮＣを復元する。

図６Ｂは図６Ａのメモリ制御信号生成回路２２０３の構成を示す回路図である。図６Ｂにおいて、メモリ制御信号生成回路２２０３は、遅延型フリップフロップ２２１１，２２２１，２２４１と、アンドゲート２２１２，２２１４，２２２２，２２３２，２２４２と、カウンタ２２１３，２２２３，２２３１，２２４３とを備えて構成される。ここで、遅延型フリップフロップ２２１１及びアンドゲート２２１２は、変換水平同期信号ＨＳＹＮＣの立ち上りタイミングを抽出する。また、カウンタ２２１３は、ハイレベル信号が入力されるときは計数値を０にリセットし、ローレベル信号が入力されるときは変換ピクセルクロックであるライトクロック（write clock）を計数して、後述するＮｂ’ビットを計数すると、出力信号をローレベルからハイレベルに変化させる。次に、遅延型フリップフロップ２２２１及びアンドゲート２２２２は、カウンタ２２１３の出力信号の立ち上りタイミングを抽出する。また、カウンタ２２２３は、ハイレベル信号が入力されるときは計数値を０にリセットし、ローレベル信号が入力されるときはライトクロック（write clock）を計数して、後述するＮａビットを計数すると、出力信号をローレベルからハイレベルに変化させる。一方、カウンタ２２３１は、ハイレベル信号が入力されるときは計数値を０にリセットし、ローレベル信号が入力されるときはライトクロック（write clock）を計数して、後述するＮｂビットを計数すると、出力信号をローレベルからハイレベルに変化させる。次に、遅延型フリップフロップ２２４１及びアンドゲート２２４２は、カウンタ２２３１の出力信号の立ち上りタイミングを抽出する。また、カウンタ２２４３は、ハイレベル信号が入力されるときは計数値を０にリセットし、ローレベル信号が入力されるときはピクセルクロックであるリードクロック（read clock）を計数して、後述するＮａビットを計数すると、出力信号をローレベルからハイレベルに変化させる。そして、メモリ制御信号生成回路２２０３は、変換水平同期信号ＨＳＹＮＣ’から、変換ピクセルクロック及びピクセルクロックを用いて書き込み許可信号及び読み出し許可信号を生成して出力する。

図７は図６Ａの映像信号受信装置２２００の動作を示す各信号のタイミングチャートである。図７を参照して、映像信号受信装置２２００に入出力される各信号のタイミングの関係について以下説明する。

変換映像信号及び映像信号の水平アクティブ期間Ｈａｃｔｉｖｅと水平ブランキング期間Ｈｂｌａｎｋの長さ、及び速度は図５と同じである。変換水平同期信号のパルス幅、立ち上がりタイミング、速度も図５と同じである。すなわち、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’の開始タイミングと、変換水平同期信号ＨＳＹＮＣ’のパルスの立ち上がりタイミングは一致している。書き込み許可信号の生成は、下記の手順で行う。

（１）変換水平同期信号ＨＳＹＮＣ’から、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’の開始タイミングを抽出する。
（２）抽出された変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’の開始タイミングを基準にして、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’のビット数Ｎｂ’だけ変換ピクセルクロック（write clock）を図６Ｂのカウンタ２２１３により計数することで、水平ブランキング期間Ｈｂｌａｎｋ’の終了タイミングを検出する。また、変換映像信号のＮａビットだけ変換ピクセルクロック（write clock）を図６Ｂのカウンタ２２２３により計数することにより書き込み許可信号を確定する。これにより、書き込み許可信号を生成できる。

一方、読み出し許可信号の生成は、下記の手順で行う。

（１）映像信号の水平ブランキング期間Ｈｂｌａｎｋの開始タイミングを決定する。すなわち、図７の例では変換水平同期信号ＨＳＹＮＣ’の立ち上がりに一致させており、変換水平同期信号ＨＳＹＮＣ’から、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’の開始タイミングを抽出し、これと同じタイミングを映像信号の水平ブランキング期間Ｈｂｌａｎｋの開始タイミングとする。
（２）映像信号の水平ブランキング期間Ｈｂｌａｎｋの開始タイミングを基準にして、映像信号の水平ブランキング期間Ｈｂｌａｎｋのビット数Ｎｂだけピクセルクロック（read clock）を図６Ｂのカウンタ２２３１により計数することで、水平ブランキング期間Ｈｂｌａｎｋの終了タイミングを検出する。また、変換映像信号のＮａビットだけピクセルクロック（read clock）を図６Ｂのカウンタ２２４３により計数することにより読み出し許可信号を確定する。これにより、読み出し許可信号を生成できる。

水平同期信号の復元は、映像信号の各映像フォーマットにおいて定義されている所定のタイミングに基づき、以下の手順で行う。

（１）水平ブランキング期間Ｈｂｌａｎｋの開始を基準として、水平同期信号パルスの立ち上がりまでのビット数Ｎｈｆｒｏｎｔだけピクセルクロックを計数することで、パルスの立ち上がりタイミングを決定する。
（２）さらに、パルス幅のビット数Ｎｈｓｙｎｃだけピクセルクロックを計数することで、パルスの立ち下がりタイミングを決定する。これにより、変換水平同期信号ＨＳＹＮＣ’から水平同期信号ＨＳＹＮＣを生成することができる。

なお、図７の例では、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’の開始と変換水平同期信号ＨＳＹＮＣ’のパルスの立ち上がりを一致させているが、変換水平同期信号ＨＳＹＮＣ’のパルスはこのタイミングに限定されず、水平ブランキング期間Ｈｂｌａｎｋに収まっていればよい。この場合、変換水平同期信号ＨＳＹＮＣ’のパルスの立ち上がりから水平ブランキング期間Ｈｂｌａｎｋの開始までのビット数Ｎｈｆｒｏｎｔだけ変換ピクセルクロックを計数することにより、変換映像信号の水平ブランキング期間Ｈｂｌａｎｋ’の開始タイミングを抽出する。

以上のように構成された本実施の形態に係る映像信号受信装置２２００を用いることにより、映像信号送信装置から伝送される変換水平同期信号ＨＳＹＮＣ’を用いて、容易にバッファメモリの制御信号の生成、及び水平同期信号の復元を行うことができる。従って、映像信号送信装置２１００を用いて生成された伝送データを受信し、従来例と同じ映像信号の信号フォーマットに復元して出力することが可能になる。

なお、図６Ａの映像信号送信装置２２００において、メモリ制御信号生成回路２２０３及び変換水平同期信号復元回路２２０４は、バッファメモリ２２０２の動作を制御する制御回路を構成する。

４．実施の形態３
４−１．映像信号送信装置
図８は本開示の実施の形態３に係る各伝送データの信号フォーマットに対する送信分周比の設定方法を示す表である。実施の形態３は、解像度の異なる複数の伝送データの信号フォーマットを同一の映像信号送信装置及び映像信号受信装置で扱うために説明される。本実施の形態における映像信号送信装置の構成は実施の形態２と同じであり、変換映像信号の水平ピクセル数及び分周器１２０１の送信分周比の設定方法に特徴がある。以下、図８の表に示す例を参照しながら、本実施の形態における水平ピクセル数及び送信分周比の設定方法について説明する。

図８は、７２０ｐ、１０８０ｐ、４Ｋ２Ｋの３種類の映像フォーマット方式を伝送する場合の例である。本実施の形態では、異なる映像フォーマットに対して共通の送信分周比を設定することにより、映像信号送信装置の構成を共通に使用することを可能とする。そのために、以下の手順に基づき送信分周比を設定する。

まず、各フォーマットにおける水平ブランキング期間Ｈｂｌａｎｋの削減前の映像信号の水平ピクセル数について、これらの公約数（当該水平ピクセル数及び１を除く。）を求める。図８の例では、７２０ｐの映像フォーマット方式では１６５０ピクセル、１０８０ｐの映像フォーマット方式では２２００ピクセル、４Ｋ２Ｋの映像フォーマット方式では４４００ピクセルであるため、これらの公約数は２，５，１０，１１，２２，２５，５０，５５，１１０，２７５，５５０となる。

次に、求めた公約数の１つを分母、自然数を分子として得られる分数を送信分周比とする。この送信分周比は、変換映像信号と映像信号の水平ピクセル数の比に等しいため、伝送する全ての映像信号フォーマット方式について、変換映像信号の水平ピクセル数がアクティブ期間のピクセル数より大きくなるように、送信分周比の分母及び分子の値を選択する。

また、音声データを伝送する場合は、そのために必要な水平ブランキング期間Ｈｂｌａｎｋの長さを確保できるように、送信分周比を設定する。映像信号の水平ピクセル数及び１以外の当該水平ピクセル数の公約数を送信分周比の分母とすることにより、伝送する全てのフォーマットについて、変換映像信号の水平ピクセル数が自然数となるようにすることができる。また、前記条件に加え、分母及び分子を共に偶数とすることで、分周器１２０１を構成するのが容易になる。さらに、前記の条件を満たす範囲で、分母を極力小さな値とすることにより、分周器１２０１の構成をさらに簡略化することができる。また、分子を極力小さくすることにより、水平ブランキング期間Ｈｂｌａｎｋの削減率を高めることができる。

本実施の形態の映像信号送信装置を用いることにより、解像度の異なる複数の映像フォーマットに対して同一の方法で水平ブランキング期間Ｈｂｌａｎｋの削減を行えるため、映像信号送信装置の構成を共通に使用することが可能となる。

４−２．映像信号受信装置
実施の形態３における映像信号受信装置の構成は、実施の形態２と同じである。この映像信号受信装置では、逓倍器２２０１の受信逓倍比を映像信号送信装置１２００における送信分周比の逆数、すなわち分子を各フォーマットの水平ピクセル数及び１以外の当該水平ピクセル数の公約数、分母を自然数に設定する。なお、受信逓倍比の分母、分子をいずれも偶数とすることで、逓倍器２２０１を構成するのが容易になる。これにより、解像度の異なる複数の映像フォーマット方式に対して、同一の方法で水平ブランキング期間Ｈｂｌａｎｋの復元を行えるため、映像信号受信装置２２００の構成を共通に使用することが可能となる。

５．変形例
以上の実施の形態において、映像信号のブランキング期間のうち、フレーム毎に周期的に存在する垂直ブランキング期間に対して、水平ライン毎に、削減される水平ブランキング期間と同じ長さの信号を削除するように、バッファメモリ１１０２を制御してもよい。

以上の実施の形態においては、各信号が“１”であるときの“１”は、例えばハイレベルなどの所定の第１の値であってもよく、各信号が“０”であるときの“０”は、例えばローレベルなどの所定の第２の値であってもよい。なお、第１の値と第２の値を入れ替えてもよい。

以上の実施の形態におけるバッファメモリ１１０２，１２０２，２１０２，２２０２は種々のメモリなどの記憶手段であってもよい。

６．本開示の要旨
本開示の第１の態様に係る映像信号送信装置は、映像データを含むアクティブ期間と映像データを含まないブランキング期間とから構成される映像信号に基づいて、ブランキング期間の一部を削減して変換映像信号として送信する映像信号送信装置であって、
前記映像信号と同期したピクセルクロックを所定の送信分周比で分周し、分周後のクロックを変換ピクセルクロックとして出力する分周手段と、
前記映像信号を記憶する第１の記憶手段と、
前記映像信号のアクティブ期間において映像信号を書き込み、前記変換映像信号のアクティブ期間において前記映像信号を読み出して前記変換映像信号として出力するように上記第１の記憶手段を制御し、前記映像信号のブランキング期間のうち、水平ライン毎に周期的に存在する水平ブランキング期間に含まれる信号の一部を削減するように前記第１の記憶手段を制御する第１の制御手段とを備え、
前記送信分周比は、前記変換映像信号の水平ピクセル数と、前記映像信号の水平ピクセル数の比に等しい。

また、本開示の第２の態様に係る映像信号送信装置は、前記第１の態様に記載の映像信号送信装置において、前記第１の制御手段は、
前記映像信号のアクティブ期間に含まれるピクセル数と、前記変換ピクセルクロックの１クロック期間の積に相当する期間において所定値を有する読み出し許可信号を生成する第１の制御信号生成手段と、
前記映像信号の水平同期信号に基づいて、前記変換映像信号の１本の水平ラインを伝送するのに要する期間と同じ周期を有し、１周期に１つのパルスを有し、前記パルスの期間が変換映像信号のブランキング期間の少なくとも一部に相当する変換水平同期信号を生成して出力する変換水平同期信号生成手段とを備え、
前記第１の制御手段は、前記映像信号のアクティブ期間において映像信号を前記第１の記憶手段に書き込み、前記読み出し許可信号の値が所定値となる期間において前記第１の記憶手段から前記映像信号を読み出して前記変換映像信号として出力するように制御する。

さらに、本開示の第３の態様に係る映像信号送信装置は、前記第１又は第２の態様に記載の映像信号送信装置において、前記第１の制御手段は、前記映像信号のブランキング期間のうち、フレーム毎に周期的に存在する垂直ブランキング期間に対して、水平ライン毎に、前記削減される水平ブランキング期間と同じ長さの信号を削除するように、前記第１の記憶手段を制御する。

またさらに、本開示の第４の態様に係る映像信号送信装置は、前記第１から第３までの態様のうちのいずれか１つに記載の映像信号送信装置において、前記送信分周比は、前記映像信号の水平ピクセル数及び１以外の当該水平ピクセル数の約数で、自然数を除した数である。

また、本開示の第５の態様に係る映像信号送信装置は、前記第１から第４までの態様のうちのいずれか１つに記載の映像信号送信装置において、前記映像信号送信装置は、水平ピクセル数の異なる複数の伝送データの信号フォーマットに対応し、前記送信分周比は、前記複数の伝送データの信号フォーマットの水平ピクセル数及び１以外の当該水平ピクセル数の公約数で、自然数を除した数である。

さらに、本開示の第６の態様に係る映像信号送信装置は、前記第１から第５までの態様のうちのいずれか１つに記載の映像信号送信装置において、前記送信分周比は、分母及び分子がいずれも偶数である分数である。

またさらに、本開示の第７の態様に係る映像信号送信装置は、前記第６の態様に記載の映像信号送信装置において、前記送信分周比は、２０／２２である。

本開示の第８の態様に係る映像信号受信装置は、前記第１から第７までの態様のうちのいずれか１つに記載の映像信号送信装置により生成された変換映像信号を受信し、前記映像信号を復元して出力する映像信号受信装置であって、
前記変換ピクセルクロックを所定の受信逓倍比で逓倍し、ピクセルクロックとして出力する逓倍手段と、
前記変換映像信号を記憶する第２の記憶手段と、
前記変換映像信号のアクティブ期間において前記変換映像信号を前記第２の記憶手段に書き込み、前記映像信号のアクティブ期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御する第２の制御手段とを備え、
前記受信逓倍比は、前記映像信号の水平ピクセル数と、前記変換映像信号の水平ピクセル数の比である。

また、本開示の第９の態様に係る映像信号受信装置は、前記第８の態様に記載の映像信号受信装置において、前記第２の制御手段は、
前記変換映像信号のアクティブ期間において書き込み許可信号を生成し、前記映像信号のアクティブ期間に含まれるピクセル数と、前記ピクセルクロックの１クロック期間の積に相当する期間において読み出し許可信号を生成する第２の制御信号生成手段と、
前記変換水平同期信号に基づいて、前記映像信号の１ライン分の期間と同じ周期を有し、前記映像信号のブランキング期間内における所定の期間において、水平同期信号を生成する水平同期信号復元手段とを備え、
前記第２の制御手段は、前記書き込み許可信号の期間において前記変換映像信号を前記第２の記憶手段に書き込み、前記読み出し許可信号の期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御する。

本開示の第１０の態様に係る映像信号送信方法は、映像データを含むアクティブ期間と映像データを含まないブランキング期間とから構成される映像信号に基づいて、ブランキング期間の一部を削減して変換映像信号として送信する映像信号送信方法であって、
前記映像信号と同期したピクセルクロックを所定の送信分周比で分周し、分周後のクロックを変換ピクセルクロックとして出力するステップと、
前記映像信号のアクティブ期間において映像信号を第１の記憶手段に書き込み、前記変換映像信号のアクティブ期間において前記映像信号を前記第１の記憶手段から読み出して前記変換映像信号として出力するように上記第１の記憶手段を制御し、前記映像信号のブランキング期間のうち、水平ライン毎に周期的に存在する水平ブランキング期間に含まれる信号の一部を削減するように前記第１の記憶手段を制御するステップとを含み、
前記送信分周比は、前記変換映像信号の水平ピクセル数と、前記映像信号の水平ピクセル数の比に等しい。

また、本開示の第１１の態様に係る映像信号受信方法は、前記第１０の態様に記載の映像信号送信方法により生成された変換映像信号を受信し、前記映像信号を復元して出力する映像信号受信方法であって、
前記変換ピクセルクロックを所定の受信逓倍比で逓倍し、ピクセルクロックとして出力するステップと、
前記変換映像信号のアクティブ期間において前記変換映像信号を第２の記憶手段に書き込み、前記映像信号のアクティブ期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御するステップとを含み、
前記受信逓倍比は、前記映像信号の水平ピクセル数と、前記変換映像信号の水平ピクセル数の比である。

以上詳述したように、本開示に係る映像信号送信装置及び方法によれば、垂直ブランキング期間は削減せずに、水平ブランキング期間のみを削減するため、必要なバッファメモリの記憶容量を大幅に削減できる。また、ブランキング期間を削減しない場合との映像信号送信装置の共通化も容易である。従って、回路規模の増大を最小限に抑えつつ、ブランキング期間の削減により伝送速度を低減することが可能である。また、本開示の映像信号受信装置及び方法によれば、ブランキング期間を削減した信号を受信し、従来と同じ伝送データの信号フォーマットに復元して出力することが可能になる。

さらに、映像信号と共に入力される同期信号を用いることにより、容易にバッファメモリの制御信号を生成できる。また、ブランキング期間の削除後も水平同期信号を伝送することができる。

さらに、送信分周比を、前記映像信号の水平ピクセル数及び１以外の当該水平ピクセル数の約数で、自然数を除した数とすることにより、特殊な信号処理を行うことなく、ブランキング期間を削減した信号の水平ピクセル数を自然数とすることができる。

さらに、送信分周比を、前記複数の伝送データの信号フォーマットの水平ピクセル数及び１以外の当該水平ピクセル数の公約数で、自然数を除した数とすることにより、解像度の異なる複数の映像フォーマットに対して、共通の映像信号送信装置の構成でブランキング期間を削減することが可能となる。

さらに、送信分周比の分子及び分母をいずれも偶数とすることにより、ピクセルクロックを分周する分周器を容易に構成することが可能となる。

本開示に係る映像信号送信装置及び方法、映像信号受信装置及び方法は、映像信号を扱う機器間もしくは機器内で用いる伝送装置等として有用である。

１１００，１２００…映像信号送信装置、
１１００Ａ，１２００Ａ…映像信号送信部、
１１０１，１２０１…分周器、
１１０２，１２０２…バッファメモリ、
１２０３…メモリ制御信号生成回路、
１２０４…変換水平同期信号生成回路、
１２１１，１２２１…遅延型フリップフロップ、
１２１２，１２１４，１２２２…アンドゲート、
１２１３，１２２３…カウンタ、
１１０５，１２０５…伝送データ生成部、
２１００，２２００…映像信号受信装置、
２１００Ａ，２２００Ａ…映像信号受信部、
２１０１，２２０１…逓倍器、
２１０２，２２０２…バッファメモリ、
２１０５，２２０５…伝送データ復調部、
２２０３…メモリ制御信号生成回路、
２２０４…水平同期信号復元回路、
２２１１，２２２１，２２４１…遅延型フリップフロップ、
２２１２，２２２２，２２４２…アンドゲート、
２２１３，２２２３，２２３１，２２４３…カウンタ、
２２１４，２２３２…アンドゲート。

次いで、伝送データ生成部１１０５は、従来例と同様の方法で、入力される変換映像信号及び音声信号を、変換ピクセルクロックを用いて合成し、符号化し、パラレル／シリアル変換を行って所定の伝送データ及び伝送クロックを生成して所定の伝送路に出力する。すなわち、伝送データ生成部１１０５では、必要に応じて、例えば変換映像信号の８ビット幅への変換及び変換ピクセルクロックの速度変換を行った後で、伝送データ生成、符号化、パラレル／シリアル変換の処理が行われる。映像信号及び変換映像信号のビット幅が８ビットの場合、映像信号及び変換映像信号のピクセル数と、時間方向のビット数は一致する。なお、図１Ａでは伝送データ生成部１１０５から伝送クロックを出力するように記載しているが、伝送データに８Ｂ１０Ｂ等のクロック再生に適した符号化を行い、クロックを伝送しない構成とすることもできる。

以上のように構成された実施の形態１に係る映像信号送信装置１１００によれば、従来例と異なり、垂直ブランキング期間Ｖｂｌａｎｋは削減せずに、水平ブランキング期間Ｈｂｌａｎｋのみを削減する。よって、バッファメモリ１１０２の記憶容量は、水平ブランキング期間Ｈｂｌａｎｋに相当する記憶容量を確保すればよく、従来例と比較して大幅に削減できる。また、ブランキング期間削減処理の後段の回路は、従来例の映像信号送信装置の構成をそのまま流用できるため、ＨＤＭＩとの映像信号送信回路の共通化も容易である。従って、回路規模の増大を最小限に抑えつつ、ブランキング期間の削減を実現することが可能である。

図３において、伝送データ復調部２１０５には、図１の映像信号送信装置１１００から所定の伝送路を介して伝送される伝送データ及び伝送クロックが入力され、伝送データ復調部２１０５は、入力される伝送データ及び伝送クロックに対し図１の伝送データ生成部１１０５と逆の処理が実行され、すなわち、入力される伝送データに対し、伝送クロックを用いて音声信号を分離し、復号化、シリアル／パラレル変換を行って変換映像信号及び音声信号を生成して出力する。なお、伝送クロックは伝送データとは別途受信するのではなく、伝送データからクロック再生により得ることも可能である。

３．実施の形態２
３−１．映像信号送信装置１２００
図４Ａは本開示の実施の形態２に係る映像信号送信装置１２００の構成を示すブロック図である。図４Ａにおいて、映像信号送信装置１２００は、映像信号送信部１２００Ａと、伝送データ生成部１２０５とを備えて構成される。ここで、映像信号送信部１２００Ａは、分周器１２０１と、バッファメモリ１２０２と、メモリ制御信号生成回路１２０３と、変換水平同期信号生成回路１２０４とを備えて構成される。分周器１２０１と、バッファメモリ１２０２とはそれぞれ、基本的に実施の形態１に係る分周器１１０１及びバッファメモリ１１０２と同様に動作する。なお、図４Ａでは伝送データ生成部１２０５から伝送クロックを出力するように記載しているが、伝送データに８Ｂ１０Ｂ等のクロック再生に適した符号化を行い、クロックを伝送しない構成とすることもできる。以下、映像信号送信装置１２００の構成に関して、図１Ａの映像信号送信装置１１００との相違点について説明する。

３−２．映像信号受信装置２２００
図６Ａは本開示の実施の形態２に係る映像信号受信装置２２００の構成を示すブロック図である。図６Ａにおいて、映像信号受信装置２２００は、伝送データ復調部２２０５と、映像信号受信部２２００Ａとを備えて構成される。映像信号受信部２２００Ａは、逓倍器２２０１と、バッファメモリ２２０２と、メモリ制御信号生成回路２２０３と、水平同期信号復元回路２２０４とを備えて構成される。ここで、逓倍器２２０１とバッファメモリ２２０２とはそれぞれ、基本的に図４Ａの逓倍器２１０１及びバッファメモリ１２０２と同様に動作する。以下、映像信号受信装置２２００の構成に関して、図３の映像信号受信装置２１００との相違点について説明する。

図６Ａにおいて、映像信号送信装置１２００から送信された伝送データを、伝送データ復調部２２０５によって従来例と同様の方法で復調すると、映像信号の代わりに変換映像信号が、水平同期信号の代わりに変換水平同期信号が、ピクセルクロックの代わりに変換ピクセルクロックが得られ、これらの信号が映像信号受信部２２００Ａに入力される。なお、図６Ａでは伝送データ復調部２２０５で伝送クロックも受信するように記載しているが、伝送クロックを受信せずに伝送データからクロックを再生し、ここから変換ピクセルクロックを得てもよい。

メモリ制御信号生成回路２２０３には、変換水平同期信号ＨＳＹＮＣ’と、変換ピクセルクロックと、ピクセルクロックが入力され、変換映像信号の水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となる書き込み許可信号と、映像信号の水平アクティブ期間Ｈａｃｔｉｖｅに“１”、水平ブランキング期間Ｈｂｌａｎｋに“０”となる読み出し許可信号を生成する。水平同期信号復元回路２２０４には、変換水平同期信号ＨＳＹＮＣ’と、変換ピクセルクロックと、ピクセルクロックが入力され、図４Ａの変換水平同期信号復元回路１２０４と同様に水平同期信号ＨＳＹＮＣが復元される。

以上のように構成された本実施の形態に係る映像信号受信装置２２００を用いることにより、映像信号送信装置から伝送される変換水平同期信号ＨＳＹＮＣ’を用いて、容易にバッファメモリの制御信号の生成、及び水平同期信号の復元を行うことができる。従って、映像信号送信装置１２００を用いて生成された伝送データを受信し、従来例と同じ映像信号の信号フォーマットに復元して出力することが可能になる。

なお、図６Ａの映像信号受信装置２２００において、メモリ制御信号生成回路２２０３及び水平同期信号復元回路２２０４は、バッファメモリ２２０２の動作を制御する制御回路を構成する。

Claims (11)

1. 映像データを含むアクティブ期間と映像データを含まないブランキング期間とから構成される映像信号に基づいて、ブランキング期間の一部を削減して変換映像信号として送信する映像信号送信装置であって、
   前記映像信号と同期したピクセルクロックを所定の送信分周比で分周し、分周後のクロックを変換ピクセルクロックとして出力する分周手段と、
   前記映像信号を記憶する第１の記憶手段と、
   前記映像信号のアクティブ期間において映像信号を書き込み、前記変換映像信号のアクティブ期間において前記映像信号を読み出して前記変換映像信号として出力するように上記第１の記憶手段を制御し、前記映像信号のブランキング期間のうち、水平ライン毎に周期的に存在する水平ブランキング期間に含まれる信号の一部を削減するように前記第１の記憶手段を制御する第１の制御手段とを備え、
   前記送信分周比は、前記変換映像信号の水平ピクセル数と、前記映像信号の水平ピクセル数の比に等しい映像信号送信装置。
2. 前記第１の制御手段は、
   前記映像信号のアクティブ期間に含まれるピクセル数と、前記変換ピクセルクロックの１クロック期間の積に相当する期間において所定値を有する読み出し許可信号を生成する第１の制御信号生成手段と、
   前記映像信号の水平同期信号に基づいて、前記変換映像信号の１本の水平ラインを伝送するのに要する期間と同じ周期を有し、１周期に１つのパルスを有し、前記パルスの期間が変換映像信号のブランキング期間の少なくとも一部に相当する変換水平同期信号を生成して出力する変換水平同期信号生成手段とを備え、
   前記第１の制御手段は、前記映像信号のアクティブ期間において映像信号を前記第１の記憶手段に書き込み、前記読み出し許可信号の値が所定値となる期間において前記第１の記憶手段から前記映像信号を読み出して前記変換映像信号として出力するように制御する請求項１に記載の映像信号送信装置。
3. 前記第１の制御手段は、前記映像信号のブランキング期間のうち、フレーム毎に周期的に存在する垂直ブランキング期間に対して、水平ライン毎に、前記削減される水平ブランキング期間と同じ長さの信号を削除するように、前記第１の記憶手段を制御する請求項１又は２に記載の映像信号送信装置。
4. 前記送信分周比は、前記映像信号の水平ピクセル数及び１以外の当該水平ピクセル数の約数で、自然数を除した数である請求項１乃至３のうちのいずれか１つに記載の映像信号送信装置。
5. 前記映像信号送信装置は、水平ピクセル数の異なる複数の伝送データの信号フォーマットに対応し、前記送信分周比は、前記複数の伝送データの信号フォーマットの水平ピクセル数及び１以外の当該水平ピクセル数の公約数で、自然数を除した数である請求項１乃至４のうちのいずれか１つに記載の映像信号送信装置。
6. 前記送信分周比は、分母及び分子がいずれも偶数である分数である請求項１乃至５のうちのいずれか１つに記載の映像信号送信装置。
7. 前記送信分周比は、２０／２２である請求項６に記載の映像信号送信装置。
8. 請求項１乃至７のうちのいずれか１つに記載の映像信号送信装置により生成された変換映像信号を受信し、前記映像信号を復元して出力する映像信号受信装置であって、
   前記変換ピクセルクロックを所定の受信逓倍比で逓倍し、ピクセルクロックとして出力する逓倍手段と、
   前記変換映像信号を記憶する第２の記憶手段と、
   前記変換映像信号のアクティブ期間において前記変換映像信号を前記第２の記憶手段に書き込み、前記映像信号のアクティブ期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御する第２の制御手段とを備え、
   前記受信逓倍比は、前記映像信号の水平ピクセル数と、前記変換映像信号の水平ピクセル数の比である映像信号受信装置。
9. 前記第２の制御手段は、
   前記変換映像信号のアクティブ期間において書き込み許可信号を生成し、前記映像信号のアクティブ期間に含まれるピクセル数と、前記ピクセルクロックの１クロック期間の積に相当する期間において読み出し許可信号を生成する第２の制御信号生成手段と、
   前記変換水平同期信号に基づいて、前記映像信号の１ライン分の期間と同じ周期を有し、前記映像信号のブランキング期間内における所定の期間において、水平同期信号を生成する水平同期信号復元手段とを備え、
   前記第２の制御手段は、前記書き込み許可信号の期間において前記変換映像信号を前記第２の記憶手段に書き込み、前記読み出し許可信号の期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御する請求項８に記載の映像信号受信装置。
10. 映像データを含むアクティブ期間と映像データを含まないブランキング期間とから構成される映像信号に基づいて、ブランキング期間の一部を削減して変換映像信号として送信する映像信号送信方法であって、
    前記映像信号と同期したピクセルクロックを所定の送信分周比で分周し、分周後のクロックを変換ピクセルクロックとして出力するステップと、
    前記映像信号のアクティブ期間において映像信号を第１の記憶手段に書き込み、前記変換映像信号のアクティブ期間において前記映像信号を前記第１の記憶手段から読み出して前記変換映像信号として出力するように上記第１の記憶手段を制御し、前記映像信号のブランキング期間のうち、水平ライン毎に周期的に存在する水平ブランキング期間に含まれる信号の一部を削減するように前記第１の記憶手段を制御するステップとを含み、
    前記送信分周比は、前記変換映像信号の水平ピクセル数と、前記映像信号の水平ピクセル数の比に等しい映像信号送信方法。
11. 請求項１０に記載の映像信号送信方法により生成された変換映像信号を受信し、前記映像信号を復元して出力する映像信号受信方法であって、
    前記変換ピクセルクロックを所定の受信逓倍比で逓倍し、ピクセルクロックとして出力するステップと、
    前記変換映像信号のアクティブ期間において前記変換映像信号を第２の記憶手段に書き込み、前記映像信号のアクティブ期間において前記第２の記憶手段から前記変換映像信号を読み出して前記映像信号として出力するように前記第２の記憶手段を制御するステップとを含み、
    前記受信逓倍比は、前記映像信号の水平ピクセル数と、前記変換映像信号の水平ピクセル数の比である映像信号受信方法。

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