JPWO2013088625A1 - 放射線検出器の製造方法 - Google Patents

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Abstract

FPD1の製造方法において、支持基板5上に電子注入阻止層6を形成し、その上にX線に感応して電荷を生成する半導体層2を近接昇華法により形成する。電子注入阻止層6の形成の後その表面6aを平面研磨する。つまり、電子注入阻止層6の支持基板5と反対側の面6aが平面研磨されることになる。これにより、電子注入阻止層6に異常成長した凹凸形状部分200,206を平面研磨して、電子注入阻止層6の表面6aを平坦化させている。そのため、半導体層2の成長方向が交差する原因であった電子注入阻止層6に異常成長した凹凸形状部分200,206が除去されて、半導体層2の成長方向を交差せずに揃えることができる。

Description

本発明は、X線、γ線、光等を含む放射線を検出する機能を有し、医療用および異物検査等の産業用に使用される放射線検出器の製造方法に関する。
従来から高感度な放射線検出器の材料として各種の半導体材料、とりわけCdTe(テルル化カドミウム)またはCdZnTe(テルル化亜鉛カドミウム)の結晶体が研究・開発され、一部製品化されている。しかしながら、医用診断用の放射線検出器に応用するには、大面積(例えば20cm角以上)の放射線変換層を形成する必要がある。このような大面積の結晶体を形成することは、技術的にもコスト的にも現実的に難しい。そこで、CdTeまたはCdZnTeの多結晶膜は、近接昇華法により形成されている。
従来の放射線検出器101を図6に示す。図6中の符号rは放射線の入射方向を示す。対向基板(検出基板ともいう)103は、放射線の入射側から順番に、バイアス電圧Vhが印加される共通電極として機能する導電性のグラファイト支持基板105、電荷(電子)注入阻止層106、放射線に感応して電荷を生成する半導体層(放射線変換層)102、電荷(正孔)注入阻止層107、対向電極108の各層(膜)が積層して構成されている。対向基板103は、バンプ電極131を介してアクティブマトリクス基板104と貼り合わせて一体的に構成されている。アクティブマトリクス基板104は、コンデンサ111およびスイッチング素子112を画素ごとに有し、入射した放射線強度に応じて半導体層102で生成された電荷を蓄積し、蓄積された電荷の読み出しを行っている。
半導体層102は、感度に寄与しない漏れキャリア(電荷)が半導体層102に注入すると、半導体層102を挟んだグラファイト支持基板105と対向電極108との間のリーク電流が増加し、検出特性が劣化してしまう。そのため、グラファイト支持基板105と半導体層102との間、および半導体層102と対向電極108との間の少なくともいずれか一方に、半導体層102へのキャリアの注入を阻止するための電荷(電子、正孔)注入阻止層106,107が設けられている(例えば、特許文献1〜3参照)。
特開2001−242255号公報 特開2005−019543号公報 特開2008−071961号公報
半導体層102は、グラファイト支持基板105上に電子注入阻止層106を形成(成膜)した後に、その電子注入阻止層106上に形成する。すなわち、まず、グラファイト支持基板105上(図6では下側)に、例えばZnTeの電子注入阻止層(ZnTe膜)106を数10μmの厚みで形成する。次に、その電子注入阻止層106上(図6では下側)に例えばCdZnTeの半導体層(CdZnTe膜)102を形成する。なお、半導体層102および電子注入阻止層106は、近接昇華法により形成される。しかしながら、電子注入阻止層(ZnTe膜)106を形成した際に、図7に示すような、ZnTe膜106に非常に大きく成長した、すなわち異常成長した凸形状部分200が発生する問題がある。なお、異常成長した凸形状部分200は、例えば、20μm程度の厚みに形成したZnTe膜106に対して40〜50μm程度の大きさに成長する。
このようなZnTe膜106に異常成長した凸形状部分200にCdZnTe膜102が成長すると、図8(a)に示すように、CdZnTe膜102は、厚み方向201に成長する成長方向202だけでなく、凸形状部分200から広がるように成長する(例えば矢印203,204)。そのため、凸形状部分200から厚み方向201と斜めに成長する成長方向204と、凸形状部分200以外の成長方向205とが交差してしまい、押し合うようにCdZnTe膜102が成長する。また、図8(b)に示すように、ZnTe膜106に非常に大きな(異常成長した)凹形状部分206が存在する場合もある。この場合も同様に、凹形状部分206から成長するCdZnTe膜102の成長方向207,208が交差してしまい、押し合うようにCdZnTe膜102が成長する。このように、電荷注入阻止層106に異常成長した凹凸形状部分200,206により成長方向が交差して押し合うように成長した成長部分では、内部応力を含んだ状態でCdZnTe膜102が形成されてしまう。
そのため、例えば、CdZnTe膜102を形成した後に、アクティブマトリクス基板104との一体化接合のため、CdZnTe膜102の表面を研磨して平坦化させる際に、その内部応力を含む局所的な部分でクラックが生じ、リーク電流が流れるリークスポット等の原因となるおそれがある。
本発明は、このような事情に鑑みてなされたものであって、電荷注入阻止層に異常成長した凹凸形状部分により半導体層の成長方向が交差することを抑えることが可能な放射線検出器の製造方法を提供することを目的とする。
本発明は、このような目的を達成するために、次のような構成をとる。すなわち、本発明に係る放射線検出器の製造方法は、支持基板上に電荷注入阻止層を形成する工程と、前記電荷注入阻止層の前記支持基板と反対側の面を研磨する工程と、研磨された前記電荷注入阻止層上に放射線に感応して電荷を生成する半導体層を昇華法により形成する工程と、を備えていることを特徴とするものである。
本発明に係る放射線検出器の製造方法によれば、支持基板上に電荷注入阻止層を形成し、その上に放射線に感応して電荷を生成する半導体層を昇華法により形成する。本発明によれば、電荷注入阻止層の形成の後その表面を研磨する。つまり、電荷注入阻止層の支持基板と反対側の面が研磨されることになる。これにより、電荷注入阻止層に異常成長した凹凸形状部分を研磨して、電荷注入阻止層の表面を平坦化させている。そのため、半導体層の成長方向が交差する原因であった電荷注入阻止層に異常成長した凹凸形状部分が除去されて、半導体層の成長方向を交差せずに揃えることができる。また、半導体層の成長方向が交差することにより生じていた内部応力が抑えられ、クラックが生じないので、リークスポット等の発生を抑えることができ、このように形成された半導体層により良好な画像を得ることができる。
また、本発明に係る放射線検出器の製造方法において、前記半導体層の一例は、CdTeまたはCdZnTeの多結晶膜で構成されることである。これにより、半導体層としてCdTeまたはCdZnTeの多結晶膜を形成する際に、電荷注入阻止層に異常成長した凹凸形状部があるとする。この場合であっても、CdTeまたはCdZnTeの多結晶膜の成長方向が交差する原因であった凹凸形状部分が除去されて、CdTeまたはCdZnTeの多結晶膜の成長方向を交差せずに揃えることができる。
また、本発明に係る放射線検出器の製造方法において、前記電荷注入阻止層は、昇華法およびスパッタリング法のいずれかにより形成されてもよい。昇華法およびスパッタリング法のいずれかにより電荷注入阻止層を形成した際に、異常成長した凹凸形状部分があるとする。この場合であっても、半導体層の成長方向が交差する原因であった凹凸形状部分が除去されて、半導体層の成長方向を交差せずに揃えることができる。
また、本発明に係る放射線検出器の製造方法において、前記電荷注入阻止層の一例は、ZnTe膜で構成されることである。これにより、電荷注入阻止層として形成したZnTe膜に異常成長した凹凸形状部分が存在した場合であっても、半導体層の成長方向が交差する原因であった凹凸形状部分が除去されて、半導体層の成長方向を交差せずに揃えることができる。
本発明に係る放射線検出器の製造方法によれば、支持基板上に電荷注入阻止層を形成し、その上に放射線に感応して電荷を生成する半導体層を昇華法により形成する。本発明によれば、電荷注入阻止層の形成の後その表面を研磨する。つまり、電荷注入阻止層の支持基板と反対側の面が研磨されることになる。これにより、電荷注入阻止層に異常成長した凹凸形状部分を研磨して、電荷注入阻止層の表面を平坦化させている。そのため、半導体層の成長方向が交差する原因であった電荷注入阻止層に異常成長した凹凸形状部分が除去されて、半導体層の成長方向を交差せずに揃えることができる。また、半導体層の成長方向が交差することにより生じていた内部応力が抑えられ、クラックが生じないので、リークスポット等の発生を抑えることができ、このように形成された半導体層により良好な画像を得ることができる。
実施例に係るフラットパネル型X線検出器(FPD)の構成を示す縦断面図である。 実施例に係るフラットパネル型X線検出器(FPD)の構成を示すブロック図である。 実施例に係るフラットパネル型X線検出器(FPD)の製造方法を示すフローチャートである。 近接昇華法の説明に供する図である。 実施例に係るフラットパネル型X線検出器(FPD)の製造方法の説明に供する図である。 従来のフラットパネル型X線検出器(FPD)の構成を示す縦断面図である。 ZnTe膜の異常成長した凸形状部分の一例を示す縦断面写真である。 (a)は電荷注入阻止層に異常成長した凸形状部分が存在する場合における半導体層の成長方向が交差することの説明に供する図であり、(b)は電荷注入阻止層に異常成長した凹形状部分が存在する場合における半導体層の成長方向が交差することの説明に供する図である。
以下、図面を参照して本発明の実施例を説明する。また、本実施例では、放射線検出器の一例として、フラットパネル型X線検出器(FPD)について説明する。図1は、実施例に係るフラットパネル型X線検出器(FPD)の構成を示す縦断面図であり、図2は、そのブロック図である。
図1を参照する。FPD1は、入射したX線に感応して電荷(電子−正孔対キャリア)を生成する半導体層2を有する対向基板3と、生成された電荷を蓄積するとともに蓄積された電荷を読み出すアクティブマトリクス基板4とを備えている。
対向基板3は、X線入射方向(図1中の符号x)から順番に、半導体層2を支持するとともに負のバイアス電圧Vhを印加する共通電極として機能する支持基板5と、支持基板5の下面に形成され、半導体層2への電荷(電子)の注入を阻止する電子注入阻止層6と、半導体層2と、半導体層2への電荷(正孔)の注入を阻止する正孔注入阻止層7と、電荷収集用の対向電極8と、が積層形成された構成となっている。なお、電子注入阻止層6は、本発明の電荷注入阻止層に相当する。
一方、アクティブマトリクス基板4は、生成された電荷を蓄積するコンデンサ11と、コンデンサ11に蓄積された電荷を読み出すスイッチング素子として機能する薄膜トランジスタ(TFT)12と等を備えている。コンデンサ11とTFT12等は、絶縁基板13上に形成されている。また、アクティブマトリクス基板4は、画素電極14およびスルーホール15を備えている。コンデンサ11は、容量電極16、絶縁膜17およびグランド線18とで構成されている。グランド線18は、アースされ、または、予め設定された所定電圧が印加されている。TFT12は、容量電極16および絶縁膜17、データ線19、ゲートチャネル20、ゲート線21で構成されている。また、絶縁膜22は、画素電極14と容量電極16との間に形成されている。絶縁膜23は保護膜として形成されている。
対向基板3とアクティブマトリクス基板4は、対向基板3の対向電極8とアクティブマトリクス基板4の画素電極14とがバンプ電極31で接合されることにより、貼り合わされて構成されている。
図1中の符号DUは、X線検出素子を示しており、X線検出素子DUでの検出が1画素に相当する。X線検出素子DUは、2次元マトリクス状に配置され、例えば1500×1500個程度(230×230mm程度)で構成される。X線検出素子DUは、図2に示すように、図示の便宜上3×3個で構成されている。コンデンサ11およびTFT12は、2次元マトリクス状に構成された3×3個のX線検出素子DUに個別に設けられている。
図2において、ゲート線21は、行(X)方向のX線検出素子DUで共通に接続するように構成されており、データ線19は、列(Y)方向のX線検出素子DUで共通に接続するように構成されている。また、ゲート線21は、ゲート駆動部33と接続しており、データ線19は、順番に電荷電圧変換アンプ35、マルチプレクサ37に接続している。ゲート駆動部33、電荷電圧変換アンプ35およびマルチプレクサ37は、駆動制御部39で制御されるようになっており、例えば図示しない外部装置からの信号で駆動される。
次に、FPD1の製造方法について、図3のフローチャートに沿って説明する。ステップS01〜S05は、対向基板3を作成する工程を示す。ステップS11、S12は、アクティブマトリクス基板4を作成する工程とバンプ電極31を形成する工程を示す。対向基板3とアクティブマトリクス基板4は、個別に作成される。そして、ステップS21は、対向基板3とアクティブマトリクス基板4とを貼り合わせて一体にする工程を示す。
〔ステップS01〕電子注入阻止層の形成
支持基板5上(図1では下側)に電子注入阻止層6を形成する。電子注入阻止層6は、ZnTeのp型半導体、すなわちZnTe層で構成される。電子注入阻止層6は、近接昇華法により形成される。図4を参照して具体的に説明する。
蒸着チャンバ41内には、ソースSを置くための下部サセプタ43が設けられている。ソースSは、例えばZnTeの粉末材料の焼結体が用いられ、予め常圧かつ不活性雰囲気(例えばArガス)中で加熱して焼結させておく。支持基板5は、電子注入阻止層6を形成する蒸着面を下部サセプタ43に向けた状態でスペーサ45を介在させて蒸着チャンバ41内の下部サセプタ43上に載置される。蒸着チャンバ41の上下部には、ヒータ47が設けられている。支持基板5とソースSとが対向配置された状態で、真空ポンプ49を動作させて蒸着チャンバ41内を減圧雰囲気にした後、上下部のヒータ47によりソースSを加熱する。これにより、図5(a)に示すように、ソースSが昇華してZnTeが支持基板5に付着して電子注入阻止層6が形成される。電子注入阻止層6は、30〜60μm程度の膜厚に形成される。
なお、支持基板5は、X線の吸収係数が小さなものが好ましく、例えば、グラファイトや、Al(アルミニウム)、SUS(ステンレス)等の導電性材料で構成される。また、支持基板5がセラミック(Al、AlN)や、シリコン等の絶縁材料で構成される場合は、電子注入阻止層6を形成する前に、バイアス電圧Vhを印加する共通電極(図示しない)を支持基板5上に形成し、形成された共通電極上に電子注入阻止層6を形成する。共通電極は、ITO(酸化インジウムスズ)や、Au(金)、Pt(白金)、グラファイトなどの導電性材料から構成され、支持基板5上に蒸着法やスパッタリング等で形成される。
〔ステップS02〕電子注入阻止層の平坦化
電子注入阻止層6の支持基板5と反対側の面6a、すなわち表面6aを平面研磨する。図5(a)に示すように、電子注入阻止層6の表面6aには、大きく異常成長した凸形状部分200と大きな凹形状部分206とが発生しているものとする。研磨は、スラリー等を用いた機械研磨により予め設定された所定厚み61まで行われる。また、研磨は、主に、局所的に大きく異常成長した凸形状部分200を除去し、また大きな凹形状部分206を除去することを目的とする。例えば、電子注入阻止層6の表面6aを研磨して、30〜60μm程度に形成した電子注入阻止層6の厚みを20μm程度にする。これにより、電子注入阻止層6の表面6aは、図5(b)に示すように平坦化される。
〔ステップS03〕半導体層の形成
平面研磨された電子注入阻止層6上に半導体層2を近接昇華法により形成する。半導体層2は、例えばCdTeまたはCdZnTeの多結晶膜で構成される。図4の下部サセプタ43に配置するソースSとしては、CdTe、ZnTe、およびCdZnTeの少なくとも1つを含む第1の材料と、CdCl(塩化カドミウム)、およびZnCl(塩化亜鉛)の少なくとも1つを含む第2の材料との混合体を用いる。第1の材料と第2の材料との混合体は、成膜前に、予め、常圧かつ不活性雰囲気(例えばArガス)中で加熱することで焼結化しておく。
図4に示すように、研磨された電子注入阻止層6がある面をソースSに対向させた状態で支持基板5を蒸着チャンバ41内に配置する。支持基板5とソースSとが対向配置された状態で、真空ポンプ49を動作させて蒸着チャンバ41内を減圧雰囲気にした後、上下部のヒータ47によりソースSを加熱する。さらに蒸着チャンバ41の外部から内部に、HCl(塩化水素)、CHCl(クロロホルム)などを、アルゴン(Ar)、窒素(N)などの不活性ガスで希釈したCl含有ガスを、供給口51から流量を制御しながら供給する。これにより、ソースSが昇華しつつ、外部から供給されたClが形成途中の半導体層2の多結晶膜に取り込まれる。そして、図5(c)に示すように、平面研磨された電子注入阻止層6上に所定量(1〜5wtppm)のClがドープされたCdTeまたはCdZnTeの多結晶膜が電子注入阻止層6に付着して半導体層2が形成される。
半導体層2作成の一例を示す。図4に示すように、下部サセプタ43に、ソースSとしてCdTe、ZnTeおよびCdClの粉末材料を混合して入れ、常圧かつAr雰囲気中でソース温度690℃に加熱して焼結する。焼結したソースSに、研磨された電子注入阻止層6がある面を対向させて支持基板5を蒸着チャンバ41内に配置する。圧力260Pa(蒸着チャンバ41内)でソース温度650℃、基板温度550℃にヒータ47により加熱して成膜する。このとき、蒸着チャンバ41の外部から内部にクロロホルムガス(蒸気)をArガス流量で希釈し、100SCCM(25℃で規格化)で供給する。この状態で約2時間、600〜700μm程度の半導体層2の多結晶膜を形成する。
形成された半導体層2の支持基板5と反対側の面(すなわち表面)を平面研磨する。600〜700μm程度の多結晶膜の半導体層2は、その表面を研磨して400μm程度の厚みにする。すなわち、近接昇華法により形成した多結晶膜は、アズデポ(そのまま)の状態では、表面の凹凸が数百μmと激しく、また、膜厚にばらつきを有する。そのため、半導体層2の表面をアクティブマトリクス基板4との一体化接合のため、600〜700μmの多結晶膜の半導体層2を形成し、その表面を平面研磨して平坦化する。
〔ステップS04〕正孔注入阻止層の形成
半導体層2上(図1では下側)に正孔注入阻止層7を形成する。正孔注入阻止層7は、CdS(硫化カドミウム)、ZnS(硫化亜鉛)、ZnO(酸化亜鉛)、Sb(硫化アンチモン)、CeO(酸化セリウム)、CdSe(セレン化カドミウム)またはZnSe(セレン化亜鉛)等のn型半導体で構成され、近接昇華法、蒸着法、スパッタリング、化学析出法、または電析法等で形成される。正孔注入阻止層7は、必要に応じてパターニングして画素ごとに分離して形成する。但し、正孔注入阻止層7が高抵抗で隣接画素リークによる空間解像度低下などの弊害が無ければ、分離して形成しなくてもよい。
〔ステップS05〕対向電極の形成
正孔注入阻止層7上(図1では下側)に対向電極8を形成する。対向電極8は、ITOや、Au、Pt、グラファイトなどの導電材料から構成され、正孔注入阻止層7上に蒸着法やスパッタリング等で形成される。なお、必要に応じて、対向電極8を形成しない構成としてもよい。なお、この場合、バンプ電極31が対向電極8として機能する。
〔ステップS11〕アクティブマトリクス基板の作成
ガラス等で構成される絶縁基板13上にグランド線18とゲート線21とを形成し、それらを覆うように絶縁膜17を形成する。グランド線18およびゲート線21は、Ta(タンタル)、Al(アルミニウム)、Mo(モリブデン)等の金属膜で構成され、蒸着法またはスパッタリング等で形成される。絶縁膜17は、SiNxやSiOxで構成され、蒸着法等で形成される。また、絶縁膜17は、無機膜の他にアクリルやポリイミド等で構成してもよい。
TFT12を形成するために、ゲートチャネル20を絶縁膜17上に形成する。ゲートチャネル20は、a−Si(アモルファスシリコン)やp−Si(ポリシリコン)を蒸着法で形成し、不純物を拡散させて例えばn+層としたもので構成される。
コンデンサ11およびTFT12を作成するために、容量電極16とデータ線19とを絶縁膜17等上に形成し、それらを覆うように絶縁膜22を形成する。また、絶縁膜22にスルーホール15を設ける。そして、絶縁膜22およびスルーホール15上に画素電極14を形成し、画素電極14が開口するように絶縁膜23を形成する。画素電極14、スルーホール15、容量電極16およびデータ線19は、Ta、Al、Ti(チタン)等の金属膜で構成される。これらの金属膜は、蒸着法またはスパッタリング等で形成される。絶縁膜22,23は、絶縁膜17と同様に、SiNxやSiOxで構成され、蒸着法等で形成される。
〔ステップS12〕バンプ電極の形成
ステップS11で形成されたアクティブマトリクス基板4上にバンプ電極31を形成する。バンプ電極31は、導電性ペーストをスクリーン印刷することにより形成される。
バンプ電極31は、導電性ペーストで構成され、例えば、ゴムを主成分とした母材に、カーボンを主成分とした導電性材料と、常温で放置することにより有機物質が徐々に揮発して硬化する、あるいは空気中の水分と縮合反応して硬化するバインダー樹脂とを配合したもので構成される。この導電性ペーストに含まれる導電性材料については、導電性を有していれば、適宜材料を選択しても良い。また、例えば、母材の主成分をゴムと例示したが、その他の高分子材料でもよい。バインダー樹脂についても、必ずしも樹脂に限定されず、接着性および硬化性を有する素材の混合物であってもよい。
また、導電性ペーストには、例えば、バインダー樹脂のように常温で放置することにより有機物質が徐々に揮発して硬化する、あるいは空気中の水分と縮合反応して硬化する素材が含まれていることが望ましいが、温度変化(100℃程度まで)を与えることにより硬化する物質が含まれていてもよい。
〔ステップS21〕対向基板とアクティブマトリクス基板の貼り合わせ
対向基板3の対向電極8とアクティブマトリクス基板4の画素電極14上に形成されたバンプ電極31とを接合する。これにより、対向基板3とアクティブマトリクス基板4とが貼り合わされる。接合は、予め設定された所定の圧力を加えながら、常温放置、あるいは必要に応じて加熱することにより行われる。また、バンプ電極31以外にも、異方導電性フィルム(ACF)を用いて接合(接続)してもよい。
以上の工程により、FPD1が作成される。なお、この他に、ゲート駆動部33、電荷電圧変換アンプ35、マルチプレクサ37、および駆動制御部39等が設けられる。
次に、図1および図2を参照してFPD1の動作を説明する。X線管から照射されたX線は被検体を透過し、被検体を透過したX線がFPD1に入射する(X線管と被検体は共に図示しない)。FPD1の半導体層2にX線が入射されると、光導電効果により電荷が生成される。このとき、例えばグラファイト支持基板5には、負のバイアス電圧Vhが印加されているので、半導体層2で生成された電荷は、バンプ電極31等を通じて画素ごとにコンデンサ11に蓄積される。
コンデンサ11に蓄積された電荷は、TFT12の動作によりコンデンサ11から読み出される。ゲート駆動部33は、例えば図2の上側のゲート線21から1行ずつ順番に信号を送信することで、TFT12を接続(ON)の状態にさせる。これにより、コンデンサ11に蓄積された電荷がTFT12を通じてデータ線19に移動され、データ線19を通じて電荷電圧変換アンプ35に転送される。電荷電圧変換アンプ35は、電荷を電圧に変換して電圧信号として出力し、マルチプレクサ37に転送する。マルチプレクサ37は、複数の電圧信号1つの電圧信号を選択して出力する。出力された電圧信号に基づいて2次元のX線画像が取得される。
本実施例に係るFPD1の製造方法によれば、支持基板5上に電子注入阻止層6を形成し、その上にX線に感応して電荷を生成する半導体層2を近接昇華法により形成する。本発明によれば、電子注入阻止層6の形成の後その表面6aを平面研磨する。つまり、電子注入阻止層6の支持基板5と反対側の面6aが平面研磨されることになる。これにより、電子注入阻止層6に異常成長した凹凸形状部分200,206を平面研磨して、電子注入阻止層6の表面6aを平坦化させている。そのため、半導体層2の成長方向が交差する原因であった電子注入阻止層6に異常成長した凹凸形状部分200,206が除去されて、半導体層2の成長方向を交差せずに揃えることができる。また、半導体層2の成長方向が交差することにより生じていた内部応力が抑えられ、クラックが生じないので、リークスポット等の発生を抑えることができ、このように形成された半導体層2により良好なX線画像を得ることができる。
すなわち、半導体層2は、初期に形成される例えばCdZnTeの多結晶膜(CdZnTe膜)が、例えばZnTeの電子注入阻止層(ZnTe膜)6を種結晶として成長する。この初期に形成されるCdZnTe膜2がその後に形成されるCdZnTe膜2の成長方向に大きく影響を与える。しかしながら、ZnTe膜6に異常成長した凹凸形状部分200,206があると、その凹凸形状部分200,206で初期に形成されるCdZnTe膜2の成長方向が傾いてしまう。そのため、その後のCdZnTe膜2の成長において、隣接するCdZnTe膜2の成長方向と凹凸形状部分200,206の成長方向とが交差してしまう(図8(a)および図8(b))。そこで、予め設定された所定厚み61よりも厚め(例えば30〜60μm程度)にZnTe膜6を形成し、ZnTe膜6の表面6aを平面研磨して予め設定された所定厚み(例えば20μm程度)61にすることにより、ZnTe膜6に異常成長した凹凸形状部分200,206が除去されて、半導体層2の成長方向が交差することを抑えることができる(図5(a)〜(c))。
本発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
(1)上述した実施例では、電子注入阻止層6はZnTeで構成され、近接昇華法により形成されていたが、これに限定されない。例えば、電子注入阻止層6は、SbまたはSbTe(アンチモンテルル)等のp型半導体で構成してもよい。また、電子注入阻止層6は、蒸着法、スパッタリング法、化学析出法、または電析法等により形成してもよい。
(2)上述した実施例および変形例(1)では、図1に示すように、半導体層2とアクティブマトリクス基板4との間に正孔注入阻止層7が形成されていた。しかしながら、必要に応じて、正孔注入阻止層7を形成しない構成としてもよい。
(3)上述した実施例および各変形例では、図2に示すように、2次元状のX線像を検出するものであったが、1次元のX線像を検出するものであってもよい。
(4)上述した実施例および各変形例では、放射線検出器としてX線を検出するX線検出器を一例に説明したが、これに限定されない。放射線検出器は、γ線または光(例えば赤外線)等を検出するものであってもよい。
(5)上述した実施例および各変形例では、半導体層2は、電子注入阻止層6が導電性の支持基板5上に形成された後に、電子注入阻止層6上に形成されていた。しかしながら、半導体層2は、正孔注入阻止層7が導電性の支持基板5上に形成された後に、正孔注入阻止層7上に形成してもよい。すなわち、図1に示す電子注入阻止層6と正孔注入阻止層7の配置を交換した構成としてもよい。この場合、支持基板5上に形成された正孔注入阻止層の7の表面を平面研磨する。また、支持基板5に印加するバイアス電圧Vhの正負を逆にする必要があり、支持基板5には、正のバイアス電圧Vhが印加される。
1 … フラットパネル型X線検出器(FPD)
2 … 半導体層
3 … 対向基板
4 … アクティブマトリクス基板
5 … 支持基板
6 … 電子注入阻止層
6a … 表面
7 … 正孔注入阻止層
8 … 対向電極
61 … 予め設定された所定厚み
200 … 異常成長した凸形状部分
201 … 厚み方向
206 … 異常成長した凹形状部分

Claims (4)

  1. 支持基板上に電荷注入阻止層を形成する工程と、
    前記電荷注入阻止層の前記支持基板と反対側の面を研磨する工程と、
    研磨された前記電荷注入阻止層上に放射線に感応して電荷を生成する半導体層を昇華法により形成する工程と、
    を備えていることを特徴とする放射線検出器の製造方法。
  2. 請求項1に記載の放射線検出器の製造方法において、
    前記半導体層は、CdTeまたはCdZnTeの多結晶膜で構成されることを特徴とする放射線検出器の製造方法。
  3. 請求項1または2に記載の放射線検出器の製造方法において、
    前記電荷注入阻止層は、昇華法およびスパッタリング法のいずれかにより形成されることを特徴とする放射線検出器の製造方法。
  4. 請求項1から3のいずれかに記載の放射線検出器の製造方法において、
    前記電荷注入阻止層は、ZnTe膜で構成されることを特徴とする放射線検出器の製造方法。
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